KR100352368B1 - 반도체기판 및 이것의 제조방법 - Google Patents

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Abstract

다공질실리콘층상에 감소된 결정결함을 가지는 비다공질단결정층을 가지는 반도체기판 및 이 기판의 형성방법을 개시하고 있다.
실리콘을 기초로 한 가스를 함유하지 않는 분위기에서 다공질실리콘층을 열처리하는 열처리스텝과, 다공질실리콘층상에 비다공질단결정층을 성장시키는 스텝으로 이루어진 형성방법에 있어서, 열처리는 실리콘층의 에칭두께가 2㎚이하이고 다공질실리콘층의 표면기공밀도의 변화율 r(r=열처리후의 표면기공밀도/열처리전의 표면기공밀도)이 관계식 1/10000≤r≤1을 만족하는 조건하에서 행해지는 것을 특징으로 한다.

Description

반도체기판 및 이것의 제조방법{SEMICONDUCTOR SUBSTRATE AND METHOD FOR PRODUCING THE SAME}
본 발명은 일반적으로 반도체기판 및 이것의 제조방법에 관한 것이고, 또한 더욱 상세하게는, 다공질반도체층상에 형성된 비다공질반도체층 및 이것의 형성방법에 관한 것이다.
본 발명은 또한 주로 MOSFET와 바이폴라트랜지스터를 사용한 집적회로에 대한 베이스부재로서 사용되는 반도체기판 및 이것의 형성방법에 관한 것이다.
단결정실리콘막이 절연체상에 배치된 절연체상의 실리콘(SOI)구조를 실시하기 위해 실리콘에 의거한 반도체디바이스에 대한 집적회로(IC)기술에서 많은 연구가 행해졌고, 이 구조는 기생커패시턴스가 감소되고 소자절연을 용이하게 하므로, 트랜지스터의 동작속도를 향상시키고, 전력소모를 감소시키고, 집적도를 향상시키고, 총비용을 저감시킨다.
SOI구조를 형성하는데 1970년대부터 1980년대 초반까지 이마이씨에 의해 제안된 다공질실리콘에 의한 충분한 절연(FIPOS)법이 유용했다(K. Imai Solid State Electronics 24(1981), p.159). FIPOS법은 SOI구조를 형성하는데 다공질실리콘의 가속산화현상을 이용하나, 본질적으로 섬형상으로만 표면실리콘층을 형성할 수 있다는 문제를 가진다.
최근에 세계적으로 주목을 받고 있는 SOI형성기술중 하나는 웨이퍼접착기술이고, SOI구조는 표면실리콘층의 양호한 결정성뿐만 아니라 표면실리콘층과 매립실리콘옥사이드층의 두께의 임의성을 제공하므로, 다양한 방법이 제안되어온 상황이다.
접착법은 웨이퍼가 접착제 또는 임의의 다른 중간층없이 접착되는 것으로 나카무라씨 등에 의해 처음에 제안되었으나, 제이.비. 라스키씨 등이 두개의 접착웨이퍼중 하나를 얇게하는 방법 및 그위에 형성된 MOS트랜지스터의 동작에 대해 보고한(J.B. Lasky, S.R. Stiffler, F. R. White, 및 J.R. Abernathey, Technical Digest of the International Electron Devices Meeting(IEEE, New York, 1985), p.684) 1984년 이래로 연구가 활발히 행해졌다.
라스키씨 등에 의한 방법에 의하면, 제 1웨이퍼는 고농도로 붕소를 함유하고 그위에 저농도 또는 n형 에피택셜실리콘층이 형성된 단결정실리콘웨이퍼이고, 표면상에 형성된 산화막을 가지는 제 2웨이퍼가 형성되고 필요에 따라 린스된 다음, 서로 밀접한 접촉을 이루어, 두개의 웨이퍼는 반데르발스힘(van der Waals force)에 의해 접착된다. 두개의 웨이퍼는 이들 사이에 공유결합을 형성하도록 열처리를 겪음으로써, 접착강도가 디바이스의 제조를 방해하지 않는 레벨까지 향상된다. 다음에, 제 1웨이퍼는 p+실리콘웨이퍼를 선택적으로 제거하도록 불화수소산, 질산 및 아세트산의 혼합액체에 의해 이면이 에칭되어, 에피택셜실리콘층만이 제 2웨이퍼상에 남고, 이것을 또한 단일 에칭-정지법으로 칭한다. 그러나, 에피택셜실리콘(p-또는 n형)를 위한 에칭률에 대한 p+실리콘을 위한 에칭률의 비율은 수십s정도로 작고, 따라서 전체의 웨이퍼표면상에 에피택셜실리콘층의 균일한 두께를 남기도록 부가의 개선이 필요하다.
따라서, 방법은 선택에칭을 행하기 위해 2회 행해졌다. 즉, 제 1기판으로서 p++형 Si층과 저불순물농도층이 적층된 표면상에 저불순물농도 실리콘웨이퍼기판을 형성한 다음, 이 제 1웨이퍼는 상기 설명한 바와 같이 제 2웨이퍼에 접착된다. 다음에, 제 1기판은 이면상에서 그라인딩, 연마 또는 임의의 다른 기계적방법에 의해 얇게된다. 다음에, 제 1기판내에 매립된 p++Si층의 전체표면이 노출될 때까지 제 1기판은 선택적에칭을 겪는다. 이 경우에, 기판의 불순물농도의 차이에 기인한 선택적에칭은 에틸렌디아민피로카테콜, KOH 등의 알칼리액체를 사용하여 행해진다. 다음에, 노출된 p++Si층은, 상기 언급한 라스키법에 의한 경우와 마찬가지로, 불화수소산, 질산 및 아세트산의 혼합액체를 사용하여 선택적에칭에 의해 선택적으로 제거되어, 상기 언급한 저불순물농도 단결정Si층만이 제 2기판상으로 전사되고, 이것을 이중 에칭-정지법이라 칭한다. 이 방법은 선택적에칭을 복수회 행함으로써 전체의 에칭선택도를 향상시킴이 판명되었고, 그 결과 SOI내의 표면Si층의 두께의 균일성이 더욱 양호해진다.
그러나, 불순물농도 또는 기판의 조성에서의 상기 언급한 차이를 이용한 선택적에칭에 의해 층을 얇게 하는 것은 불순물농도의 깊이프로파일에 의해 영향을 받을 것으로 기대될 수 있다. 즉, 접착후 웨이퍼가 접착강도를 향상시키기 위해 고온에서 열처리되면, 매립된 층내에 불순물이 확산되어, 에칭선택도가 저하함으로써, 막두께의 균일성이 낮아진다. 따라서, 접착후 열처리는 800℃이하에서 행해져야했다. 또한, 복수회의 에칭중 각각은 낮은 에칭선택도를 제공하므로, 대량생산할 때에 제어성이 염려되었다.
에칭선택도가 불순물농도 또는 조성의 차이에 의존하는 상기 언급한 방법에 관해서, 일본특허출원 공개공보 제 5-21338호는 에칭선택도를 제공하는 데 구조내의 차이를 이용한다. 즉, 이 방법은, 200㎡/㎤와 같은 단위부피당 표면적을 가지는 다공질실리콘과 비다공질실리콘사이의 구조적차이에 기인하여, 100,000정도로 높은 에칭선택도를 실현하고, 이것은 다공질실리콘을 사용한 구조적차이를 이용하는 선택적에칭법으로 칭한다. 이 방법에 의해, 제 1기판용으로 주어진 단결정Si웨이퍼의 표면은 양극산화되어 다공질을 형성하고, 그 후 비다공질단결정실리콘층이 그위에 에피택셜성장되어 제 1기판을 형성한다. 다음에, 이것은 제 2기판에 접착되고 접착강도를 향상시키기 위해 필요에 따라 열처리를 겪는다. 이어서, 그라인딩, 연마 등의 제 1기판의 이면을 제거하기 위해 행해지고, 이에 의해 이것의 전체표면내의 다공질실리콘층을 노출한다. 다음에, 다공질실리콘이 에칭에 의해 선택적으로 제거되어, 상기 언급한 비다공질단결정실리콘층이 제 2기판위로 전사되는 결과가 된다. 100,000정도의 높은 에칭선택도가 얻어졌으므로, 얻어진 SOI층의 두께의 균일성은 에칭에 의해 거의 손상을 받지 않았고, 상기와 같은 에피택셜성장시 단결정실리콘층의 균일성을 반영하였다. 즉, 시판의 CVD에피택셜성장장치에 의한 경우와 마찬가지로, 이 방법은 SOI-Si층에 대해서, 예를 들면 1.5% 내지 3%이하의 웨이퍼내 균일성을 달성한다. 이 방법은, 선택적 에칭을 위한 재료로서, FIPOS법에서 선택적산화를 위한 재료로서 사용된 다공질실리콘을 사용한다. 따라서, 이 방법은 다공률이 약 56%로 제한되지 않고, 오히려 약 20%의 낮은 값을 선호한다. 여기서, 상기 언급한 일본특허출원공개공보 제 5-21338호에 개시된 SOI구조를 제조하기 위한 방법은 요네하라씨 등에 의한 보고서 (T. Yonehara, K. Sakaguchi, N. Sato, Appl. Phys. Lett. 64(1994), p.2108)에 ELTRAN(상품명)로 명명되었다.
또한, 다공질실리콘은 최종 제조물의 구조적부재로 되지는 않으므로, 다공질실리콘의 구조적변화와 거칠기는 이들이 에칭선택도를 손상시키지 않는한 묵인된다.
본 발명의 발명자인 사토씨 등은, 다공질물질상에 에피택셜성장을 위한 소스가스로서 SiH2Cl2가스를 사용하여, 에피택셜성장전의 열처리용의 1040℃의 처리온도와 에피택셜성장시 900 내지 950℃에서 화학적 증기퇴적(CVD)법을 행하였다(N. Sato, K. Sakaguchi, K. Yamagata, Y. Fujiyama, 및 T. Yonehara, Proc. of the Seventh Int. Symp. on Silicon Mater. Sci. and Tech., Semiconductor Silicon, (Pennington, The Electrochem. Soc. Inc., 1994), p.443).
고온에서 열처리시 다공질실리콘의 눈에 띄는 구조적 거칠기를 피하기 위해, 사토씨 등은, 에피택셜성장스텝전에, 열처리동안 포함되는 다공질실리콘층의 구조적 거칠기를 거의 억제하도록 다공질실리콘기공의 벽에 보호막을 형성하는 예비산화스텝을 도입하였다. 예비산화는 예를 들면 산소분위기내에서 400℃로 행해진다.
이 방법에 대한 주요요소는 다공질실리콘상에 비다공질단결정실리콘의 에피택셜성장시 형성되는 결함을 감소시키는 방법이다. 상기와 같이 형성된 SOI웨이퍼는 주된 결함으로서 적층결함을 가지고, 들리는 바에 의하면, 다공질실리콘상의 에피택셜실리콘층내에 103내지 104/㎠의 적층결함밀도를 가진다.
일반적으로, 적층결함은 산화막의 유전강도를 저하시키는 것으로 지적된다. 이것은, 적층결함을 둘러싸는 단층부분에 금속불순물이 침전할 때 p-n접합의 누설전류가 증가되므로, 소수캐리어의 수명을 저감시키는 것으로 고려된다. 다공질물질상의 에피택셜성장에 관한 다른 보고는, 보다 낮은 검출한계를 가지는 결함노출에칭후, 광학현미경에 의한 관찰에 의해 103/㎠미만의 결정결함밀도에 대해 언급하지 않았다. 103내지 104/㎠의 적층결함이 1㎛2의 게이트영역내에 있을 확률은, 벌크실리콘웨이퍼에 비해, 0.0001 내지 0.00001정도로 낮으나, 결함밀도는 여전히 높은 IC제조의 수율이 감소함에 따라 노출될 것으로 기대된다. 상기 언급한 방법에 의해 얻어진 SOI웨이퍼의 실제의 적용에 대해서, 적층결함밀도를 적어도 1000/㎠로 감소시킬 필요가 있다.
도 1은 다공질실리콘층상에 비다공질단결정층을 성장시키는 스텝을 도시하는 흐름도
도 2는 로드록(load-lock)챔버를 가지는 에피택셜성장장치의 일례를 도시하는 개략도
도 3A, 도 3B 및 도 3C는 다공질부재의 표면기공의 SEM사진
도 4A, 도 4B 및 도 4C는 다공질부재의 표면기공의 상태를 도시하는 개략도
도 5는 열처리시간과 잔류표면기공밀도사이의 관계를 설명하는 그래프
도 6은 잔류기공밀도와 적층결함밀도사이의 관계를 설명하는 그래프
도 7은 열처리온도와 적층결함밀도사이의 관계를 설명하는 그래프
도 8은 열처리시간과 에칭된 두께사이의 관계를 설명하는 그래프
도 9A, 도 9B, 도 9C, 도 9D 및 도 9E는 본 발명에 의한 스텝을 도시하는 개략도
도 10A, 도 10B, 도 10C, 도10D 및 도 10E는 본 발명에 의한 SOI기판의 제조스텝을 도시하는 개략도
도 11은 미소량의 SiH4를 첨가하는 처리시간과 적층결함밀도사이의 관계를설명하는 그래프
도 12는 열처리온도와 적층결합밀도사이의 관계를 설명하는 그래프
도 13은 열처리시간과 적층결함밀도사이의 관계를 설명하는 그래프
<도면의 주요부분에 대한 설명>
1, 10: 기판 3: 기공벽
4, 5: 보호막 6, 12: 비다공질단결정층
11, 90: 다공질실리콘층
21: 반응챔버(처리챔버) 22: 로드록챔버(load-lock chamber)
23, 24: 게이트밸브 25: 히터
26: 서셉터(susceptor) 27, 28, 33: 배출계
29, 30, 34: 가스공급계 31: 캐리어암
32: 캐리어챔버 35: 웨이퍼카세트
본 발명의 제 1목적은 다공질실리콘층상에 감소된 결정결함을 가지는 비다공질단결정층을 가지는 반도체기판 및 기판의 제조방법을 제공하는 데 있다.
본 발명의 제 2목적은 절연체상에 보다 적은 결정결함밀도를 가지는 비다공질단결정층을 가지는 기판 및 기판의 제조방법을 제공하는 데 있다.
본 발명의 제 1측면에 의하면, 다공질실리콘층으로 이루어진 기판을 형성하는 스텝과, 다공질실리콘층을 열처리하는 열처리스텝과, 다공질실리콘층상에 비다공질단결정층을 성장시키는 성장스텝으로 이루어진 반도체기판의 제조방법에 있어서, 열처리스텝은 비다공질단결정층의 소스가스를 함유하지 않는 분위기내에서 행해져서, 열처리에 기인한 실리콘중 제거되도록 에칭된 부분의 두께(이후 "에칭두께"로 칭함)가 2㎚이하이고, (열처리후의 표면기공밀도)/(열처리전의 표면기공밀도)로 정의된 다공질실리콘층의 표면기공밀도에 대한 변화율 r이 (1/10000)≤r≤1의 관계식을 만족하는 것을 특징으로 하는 반도체기판의 제조방법이 제공된다.
본 발명의 제 2측면에 의하면, 다공질실리콘층으로 이루어진 제 1기판을 형성하는 스텝과, 다공질실리콘층을 열처리하는 열처리스텝과, 다공질실리콘층상에 비다공질단결정층을 성장시키는 성장스텝과, 제 1기판상에 성장된 비다공질단결정층을 제 2기판위로 전사하는 스텝으로 이루어진 반도체기판의 제조방법에 있어서, 열처리스텝은 비다공질단결정층의 소스가스를 함유하지 않는 분위기내에서 행해져서, 열처리에 기인한 실리콘의 에칭두께가 2㎚이하이고, (열처리후의 표면기공밀도)/(열처리전의 표면기공밀도)로 정의된 다공질실리콘층의 표면기공밀도에 대한 변화율r이 (1/10000)≤r≤1의 관계식을 만족하는 것을 특징으로 하는 반도체기판의 제조방법이 제공된다.
또한, 본 발명은 상기 언급한 변화율r이 (1/100)≤r≤1의 관계식을 만족하는 것을 특징으로 한다.
또한, 본 발명은 열처리스텝이 다공질실리콘층의 표면상의 산화물을 제거하는 것을 포함하는 것을 특징으로 한다.
바람직한 실시예의 설명
먼저, 도 1의 흐름도를 참조하여 다공질실리콘층상에 비다공질단결정층(에피택셜성장층)을 형성하는 방법에 대해 설명한다.
먼저, 다공질실리콘층을 가지는 기판이 형성된다(S1). 다음에, 비다공질단결정층의 성장전에, 다공질실리콘층이 비다공질단결정층의 소스가스를 함유하지 않는 분위기에서 열처리된다.
이 열처리는, 예를 들면 다공질실리콘층의 표면상에 형성된 자연산화막이 제거됨으로써, 예비베이킹스텝(S2)으로 칭해진다.
여기서, "비다공질단결정층의 소스가스를 함유하지 않는 분위기에서"의 상기 언급한 열처리는, 수소가스를 함유하는 환원성분위기, He, Ar, Ne 등의 불활성가스의 분위기 또는 초고진공에서의 열처리임에 유의해야 한다.
상기 언급된 예비베이킹스텝후, 소스가스는 비다공질단결정층을 성장시키도록 도입된다(S3). 따라서, 비다공질단결정층은 다공질실리콘층상에 성장한다.
다음에, 본 발명으로 이끈 기술적발견에 대해 이하 설명한다.
(실험 1)
본 발명자는, 다공질실리콘층상의 단결정실리콘내에 도입된 적층결함에 예비베이킹스텝이 어떻게 영향을 미치는지에 대해 상세하게 확인하기 위해, 예비베이킹스텝후 다공질실리콘층의 표면의 기공밀도가 어떻게 변화되는지를 관찰하였다.
여기서, 본 발명자는, 예비베이킹스텝동안 기공직경과 기공밀도에 대한 영향을 최소화하기 위해, 예비베이킹스텝에 사용되는 장치에 물 또는 산소가 도입되지 않도록 한 것에 유의해야 한다.
특히, 이하 설명되는 바와 같이, 로드록챔버는 반응챔버를 분위기에 직접 노출함이 없이 웨이퍼를 도입 또는 배출할 수 있도록 형성된다.
반응챔버로부터의 누설량은, 20mTorr/min이하가 바람직하고, 10mTorr/min이하가 더욱 바람직하다.
또한, 가스공급계의 가스패널로부터의 누설량은, 0.5psi/24h가 바람직하고, 0.2psi/24h가 더욱 바람직하다.
또한, 공급가스로서, 고순도가스가 바람직하다. 특히, 예를 들면 H2가스가 예비베이킹스텝을 행하는데 사용되면, 약 20m이내에 위치하는 가스정제기를 통과한 H2가스를 사용하는 것이 바람직하고, 장치로부터 약 10m가 바람직하다. 정제기로서, 가열된 팔라듐확산셀로 가스를 통과시키는 형태의 것 또는 흡착제를 가지는 필터형의 것을 사용하는 것이 바람직하다.
도 2는 처리장치의 개략도를 도시하고, 참조부호(21)은 반응챔버(처리챔버)를 나타내고, 참조부호(22)는 로드록챔버를 나타내고, 참조부호(32)는 캐리어챔버(이송챔버)를 나타내고, 참조부호(23)은 반응챔버(21)와 캐리어챔버(32)사이에 칸막이를 형성하는 게이트밸브를 나타내고, 참조부호(24)는 캐리어챔버(32)와 로드록챔버(22)사이에 칸막이를 형성하는 게이트밸브를 나타낸다. 참조부호(25)는 기판W를 가열하는 램프 등의 히터를 나타내고, 참조부호(26)은 그위에 기판W를 유지하는 서셉터를 나타내고, 참조부호(27),(28) 및 (33)은 반응챔버(21), 로드록챔버(22) 및 캐리어챔버(32)를 각각 배출시키는 배출계를 나타내고, 참조부호(29)는 반응챔버(21)내에 처리가스를 도입하는 가스공급계를 나타내고, 참조부호(30) 및 (34)는 캐리어챔버(32) 및 로드록챔버(22)내부를 퍼지시키거나 압력을 증가시키기위해 각각 가스를 도입하는 가스공급계를 나타낸다. 참조부호(31)은 반응챔버(21)의 내부 또는 외부로 기판W를 운반하는 캐리어암을 나타낸다. 참조부호(35)는 웨이퍼카세트를 나타낸다. 또한, 로드록챔버(22)는 게이트밸브(24)에 의해 캐리어챔버(32)로부터 이것을 분리하는 대신, 캐리어암을 실장하는 캐리어챔버(32)와 일체화된 변형예를 사용할 수 있다.
여기서 로드록챔버가 실장된 처리장치를 사용하여 행해지는 열처리는 편의상 "시스템A에서의 열처리"로 칭해지는 것에 유의해야 한다.
시스템A에서, 반응챔버의 히터는 서셉터 등을 예비가열하기 전에 600 내지 1000℃로 활성화될 수 있다.
이 방법을 사용함으로써, 반응챔버내에 놓이는 웨이퍼의 온도를 약 10초 동안 600 내지 1000℃까지 증가시킬 수 있으므로, 시간에 따른 온도상승을 감소시킬 수 있고, 이 열처리에 기인한 다공질실리콘표면의 기공상태의 변화의 진행을 억제할 수 있다.
다공질실리콘층이 형성된 기판에 로드록챔버가 실장된 장치를 사용한 열처리(예비베이킹스텝)만이 행해진 후, 기판은 반응챔버로부터 인출되고, 고해상 주사전자현미경(HR-SEM)에 의해 관찰되었다.
다공질실리콘은 HF-C2H5OH-H2O혼합용액에서 양극산화된 다음, 1시간동안 산소분위기에서 400℃로 열처리되었다(예비산화스텝). 다음에, 25초동안 1.25%의 HF수용액에 침지(HF침지스텝)되고, 린스되고, 건조된 다음, 에피택셜성장장치에 놓였다. 도 3A는 에피택셜성장장치에 놓이기 직전의 다공질실리콘층표면의 SEM상을도시한다. 약 10㎚직경을 가지는 기공이 1011/㎠의 밀도로 형성된 것으로 관찰되었다.
도 3B는 2초동안 600Torr로 950℃의 수소내에서의 열처리를 겪은 직후의 다공질실리콘층표면의 SEM상을 도시한다. 기공밀도는 다소 감소되었으나, 여전히 1010/㎠의 오더였다. 기공직경은 10㎚정도로 거의 변화가 없었다.
한편, 2초동안 1100℃의 수소내에서 처리된 다른 다공질실리콘층은 기공밀도에서 약 106/㎠까지 현저하게 감소된 것이 관찰되었다. 도 3C에 도시된 바와 같이, 잔류기공은 이들중 일부가 40㎚에 달하는 직경으로 증가되었다. 기공직경에서의 이러한 증가는 잔류산소와 물에 의한 산화, 에칭, 또는 표면확산에 의한 확대, 또는 인접기공과의 결합 등에 기인한 것으로 고려된다.
도 3B의 경우에, 다공질실리콘층상의 비다공질단결정실리콘내에 도입된 적층결함의 밀도는 1×102/㎠였던 반면, 도 3C의 경우에는 2×104/㎠이었다.
예비베이킹스텝에 있어서, 예를 들면 일본특허출원 공개공보 제 9-100197호에 개시된 바와 같이, 기공은 Si원자의 이동에 기인하여 차단되어 적층결함밀도의 감소로 이끌었던 것으로 고려되었다.
예비베이킹온도, 시간 및 예비베이킹에 관련된 장치내의 환경 등의 다른 파라미터에 의존하지만, 이 실험은 기공이 차단된 것을 나타낸 반면 동시에, 수적으로는 적으나 큰 기공직경을 가지는 잔류기공이 생성되었다. 예비베이킹스텝은 기공밀도를 감소시키나, 도 3C에 도시된 것등의 적층결함밀도를 증가시킴이 발견되었다.
이 예비베이킹스텝에 있어서, 예를 들면 일본특허출원공개공보 제 9-100197호에 개시된 바와 같이, 기공은 Si원자의 이동에 기인하여 차단되어 적층결함밀도의 감소로 이끄는 것이 발견되었다.
그러나, 엔. 사토씨 등은 문헌「Jpn. J. Appl. Phys. 35 973(1996)」에서, 전체표면의 기공의 대부분이 예비베이킹스텝에 의해 밀봉되나, 잔류기공은 수적으로는 적으나 존재해서, 적층결함의 도입을 야기시킴을 시사하였다.
예를 들면, 1011/㎠에서 104/㎠로의 표면기공밀도의 감소는 표면기공의 99.99999%가 밀봉되는 반면, 기공은 104/㎠의 밀도에 유지됨을 의미한다.
이 실험은, 적층결함밀도가, 기공밀도의 보다 작은 감소를 가지는 도 3B의 경우보다 예비베이킹스텝에 기인하여 기공밀도의 보다 큰 감소를 가지는 도 3C의 경우에 더욱 큰 것을 나타냈다.
이것은, 예비베이킹스텝이 비다공질표면 근처의 다공질실리콘층표면상의 기공밀도를 감소시키는 것을 의미하는 반면, 동시에 잔류기공의 직경은 증가시켜, 적층결함밀도를 감소시키는 결과가 기대될 수 없다.
즉, 예비베이킹스텝은 다공질표면의 기공밀도를 감소시키는 동시에, 일부 기공의 직경을 증가시킴을 발견하였다. 도 4A, 도 4B 및 도 4C는 각각 도 3A, 도 3B 및 도 3C의 SEM상을 개략적으로 나타낸다. 또한, 도 5는 로드록챔버를 가지는상기 언급된 장치를 사용한 실험에서 얻어진 다공질실리콘층표면의 잔류기공밀도와 열처리시간 사이의 관계를 도시한다. 열처리조건으로서, 온도는 950℃였고, 압력은 600Torr였고 수소가스분위기가 사용되었다.
열처리시간이 지남에 따라, 잔류기공밀도는 점차 감소하고, 200초동안, 다공질표면의 기공밀도는 열처리전의 1011/㎠에 비해서 약 107/㎠로 되는 것이 발견된다. 물론, 기공밀도가 107/㎠로 되면, 큰 직경을 가지는 잔류기공은 수적으로는 적으나 생성되었다.
(실험 2)
본 발명자는 또한 예비베이킹스텝후 잔류기공밀도와 적층결함밀도사이의 상관을 확인하였다. 결과는 도 6에 도시된다.
예비베이킹스텝은, 이 스텝에 사용되는 장치내에 존재하는 물과 산소에 의한 영향을 피하기 위해, 로드록챔버를 가지는 상기 언급된 장치를 사용하여 행해졌다. 즉, 이것은 시스템 A에서의 열처리이다.
약 1011/㎠의 다공질실리콘층표면의 기공밀도에 의해, 예비베이킹스텝 후 잔류기공밀도가 107/㎠이상이면, 적층결함밀도는 현저하게 감소될 수 있음이 도 6으로부터 발견되었다. 즉, 예비베이킹스텝전과 후사이에 잔류기공밀도의 변화율r(r=(예비베이킹스텝후의 잔류기공밀도)/(예비베이킹스텝전의 잔류기공밀도))이 1/10000≤r≤1, 바람직하게는 1/100≤r≤1이면 적층결함밀도는 감소될 수 있다. 특히,1/100≤r≤1이면, 적층결함밀도는 눈에 띄게 감소될 수 있다.
적층결함밀도는 현미경에 의한 관찰로 이어지는 결함노출에칭에 의해 얻어질 수 있다. 상세하게는, Secco에칭에서 일반적으로 사용되고 에칭률을 감소시키기 위해 순수로 희석한, K2Cr2O7(0.15M)과 49%HF의 2:1혼합물의 수용액을 에칭제로서 사용하여, 웨이퍼표면의 비다공질단결정실리콘층내에 도입된 결정결함이 드러난 다음, 적층결함밀도를 결정하도록 노마르스키 차분간섭현미경에 의해 관찰되었다.
예비베이킹스텝 후 다공질실리콘층표면의 기공밀도의 큰 변화는 다공질실리콘층상의 비다공질단결정실리콘층의 적층결함밀도에 대해 영향을 가짐을 발견하였다.
특히, 실리콘소스가스가 도입되고, 표면기공이 실리콘의 표면확산에 의해 파괴되어 이에 의해 기공밀도가 현저하게 감소되기 전에 비다공질단결정실리콘의 퇴적이 개시되면 적층결함이 감소됨을 발견하였다.
즉, 본 발명자는, 예비베이킹스텝에서 도입되는 기공밀도의 감소를 4디지트이내, 바람직하게는 2디지트이내로 제어함으로써, 결정결함밀도가 약 102/㎠로 감소될 수 있음을 최초로 발견하였다.
그런데, 열처리(예비베이킹스텝)의 결과로서, 인장력이 다공질실리콘층에 인가되고, 따라서 격자정수는 단결정실리콘의 격자정수보다 크게 된다. 이것에 의해, 다공질실리콘층표면의 잔류기공의 주변부에서는, 이 인장력이 격자정수를 심지어 더욱 크게하도록 집중되어, 결정결함이 격자불일치에 기인하여 도입되기가 더욱쉽다.
다공질실리콘표면의 평균기공간거리는, 기공밀도가 1011/㎠일때, 약 30㎚이다. 이 거리는 10-20㎚의 기공사이즈에 비해 크지는 않으나, 복수의 기공은 서로 영향을 끼쳐, 기공의 주변부에서 응력의 집중이 느슨해진다. 평균기공간거리는 1010/㎠의 기공농도에서 100㎚이고, 109/㎠의 기공밀도에서 300㎚이다. 이들 거리는 기공직경에 비해서 충분히 커서, 기공간 영향이 거의 제거되는 것에 기인한 기공주변부에서 응력집중의 해제효과에 의해 잔류기공의 부분에 결정결함이 용이하게 도입되는 결과를 야기한다.
(실험 3)
본 발명자는 또한 적층결함밀도와 예비베이킹온도 사이의 상관을 확인하였다. 결과는 도 7에 도시된다. 도 7에서, "A"는 시스템 A에서 행해진 예비베이킹스텝에 대한 결과를 나타낸다. 이 때의 압력은 600Torr였다. "B-1" 및 "B-2"의 데이터는 이후에 설명한다.
적층결함밀도는 1000℃이상의 고온에서 104/㎠의 오더였다. 그러나, 온도가 감소함에 따라, 적층결함밀도의 최소값은 약 950℃에서 약 102/㎠로 감소된 밀도로 나타났음이 발견되었다. 즉, 예비베이킹온도는 1000℃이하이고, 상세하게는 880℃이상 1000℃이하가 바람직하고, 870℃이상 970℃이하가 더욱 바람직하고, 900℃이상 950℃이하가 더욱 더 바람직하다.
여기서, 예비베이킹온도와 적층결함밀도사이의 상관이 항상 도 7에서 "A"로 도시된 것 등은 아님을 유의해야 한다. 로드록챔버가 실장되지 않은 개방형 반응챔버를 가지는, 시스템A에 반대되는 장치를 사용하여 760Torr의 압력에서 행해진 유사한 실험(이 장치를 사용하여 행해진 열처리는 이후 "시스템B에서의 열처리"로 칭함)은, 예비베이킹온도가 상승함에 따라 적층결함밀도가 감소된 것을 나타내었다(시스템B-1). 여기서, 시스템B-2에서 실리콘소스가스의 공급률은 성장률을 현저하게 억제시키도록 성장의 초기단계에 감소되는 것에 유의해야 한다. 시스템B-1에 비해 시스템 B-2에서, 적층결함밀도는 온도에 관계없이 약 1/3로 감소되나, 시스템B-1에서와 마찬가지로, 적층결함밀도는 열처리온도가 증가된 후에만 감소될 수 있다. 시스템B에 대해서, 사토씨 등에 의한 보고서(N. Sato씨등. Jpn. J. Appl. Phys. 35(1996) 973)를 보기 바란다.
적층결함밀도가 보다 높은 열처리온도에서 감소될 수 있는 이유는 이하와 같다. 시스템 B-1과 B-2에서, 산소와 물은 장치내에 많이 존재하므로, 온도가 상승함에 따라 일단 실리콘옥사이드가 잔류산소와 물에 의해 실리콘의 표면상에 형성된다.
보다 낮은 온도(1050℃이하)에서, 상기와 같이 형성된 실리콘옥사이드는 완전히 제거될 수 없으므로, 결함밀도가 높다. 그러나, 충분히 높은 온도에서 또한 유지되는 충분히 긴 시간기간에 대해서, 상기와 같이 형성된 실리콘옥사이드는 완전히 제거될 수 있고, 따라서 결정결함밀도가 감소하기 시작한다.
상기로부터, 예비베이킹온도와 적층결함밀도사이의 상관은, 산소와 물의 양등의 예비베이킹환경에 따라 변화함을 발견하였다.
(실험 4)
발명자는, 시스템A와 B의 각각의 반응챔버에 존재하는 산소, 물 등의 양의 차이를 결정하기 위해, 열처리(예비베이킹스텝)동안 어느 정도의 실리콘이 에칭되는지를 확인하였다. 결과는 도 8에 도시된다.
F. W. Smith씨 등의 문헌「J. Electrochem. Soc. 129, 1300(1982)」와 G. Ghidini씨 등의 문헌「J. Electrochem. Soc. 131, 2924(1984)」에서, 소량의 산소 또는 물이 시스템내에 존재하고 이것의 농도가 낮은 경우, 실리콘이 에칭되는 것을 보고하고 있다.
한편, 물 등의 농도가 높으면, 실리콘은 산화되어 실리콘옥사이드를 형성한다. 상기와 같이 형성된 실리콘옥사이드는, 온도가 상승함에 따라 인접하는 실리콘과 반응하여 에칭된다. 즉, 이하의 반응이 일어난다.
SiO2+Si→2SiO↑
결국, 시스템내에 남아있는 산소 또는 물은 온도상승시 실리콘의 에칭에 기여하여, 반응챔버내의 잔류산소와 물의 양은 에칭된 실리콘의 양을 확인함으로써 측정될 수 있다.
도 8은 두개의 시스템 A와 B의 각각에서 비다공질단결정실리콘의 에칭에 기인한 두께의 감소량의 시간의존성을 도시한다. 시스템A에서, 열처리는 1100℃에서 600Torr로 행해지는 반면, 시스템B에서는 1050℃에서 760Torr로 행해지고, 열처리분위기는 양 시스템 모두 수소였다. 에칭된 두께는 SOI기판을 사용하여 SOI층, 즉 단결정실리콘층의 두께의 감소량을 측정함으로써 결정되었다. 여기서, 온도와압력이 시스템A와 B사이에 다소 다른 이유는 각 장치사이의 최적의 조건이 다르기 때문인 것에 유의해야 한다.
시스템B에서는, 열처리시간(그래프에서 y와 교차)이 제로로되는 경우에도, 에칭두께는 7㎚이상의 정도이다. 이것은, 처리되는 기판이 설정온도로 가열된 다음 즉시 냉각된 경우, 에칭두께를 언급한다. 이것은, 온도의 상승에 의해서만 실리콘막두께가 약 7㎚만큼 감소된 것을 의미한다. 한편, 시스템A에서는, 심지어 10분의 열처리에 의해서도, 에칭된 두께는 2㎚미만이었다.
그런데, 시스템 A에서, 열처리시간의 기간동안 에칭된 두께는 설정온도인 1050℃에서보다 1100℃에서 더욱 큰 것이 공지되어 있다.
따라서, 반응챔버내에서 산소와 물 함유량의 차이는, 실리콘의 산화에 의해 형성된 실리콘옥사이드의 막두께의 에칭에 기인한 감소로 알 수 있다.
즉, 시스템A에서는, 장치내에 매우 적은 양의 산소와 물만이 있어, 실리콘은 온도상승시 실리콘옥사이드로 많이 산화되지 않으므로, 그 결과 에칭두께가 작다.
한편, 시스템B에서는, 장치내에 많은 양의 산소와 물이 있으므로, 실리콘이 많이 에칭된다.
반응챔버내의 산소와 물의 양은 공급되는 가스의 순도, 공급라인에서 흡수되는 물의 양, 순간로크(loak), 반응챔버자체의 공기밀폐성 및 기판이 내부로 운반될 때 반응챔버의 오염에 의해 결정된다. 기판이 내부로 운반될 때에 산소 또는 물에 의한 반응챔버의 오염의 정도는, 기판이 반응챔버내로 로드록을 통하여 도입되는지 (시스템A) 또는 분위기에 개방된 반응챔버내로 도입되는지에 따라 크게 영향받는다. 그러나, 심지어 기판이 분위기에 개방된 반응챔버내로 운반되는 시스템B의 경우에도, 챔버내의 가스가 온도상승없이 충분히 대체되는 한, 잔류산소와 물의 양은 감소되나, 효율은 대량생산용으로 충분하지 않다. 또한, 에칭된 두께는 설정온도로 온도를 상승시키는데 필요한 시간에 의해 영향받는다. 온도상승률은, 기판이 적은 열수용력을 가지는 기판홀더상에 지지되는 경우, 증가될 수 있다.
또한, 시스템A에서는, 도 7에 도시된 바와 같이, 적층결함밀도는 예비베이킹이 상기 설명한 바와 같이 잔류기공밀도를 감소시키고 적층결함밀도를 증가시키는 것보다 높은 온도인 약 900℃ 내지 950℃에서 최소값을 가진다.
한편, 최소값보다 낮은 850℃에서, 수소예비베이킹스텝은 약 105/㎠의 적층결함밀도를 야기한다. 이러한 조건하에서, 예비베이킹스텝후 다공질실리콘표면의 HR-SEM에 의한 관찰은, 도 3A에 비해서 잔류기공상태의 변화가 거의 없음을 나타내었다. 즉, 기공밀도는 감소하지 않았다. 적층결함밀도가 105/㎠만큼인 것은, 자연산화막 등의 실리콘옥사이드가 다공질실리콘층의 표면상에 남아있었기 때문인 것으로 여겨졌다.
상기 언급한 실험 1 내지 4는, 반응챔버내의 물과 산소의 양이 예비베이킹용 온도상승스텝과 예비베이킹스텝에서 감소되는 시스템(실험 1 내지 4에서 시스템A)에서, 예비베이킹에 기인한 잔류기공밀도의 변화, 예비베이킹온도 및 예비베이킹시간을 제어함으로써 적층결함밀도가 감소될 수 있는 것을 나타내었다.
이하 본 발명의 실시예에 대해 설명한다.
(실시예 1)
도 9A 내지 도 9E는 본 발명에 의한 반도체기판의 형성방법을 도시한다.
도 9A에 도시된 바와 같이, 기판(1)은 이것의 자유로운 표면측상에 적어도 다공질실리콘층(90)을 가지도록 형성된다.
다음에, 필요하다면, 도 9B에 도시된 바와 같이, 얇은 보호막(4)이 다공질단결정실리콘층의 기공벽(3)상에 형성된다(예비산화).
이 예비산화스텝은 다공질실리콘층표면상에 형성되는 실리콘옥사이드막등의 보호막(5)을 야기하므로, 이 기판은 다공질실리콘표면상의 보호막을 제거하기 위해, 저농도의 HF수용액에 침지된다(이후, "HF침지"로 칭함). 도 9C는 제거된 상태를 개략적으로 도시하는 단면도이다.
다음에, 내부에 형성된 다공질단결정실리콘을 가지는 기판은 에피택셜성장장치내에 놓여서 도 9D에 도시된 바와 같이 열처리된(예비베이킹)다음, 비다공질단결정층(6)이 도 9E에 도시된 바와 같이 그위에 형성된다.
예비베이킹동안 조건은, 다공질실리콘층의 두께(t)의 변화, 즉 다공질실리콘층의 두께(t)의 감소(에칭된 두께 te)가, 2㎚이하, 바람직하게는 예비베이킹용 온도상승스텝에서 1㎚이하인 조건 1과, 다공질실리콘층의 표면기공밀도의 변화율(r)이 1/10000≤r≤1, 바람직하게는 1/100≤r≤1인 조건 2를 모두 만족시키는 것이다. 조건 1에 대해서, 예비베이킹용 온도상승과 예비베이킹스텝에서 에칭된 두께는 2㎚이하, 바람직하게는 1㎚이하인 것이 또한 바람직하다.
에칭된 두께 te는 te=t0-t1로 표현할 수 있고, 여기서 t0는 예비베이킹의 초기화전에 다공질실리콘층의 층두께이고, t1은 예비베이킹의 완료후 다공질실리콘층의 층두께이다. 표면기공밀도의 변화율(r)은 이하와 같이 표현될 수 있다.
r=d1/d0
여기서, d0는 예비베이킹전의 표면기공밀도이고, d1은 예비베이킹후의 표면기공밀도이다.
또한, 이 열처리에 사용되는 분위기는 실리콘을 기초로 한 가스를 함유하지 않는 것이 바람직하고, 수소가스 또는 질소가스로 이루어진 환원성분위기, 불활성가스분위기, 또는 초고진공이 더욱 바람직하다. 이하 이 열처리에 대해 설명한다.
(1) 장치내로 넣기
표면에 다공질실리콘층을 가지는 기판을, 잔류산소량과 물량이 억제된 반응챔버(도시되지 않음)내에 넣는다. 본 발명에서 사용되는 열처리는 온도상승스텝과 자연산화막제거스텝의 두개의 스텝으로 기능적으로 분리될 수 있다. 여기서, 여기서 칭하는 자연산화막은 HF침지스텝으로 이어지는 스텝동안 다공질실리콘층의 표면상에 형성된 의도하지 않은 실리콘옥사이드막 또는 HF침지스텝에서 제거되지 않은 산화막을 의미함에 유의해야 한다.
에칭두께의 억제는 온도상승스텝과 자연산화막제거스텝(예비베이킹스텝)동안 반응챔버내의 잔류산소와 물의 양을 제어함으로써 달성된다. 반응챔버내의 잔류산소와 물의 억제는, 공급가스시스템내에 함유된 산소와 물의 양을 억제함으로써, 또한 기판을 로드록챔버를 통하여 반응챔버 내부 또는 외부로 운반하여 반응챔버의 내부가 분위기와 직접 접촉하는 것을 방지함으로써, 효율적으로 달성될 수 있다.
또한, 요구에 따라, 장치근처에 캐리어가스로서의 수소를 위한 정제기를 놓는 것이 효과적이다. 또한, 공급라인과 챔버의 공기밀폐성을 향상시키는 것이 바람직하다. 이들을 제어함으로써, 상기 언급한 바와 같이, 온도상승스텝과 자연산화막제거스텝의 두스텝동안, 다공질실리콘층의 에칭두께를 2㎚이하로, 바람직하게는 1㎚이하로 제어하는 것이 가능하다.
그러나 에칭두께를 억제하는 방법은 상기 언급한 것에 제한되지는 않는다.
(2) 온도상승스텝
표면상에 형성된 다공질실리콘층을 가지는 기판이, 반응챔버내에 놓인 후, 가열된다. 반응챔버가 석영 등의 광투과성재료로 형성된 경우, 기판은 반응챔버외부의 적외램프의 조사에 의해 가열된다. 적외램프에 의한 조사이외에, 고주파를 사용한 유도가열, 저항가열 등이 사용될 수 있다. 또한, 석영이외에, 반응챔버는 스테인리스스틸, SiC등으로 형성되어도 된다. 온도상승률이 클수록, 잔류산소와 물에 기인한 산화/에칭의 억제는 더욱 효과적으로 될 수 있다. 온도상승률은 1℃/sec이상이 바람직하고, 5℃/sec이상이 더욱 바람직하다.
기판이 로드록챔버를 통하지 않고 반응챔버내로 운반되는 경우, 내부로 운반된 후 반응챔버는 충분히 퍼지되어, 챔버내에 함유된 산소와 물을 제거한 후, 기판은 온도상승이 행해져 가열된다. 어쨌든, 초고진공 또는 비산화분위기에서 이 처리를 행하는 것이 바람직하다.
(3) 자연산화막제거스텝
온도상승스텝에 이어서, 자연산화막제거스텝이 행해진다. 즉, 자연산화막은 수소분위기, 수소함유환원성분위기, 또는 초고진공에서 열처리에 의해 제거된다. 이 경우에, 다공질실리콘층의 표면기공밀도의 변화율 r은 1/10000이상이 바람직하고, 1/100이상이 바람직하다. 여기서, r의 값은 기껏해야 1이다.
상기 조건을 실현하기 위해, 열처리동안 달성가능한 온도, 즉 예비베이킹온도는 850℃이상 1000℃이하이고, 870℃이상 970℃이하인 것이 바람직하다.
특정하게 제한되지는 않으나, 압력은 대기압이하이고, 700Torr이하가 바람직하고, 100Torr이하가 더욱 바람직하다.
온도상승스텝을 제외한 열처리시간, 즉 예비베이킹시간은 200초이하이고, 바람직하게는 100초이하이고, 더욱 바람직하게는 60초이하이고, 더욱더 바람직하게는 10초이하이고, 이 시간이 경과한 직후에 온도를 낮추는 것이 바람직하다. 어쨌든, 예비베이킹시간은 자연산화막이 제거될 수 있는 한 가능하면 짧은 것이 바람직하다.
자연산화막이 SiO2+Si→2SiO↑의 반응에 의해 가스상으로 제거되므로, 자연산화막의 두께가 너무 크면, 다공질실리콘층표면 내부와 근처의 실리콘이 에칭된다.
자연산화막은, HF침지스텝후 린스되는 동안, 린스되고 건조된 후 에피택셜성자장치내에 놓일 때까지 공기중에서, 에피택셜성장장치내에 놓이는 동안, 또한 온도상승스텝동안 형성된다. 특히, 물과 산소 함유량이 온도상승스텝에서 유지되면, 실리콘은 온도상승에 따라 산화되어 실리콘옥사이드막을 형성한다. 그 결과, 상기와 같이 형성된 실리콘옥사이드는 인접하는 실리콘과 반응하여 이것을 에칭한다.
또한, 온도상승동안 형성된 실리콘옥사이드막이 두꺼울수록, 형성된 실리콘옥사이드막의 제거를 완료하는데 필요한 열처리시간이 길어진다. 열처리시간이 상기와 같이 연장되면, 다공질실리콘표면의 구조변화는 바람직하지 않게 이하의 설명과 같이 진행한다.
본 발명에 의하면, 에칭두께는 기껏해야 2㎚이하이어야 하고, 바람직하게는 1㎚이하이다. 실리콘에칭두께가 작을수록 장치내에서 실리콘산화의 정도가 작은 것을 의미한다.
이 열처리가 계속되면, 다공질실리콘표면의 미소한 불균일성을 평탄화하기 위해 표면원자의 이동이 발생해서 표면에너지를 감소시키고, 따라서 대부분의 표면기공이 제거된다. 그러나, 상기 언급한 실험으로부터 알 수 있는 바와 같이, 기공밀도의 큰 변화는 잔류기공의 기공직경을 대폭 증가시켜, 기공밀도의 변화를 4디지트이하로 제어하는 것이 바람직하다.
다공질실리콘과 비다공질단결정실리콘사이에 작용하는 응력에 의해, 다공질실리콘층표면의 결정격자는 왜곡되고; 따라서 표면기공밀도가 감소되면, 이 왜곡은 열처리후 남아있는 잔류기공의 주변부에 집중하여, 잔류기공부분에 결정결함이 도입되기 쉬운 것으로 여겨진다.
본 발명에 의하면, 기공밀도가 열처리에 의해 4디지트이상으로, 바람직하게는 2디지트이상으로 감소되기 전에 다공질실리콘층표면에 비다공질박막을 형성하기 위한 소스가스의 공급을 개시함으로써, 기공밀도의 감소에 기인한 잔류기공부분에 대한 왜곡의 집중이 방지되어, 이에 의해 적층결함의 도입이 억제된다. 이 방법은, 장치내의 물과 산소의 함유량이, 열처리동안 실리콘의 에칭두께가 2㎚이하만큼 작은 조건을 만족시키는 정도까지 감소되는 환경에서 효과적이다.
실리콘의 에칭두께가 상기 언급한 범위내로 제한되는 한, 자연산화막은 HF가스를 사용한 다른 스텝에서 제거될 수 있다.
(4) 에피택셜성장
열처리스텝후, 소스가스는 다공질부재의 기공을 밀봉하고 소망하는 막두께로 비다공질단결정층을 형성하도록 공급된다. 따라서, 감소된 적층결함밀도를 가지는 비다공질단결정층을 다공질실리콘상에 형성할 수 있다. 비다공질단결정층이 단결정실리콘으로 되면, 소스가스는 SiH4(실란), SiH2Cl2(디클로로실란), SiHCl3(트리클로로실란), SiCl4(테트라클로로실란), Si2H6(디실란) 등을 포함한다.
비다공질단결정층은, 호모에피택셜성장실리콘, 헤테로에피택셜성장실리콘게르마늄, 실리콘카르바이드, 갈륨아세나이드, 인듐포스포로스 등으로 이루어질 수 있다.
(다공질실리콘층)
본 발명에서 사용되는 다공질실리콘은, 1964년 우릴씨 등에 의해 발견된 이래로 연구되어온 것과 본질적으로 동일하고, 양극산화법 등에 의해 형성되나, 이것이 다공질실리콘인 한 기판불순물, 표면방향성, 제조방법 등에 관해서 제한되지는 않는다.
다공질실리콘층이 양극산화법에 의해 형성되는 경우, 양극산화액은 주성분으로서 불화수소산을 함유하는 수용액이다. 가스는 일반적으로 양극산화동안 전극 또는 실리콘표면에 접착되는 경향이 있어 다공질층 불균일이 생성되므로, 일반적으로 에탄올 또는 프로판올 등의 알콜이 첨가되어 접촉각을 증가시킴으로써 접착버블의 제거를 향상시키고, 따라서 양극산화가 균일하게 행해지도록 한다. 물론, 심지어 알콜없이도, 다공질물질이 형성된다. 본 발명에 의한 다공질실리콘이 FIPOS법에서 사용되는 경우에는, 약 56%의 다공률이 적합하고, 접착법에서 사용되는 경우에는 제한적이지는 않으나, 약 50%이하의 보다 낮은 다공률, 바람직하게는 30%이하가 바람직하다.
다공질실리콘층이 상기 설명한 바와 같이 에칭에 의해 형성되므로, 적절한 표면은 다공질물질내에 깊게 침투한 기공이외에, 전계방사형 주사전자현미경(FESEM)에 의해 관찰될 수 있는 얕은 불균일로서 표현되는 바와 같은 얕은 기공을 가진다.
다공질실리콘의 보다 낮은 다공률(%)은 다공질물질의 보다 낮은 적층결함밀도를 야기한다. 낮은 다공률을 가지는 다공질실리콘은, 예를 들면 HF농도를 향상시키고, 전류밀도를 감소시키고, 또는 양극산화시간에 온도를 상승시킴으로써 형성될 수 있다. 상세하게는, 용어 "낮은 다공률"은 10% 내지 30%를 칭한다.
또한, 다공질단결정실리콘층은 전체의 실리콘기판상에 실리콘기판의 주표면층에만 기공을 형성함으로써 형성될 수 있다.
(예비산화)
본 발명에서, 필요한 경우에 따라, 보호막은 다공질실리콘층의 기공벽상에 형성된다. 다공질실리콘의 인접하는 기공사이의 벽은 수㎚ 내지 수십㎚만큼 극도로 얇으므로, 다공질층의 인접하는 기공은 한덩어리로 되거나, 거칠게 되거나, 또는 에피택셜성장동안 또는 에피택셜성장층의 열산화, 또는 접착후 열처리에 의해 심지어 연속되지 않을 수도 있다. 다공질층의 기공이 뭉쳐져서 거칠게되는 현상은 선택성 에칭률을 감소시키고 또한 에칭선택도의 저하로 이끌수 있다. FIPOS의 경우에, 기공벽두께의 증가와 기공의 불연속이 다공질층산화의 진행을 방지하므로, 따라서 다공질층을 완전히 산화시키기는 어렵게 된다. 이에 대해 보호하기 위해, 열산화 등의 방법이 다공질층의 형성후 행해져서, 기공벽에 미리 얇은 보호막을 형성하고, 따라서 기공이 뭉쳐져서 거칠게 되는 것을 억제한다. 보호층을 형성할 때, 특히 산화를 사용하는 경우에, 기공벽내부에 단결정실리콘영역을 남겨놓는 것이 필수적이다. 따라서, 수㎚의 막두께를 형성하기에 충분하다. 보호막은 실리콘옥사이드막 이외에 실리콘니트라이드막이어도 된다.
여기서, SOI기판이 접착법에 의해 형성되는 경우라면, 접착후 열처리로 이어지는 후속스텝이 다공질물질의 구조변화를 억제하도록 충분히 낮은 온도에서 행해지고, 이 스텝은 생략될 수 있는 것에 유의해야 한다.
(HF침지)
상기 설명한 예비산화가 행해진 다공질실리콘층에 HF침지처리가 행해진다.
HF침지처리에 대해서, 사토씨 등(N. Sato, K. Sakaguchi, K. Yamagata, Y. Fujiyama, 및 T. Yonehara의 Proc. of the Seventh Int. Symp. on Silicon Mater. Sci. and Tech., Semiconductor Silicon, (Pennington, The Electrochem. Soc. Inc. 1994), p.443)은 HF침지처리시간을 연장함으로써 적층결함밀도가 약 103/㎠로 감소될 수 있음을 보고한다. 본 발명자에 의한 또 다른 실험은, HF침지처리의 몇몇 경우에, 불화수소산용액이 다공질실리콘내에 국부적으로 깊이 침투하여, 기공측벽상에 예비산화에 의해 형성된 매우 얇은 산화막을 제거함을 나타내었다. 때때로 이것은 다공질실리콘층내에 국부적으로 구조적인 거칠기를 야기하여, 다공질실리콘이 심지어 선택적에칭에 의해서도 제거될 수 없고 섬형상으로 남게된다. 즉, 표면상의 자연산화막을 제거하는데 적어도 필요한 시간이나 농도를 초과하여 HF침지처리를 행하는 것이 항상 바람직하지는 않음을 알게 되었다.
또한, HF침지처리가 장시간동안 행해지면, 접착후 사용되는 몇몇 어닐링온도는 다공질층의 구조적거칠기의 진행을 야기하고, 따라서 다공질실리콘의 에칭후 에칭되지 않은 몇몇 부분(에칭잔류물)이 남게되어, 적절한 범위내에서 HF침지시간을 제어하는 것이 바람직하다.
HF침지처리후, 린스 및 건조가 행해져서 다공질물질의 기공내에 잔류HF농도를 감소시킬 수 있다.
(미소량의 소스가스의 공급에 의한 기공의 밀봉)
본 발명에 의하면, 다공질물질의 표면의 기공을 밀봉하는 초기성장단계에서 SiH2Cl2, SiH4, SiHCl3, SiCl4등의 실리콘을 기초로한 가스를 사용하고, 또한 20㎚/min이하, 바람직하게는 10㎚/min이하, 더욱 바람직하게는 2㎚/min이하의 성장률을 제공하는 방법으로 소스가스의 흐름률을 설정하는 것이 바람직하다. 이것은 결정결함을 더욱 감소시킨다. 실리콘이 고체소스로부터 공급되고 기판온도가 800℃이하로 낮은 MBE법 등의 경우에, 성장률은 0.1㎚/min이하가 바람직하다. 기공의 차단이, 또한 "예비주입스텝"으로 칭하는 미소량의 소스가스가 공급되는 스텝에 의해 완료된 후, 성장률은 특정하게 제한되지는 않는다. 통상의 벌크실리콘상의 성장에 대한 것과 동일한 조건하에서 행해질 수 있다. 이에 관해서, 예비주입스텝에서 밀봉된 부분은 다공질층의 표면부분이다. 한편, 성장은 미소량의 소스가스를 공급하는 상기 언급한 스텝에 대한 것과 동일한 성장률로 계속되거나 또는 가스종류는 변화될 수 있고, 이것은 본 발명의 범위로부터 벗어나지 않는다. 또한, 미소량의 소스가스를 공급하는 스텝에 이어지는 스텝은, 소스가스의 공급을 일단 정지시킨 다음 성장을 계속하도록 소망의 소스가스를 공급하는 스텝이다. 엔. 사토씨 등에게 있어서, 문헌「Jpn. J. Appl. Phys. 35(1996) 973」은 종래의 방법과 비교해서, 성장의 초기단계에 미소량의 SiH2Cl2의 공급률을 감소시킴으로써 적층결함밀도가 감소될 수 있음을 보고한다. 그러나, 이러한 방법은, 적층결함밀도가 에피택셜성장 전의 예비베이킹의 온도를 증가시킴으로써 감소되고, 때때로 상기 언급한 바와 같이 다공질층구조의 거칠기에 의해 에칭잔류물의 발생을 야기하는 면에서 종래의 방법과 동일하다. 본 발명은 종래의 온도보다 낮은 900 내지 950℃에서 성장전에 열처리를 행할 수 있게 함으로써, 다공질구조의 거칠기를 억제한다.
본 실시예에 의하면, 성장전의 열처리시간을 제어하기 위해, 실리콘이 열처리동안 보다 적은 양으로 에칭되는 장치에서 다공질실리콘층을 가지는 기판에 의해, 종래의 방법에서 사용되는 고온에서의 열처리를 회피할 수 있다. 이에 의해, 결정결함밀도가 감소되어, 다공질구조의 거칠기와 기공의 불연속을 억제할 수 있다.
또한 성장온도, 압력, 가스흐름률 등을 상기 언급한 초기성장스텝으로부터 독립하여 제어할 수 있으므로, 다공질실리콘구조의 거칠기, 다공질실리콘으로부터 붕소, 인 등의 불순물의 자동도핑, 또는 고상확산을 억제하도록 처리온도는 감소될 수 있거나, 또는 성장온도와 실리콘소스가스의 흐름률은 성장률을 가속하도록 증가될 수 있고, 따라서 짧은 기간의 시간동안 두꺼운 비다공질 단결정실리콘층을 형성한다.
게다가, 성장되는 비다공질단결정층은, 앞서 언급한 바와 같이, 실리콘에 제한되지는 않으나, SiGe, SiC 등의 4족형 헤테로에피택시재료 또는 GaAs로 표현되는 바와 같은 화합물반도체이어도 된다. 또한, 헤테로에피택셜성장을 행하기 위해, 미소량의 소스가스를 공급하는 상기 언급한 스텝에서 실리콘을 기초로 한 가스를 사용한 다음, 다른 가스를 사용하는 것은 본 발명의 범위내에 든다.
또한, 다공질층표면의 기공을 밀봉하는 스텝(즉, 예비베이킹/예비주입스텝)후와 소망의 막의 성장전에, 반도체막의 어떠한 소스가스도 함유하지 않는 분위기(예를 들면, 수소로 이루어진 환원성분위기)에서 예비베이킹/예비주입의 온도보다높은 온도로 기판이 열처리되는 것이 또한 바람직하다. 이 열처리를 "상호베이킹"이라 칭한다.
(실시예 2)
이하 다공질단결정실리콘층상에 낮은 적층결함밀도의 비다공질단결정실리콘층을 가지는 반도체기판을 제조하는 일례를 도 10을 참조하여 설명한다.
다공질실리콘층(11)을 가지는 기판(10)은 단결정실리콘베이스부재의 적어도 한쪽표면측에 전체적으로 또는 부분적으로 다공질을 형성함으로써 제조된다(도 10A). 도 10A는 실리콘베이스부재에 부분적인 다공질을 형성하는 경우를 도시한다.
실시예 1에서 주어진 바와 거의 동일한 열처리, 즉 실리콘이 예비베이킹용 온도상승스텝과 예비베이킹스텝에서 2㎚이하, 바람직하게는 1㎚이하로 에칭되는 처리가 행해지고, 다공질실리콘층 표면기공밀도의 변화율 r은 1/10000이상이고, 바람직하게는 1/100이상이다(도 10B). 다음에, 비다공질단결정층(12)은 다공질단결정실리콘층상에 형성된다(도 10C).
이 경우에, 상기 언급한 예비산화 또는 HF침지는 열처리전에 행해질 수 있다. 또한, 열처리후, 기공차단스텝, 즉 예비주입스텝을 행하기 위해 미소량의 소스가스를 공급하는 것이 바람직하다.
다음에, 접착방법은, 적어도 하나의 비다공질단결정실리콘의 주표면과 제 2기판상에 절연층이 먼저 형성된 다음, 내부에 비다공질단결정층을 위치시키도록 이들을 서로 접착하는 방법으로, SOI기판을 제조하는데 사용되고, 이에 의해 다층구조부재를 형성한다(도 10D). 다음에, 필요한 경우에 따라, 열처리가 접착강도를 향상시키기 위해 행해진 다음, 다공질실리콘의 선택적에칭 등에 의한 제거스텝이 행해져서 (도 10E), 다공질실리콘상의 에피택셜성장층을 제 2기판위로 전사하여 SOI구조를 얻는다.
여기서, 절연층은 비다공질단결정층의 표면을 산화함으로써 형성된 산화막 또는 제 2기판의 표면상에 형성된 산화막이어도 되는 것에 유의해야 한다.
또한, 산화막은 비다공질단결정층표면 및 제 2기판의 표면의 양쪽상에 형성되어도 된다.
또한, 다공질실리콘층상에 형성되는 비다공질단결정층은 비다공질단결정실리콘층 이외에 헤테로에피택셜층이어도 된다.
절연층(14)은, 제 2기판자체가 석영, 석영유리, 플라스틱 등의 광투과성절연재료이면, 생략되어도 된다.
상기와 같이 얻어진 접착강도가 후속하는 스텝을 충분히 견딜 정도로 강하면, 공정은 후속하는 스텝으로 진행한다. 그라인딩 등의 기계적방법 또는 에칭 등의 화학적방법이, 다공질층이 형성된 기판의 이면을 제거하기 위해 행해져서, 다공질층을 노출한다. 대안으로는, 기판의 이면부분은 다공질층내에서 분리되어 다공질층을 노출해도 된다. 분리는, 에지표면으로부터 기판내로 쐐기등을 삽입하거나 또는 물분사와 같은 유체를 스프레이함으로써 기계적으로 행해져도 되고, 또는 초음파나 열적응력을 이용하여 행해져도 된다. 다공질층내에 낮은 기계적강도를 가지는 고다공질의 서브층을 미리 부분적으로 형성함으로써 이 부분의 분리를 용이하게 하는 것이 바람직하다. 예를 들면, 다공질층은 10 내지 30%의 다공률을 가지는 제 1다공질층, 제 1다공질층상에 형성되고 30 내지 70%의 다공률을 가지는 제 2다공질층, 및 제 2다공질층상에 형성된 비다공질단결정층으로 이루어질 수 있다.
(다공성물질의 선택적에칭)
비다공질단결정층(12)상에 남아있는 다공질층은 선택적에칭에 의해 제거된다. 바람직하게는, 선택적에칭제는 HF, H2O2및 H2O의 혼합액체이다. 반응시 생성되는 버블을 제거하기 위해, 에틸알콜, 이소프로필알콜 또는 계면활성제가 혼합액체에 첨가되어도 된다.
본 발명은 다공질층의 구조적변화와 거칠기 및 기공의 불연속을 억제하여, 선택적에칭에서 선택도의 저하를 감소시킨다.
여기서, 다공질실리콘상에 형성된 비다공질단결정실리콘층과 접착되는 제 2기판에 대해서, 비다공질단결정실리콘 또는 그위에 형성된 막의 표면과 밀접하게 접촉할 수 있는 평탄성을 가지는 한, 특정한 제한은 없음에 유의해야 한다. 예를 들면, 실리콘웨이퍼와, 열산화된 실리콘막이 형성된 실리콘웨이퍼와, 석영웨이퍼, 사파이어웨이퍼 등의 투명기판이 사용될 수 있다. 이것이 절연기판에 접착되면, 절연층(14)은 생략해도 된다.
또한, 비다공질단결정실리콘층은 제 2기판에 대한 것과 마찬가지로 접착될 수 있거나, 또는 그렇지 않으면 그 위에 막의 형성이 먼저 행해진 다음, 제 2기판에 접착되어도 된다. 형성되는 막은 실리콘옥사이드 또는 실리콘니트라이드의 막이거나, 또는 SiGe, SiC, 또는 InP, GaAs, InGaAsP 및 GaAsAl 등의 Ⅲ-Ⅴ족 화합물, 또는 Ⅱ-Ⅵ족화합물의 단결정막이어도 되고, 또는 이것의 적층된 것이어도 된다.
접착전에 접착표면을 깨끗하게 린스하는 것이 바람직하다. 린스스텝은 종래의 반도체공정에서 사용되는 것 전이어도 된다. 또한, 접착강도는 접착전에 질소플라즈마 등에 의해 이들을 조사함으로써 향상될 수 있다.
접착 후, 열처리는 접착강도를 향상시키기 위해 행해지는 것이 바람직하다.
(수소어닐링)
다공질실리콘이 제거된 후, 비다공질단결정층(12)은 표면상에 존재한 다공질실리콘의 측벽과 기공사이의 간격을 반영하는 비평탄성을 가진다. 이 표면은 비다공질단결정실리콘 및 다공질실리콘사이의 계면에 대응하고, 양자는 이들이 기공을 가지는지의 여부의 차이만을 가지는 단결정실리콘이다. 표면의 비평탄성은 화학기계적연마(CMP)에 의해 대표되는 연마에 의해 제거될 수 있고, 수소함유환원성분위기에서의 열처리("수소어닐링"이라 칭함)가 행해지면, 비다공질단결정실리콘막의 두께를 감소시킴이 없이 대략 제거될 수 있다. 수소어닐링은 대기압, 고기압, 감소된 압력 또는 약간 감소된 압력에서 행해질 수 있다. 또한, 온도는 800℃로부터 단결정실리콘의 융점까지이고, 바람직하게는 900℃ 내지 1350℃이다.
(붕소농도제어)
한편, 다공질실리콘층상의 에피택셜층의 결정성장은, p-Si을 양극산화하는 경우(-O.01Ω㎝붕소도핑)보다 p+Si다공질을 형성하는 경우(-0.01Ω㎝붕소도핑)에 더욱 양호하나, 에피택셜성장동안 고농도의 붕소가 에피택셜실리콘층내로 자동도핑되거나 고상확산되는 경우가 있다. 에피택셜실리콘층내에 확산되는 붕소는 다공질실리콘이 제거된 후 남아있어, SOI내의 능동층의 불순물농도의 제어에 문제를 야기한다. 이 문제를 해결하기 위해, 사토씨 등은, 낮은 붕소확산속도로 수소내에서 SOI구조완성기판을 어닐링하여 SOI층표면상의 자연산화막을 제거하고, SOI층내의 붕소를 외부로 확산시켜 낮은 붕소농도를 달성하는 방법을, 문헌「N. Sato와 T. Yonehara의 Appl. Phys. Lett 65(1994), p.1924」에서 제안했다. 그러나, 에피택셜실리콘층내로의 붕소의 과잉확산은, 수소어닐링시간의 연장뿐만 아니라 매립산화막내로 붕소의 도입을 야기함으로써, 그 결과 공정비용이 증가하거나, 또는 매립산화막내의 붕소농도의 제어성이 낮아진다. 이 문제를 해결하기 위해, 붕소의 확산을 억제하도록 낮은 온도에서 에피택셜실리콘층을 형성하는 것이 효과적이다. 본 발명에 의하면, 에피택셜실리콘층의 형성을 위한 조건은, 기공의 차단으로부터 독립적으로 설정될 수 있으므로, 적절하게 설정될 수 있다.
(FIPOS법)
또한, 접착법대신에, 에피택셜성장층을 부분적으로 제거한 다음 산화처리에 의해 다공질실리콘을 선택적으로 산화함으로써 SOI구조를 형성하는데 FIPOS법이 사용될 수 있다. 본 발명은 다공질층의 구조적변화와 거칠기 및 기공의 불연속을 억제함으로써, 선택적산화에서 선택도의 저하를 감소시킨다.
(헤테로에피택시)
다공질실리콘층에 관해, 실리콘 대신에, GaAs로 이루어진 비다공질단결정층또는 다른 화합물반도체 또는 SiC, SiGe 등의 Ⅳ족형 재료가 헤테로에피택시성장될 수 있다. 헤테로에피택시에서, 다공질실리콘은 응력완화재료로서 기능함으로써 격자부정합에 기인한 응력을 완화시키고, 또한, 비다공질단결정실리콘층의 결정결함밀도를 감소시킴으로써 헤테로에피틱시성장층의 결함밀도도 또한 감소된다. 본 발명은 다공질층의 구조적변화와 거칠기 및 기공의 불연속을 억제함으로써, 응력완화효과의 저하를 감소시킨다.
(다른 적용)
다공질실리콘은 수집기능을 가지므로, 상기 언급한 바와 같은 SOI구조를 형성하는 대신에, 본 발명에 의해 제조된 비다공질단결정실리콘층내에 MOS트랜지스터와 바이폴라트랜지스터를 직접 형성하는 것에 의한 공정동안, 금속오염물 등에 대해 높은 불순물내성을 가지는 기판을 제조할 수 있다.
본 발명은 종래의 방법에 비해서 열처리온도를 더욱 낮게 할 수 있으므로, 특히 기공의 밀봉전에, 다공질층내의 기공의 합체, 확대 및 불연속을 억제할 수 있으므로, 접착스텝에 후속하는 스텝에서 다공질층의 선택적에칭의 선택도의 저하를 방지한다. 즉, 다공질층의 제거에서 에칭잔류물을 생성함이 없이 비다공질단결정실리콘층의 결정성을 향상시킬 수 있다. 또한, FIPOS법은 다공질층의 선택적인 산화율을 저하시키지 않는다.
이하 본 발명의 특정한 실시예에 대해 설명한다.
(예 1: 950℃, 600Torr. 예비베이킹(2초, 120초), 예비주입, Epi-2㎛)
1) 붕소가 p형 불순물로서 첨가되어, 0.015Ω㎝+/-0.005Ω㎝의 저항률을 가지는 CZ6인치(100)p+실리콘웨이퍼를 형성하였다.
2) 49%HF와 에틸알콜이 2:1의 비율로 혼합된 용액내에, 상기 언급된 실리콘웨이퍼가 양극으로서 배치되고 6인치직경 백금판이 실리콘웨이퍼에 대향하여 음극으로서 배치되었다. 실리콘웨이퍼의 이면은 또 다른 p+실리콘웨이퍼의 표면측과 이들 사이에 동일한 용액을 가지고 대향함으로써, 가장 먼 웨이퍼가 6인치직경 백금판에 대면하도록 했다. 웨이퍼간의 각 용액은 서로 분리되어, 이들 사이의 전기전도를 방지하였다. 상기 언급한 실리콘웨이퍼와 백금판 사이에는 12분동안 10㎃/㎠의 전류밀도로 전류가 흘러 실리콘웨이퍼를 양극산화함으로써, 각 표면상에 12㎛두께의 다공질실리콘층을 형성하였다.
3) 이어서, 다공질실리콘층이 상기와 같이 형성된 각 웨이퍼는 1시간동안 산소분위기에서 400℃로 산화가 행해졌다. 이 산화처리는 약 50Å이하의 두께의 산화막만을 형성하므로, 실리콘옥사이드막은 다공질실리콘표면과 기공측벽상에만 형성되어 웨이퍼의 내부에 단결정실리콘영역을 남겨놓았다.
4) 상기 언급한 웨이퍼는 1.25%로 희석된 HF수용액에 30초동안 침지된 다음, 10분동안 흐르는 순수로 린스하여, 다공질층표면상에 형성된 극도로 얇은 실리콘옥사이드막을 제거하였다.
5) 상기 언급된 웨이퍼는, 웨이퍼캐리어상에 놓인 바와 같이, 웨이퍼캐리어상에 웨이퍼를 설정하는 로드록챔버, 웨이퍼이송로봇을 가지는 이송챔버 및 처리챔버가 연결된 병풍타입에피택셜CVD성장장치의 로드록챔버내에 설정되었다. 로드록챔버는 대기압으로부터 1Torr이하로 건조펌프에 의해 배기되고 N2가스가 내부에 도입되어 80Torr의 압력으로 하였다. 이송챔버는 미리 N2가스의 도입에 의해 80Torr로 유지된다. 처리챔버내에는 웨이퍼를 유지하기 위해 CVD-SiC로 피복된 카본으로 이루어진 서셉터를 놓았다. 서셉터는 IR램프에 의해 미리 약 750℃로 가열되었다. 가열된 팔라듐합금을 사용한 수소정제기는 약 10m길이의 내부가 연마된 스테인리스스틸파이프를 통하여 처리챔버로 정제된 수소가스를 공급하였다.
웨이퍼는 이송로봇에 의해 로드록챔버로부터 이송챔버를 거쳐 처리챔버로 운반되어 서셉터상에 놓였다.
6) 처리챔버를 600Torr의 압력에 설정한 후, 서셉터상에 이송된 웨이퍼는 IR램프에 의해 100℃/min의 율로 950℃까지 가열되었고, 이 온도에서 2초간 유지한 다음 750℃로 냉각되고 다시 이송로봇에 의해 이송챔버를 거쳐 로드록챔버로 인출되었다. 또 다른 웨이퍼는 950℃에서 120초간 유지되었고, 나머지는 상기 설명한 바와 동일한 처리를 해한 다음 로드록챔버로 복귀시켰다.
7) 로드록챔버는 대기로 개방되었고 웨이퍼는 인출되었다. 다공질층표면은, 2초간 처리된 웨이퍼는 6.8×1010/㎠의 다공질층의 표면기공밀도를 가지고, 120초간 처리된 웨이퍼는 3.0×109/㎠의 다공질표면기공밀도를 가짐을 나타내는 것이 HR-SEM에 의해 관찰되었다. 시료가 에피택셜성장장치내에 놓이기 전에 9.8×1010/㎠의 기공밀도를 가졌으므로, 변화율 r은 각각 7/10과 3/100이었다. 즉, 이들은조건 2를 만족시켰다.
8) 또한, 미리 형성된 SOI기판은 HF용액내에 침지된 다음, 물로 세정되고 건조되었고, 광간섭형 막두께 측정기에 의해 SOI층의 막두께에 대해 측정되었고, 상기 처리5)와 6)이 행해졌고, 로드록챔버로부터 인출되었다. SOI층의 두께는 다시 측정되어 두 시료에서 막두께가 1㎚미만만큼만 감소된 것이 발견되었다. 즉, 이들은 조건 1을 만족시켰다.
9) 상기 처리4)가 행해진 웨이퍼는 상기 5)에 언급된 방법으로 에피택셜성장장치의 처리챔버로 이송되었다.
10) 처리챔버의 압력을 600Torr로 설정한 후, 서셉터상에 이송된 웨이퍼는 IR램프에 의해 100℃/min의 율로 가열되었고, 2초간 950℃로 유지되는 열처리(예비베이킹처리)를 행한 다음, SiH4가 28ppm의 농도를 형성하도록 수소캐리어가스에 첨가됨으로써, 200초간 웨이퍼를 처리하고, SiH4의 첨가가 정지되었다. 다음에 압력은 80Torr로, 온도는 900℃로 감소되었고, SiH2Cl2가 0.5㏖%농도를 형성하도록 첨가됨으로써 2㎛두께의 비다공질단결정실리콘막을 형성하였다. 다음에 온도는 수소분위기내에서 750℃로 감소되었고, 웨이퍼는 다시 이송로봇에 의해 이송챔버를 거쳐 로드록챔버로 인출되었다. 다른 웨이퍼는 120초동안 수소분위기내에서 950℃로 예비베이킹처리되었고, 나머지는 상기 설명한 바와 동일한 처리가 행해졌고, 로드록챔버로 복귀되었다. 여기서, SiH4가 28ppm의 농도를 형성하기 위해 첨가되면,성장률은 3.3㎚/min이었음에 유의해야 한다. 또한, 1㏖%=104ppm임에 유의해야 한다.
11) 상기 처리 10)이 완료된 웨이퍼는 비다공질단결정실리콘층내에 도입된 결정결함을 드러내기 위해 결함노출용 에칭을 행한 다음 노마르스키 차분간섭현미경에 의해 관찰되었다. 상기와 같이 관찰된 결함은 99%이상의 적층결함퍼센트를 가졌다. 적층결함밀도는 2초간의 예비베이킹에 대해 84/㎠이었고, 120초간의 예비베이킹에 대해 260/㎠이어서, 따라서 1100℃에서 120초예비베이킹처리에 대한 1.5×104/㎠에 비해서 현저하게 감소되었다. 보다 낮은 결함밀도의 경우에, 특히 950℃에서 2초간의 예비베이킹에서는, 100/㎠미만의 적층결함밀도가 얻어졌다.
(예 2: 950℃, 600Torr, 예비베이킹(2초), 예비주입, Epi-0.32㎛)
1) 0.015Ω㎝+/-0.01Ω㎝의 저항률을 제공하도록 p형 불순물로서 붕소를 첨가함으로써 얻어진 CZ8인치(100)p+실리콘웨이퍼를 형성하였다.
2) 49%HF와 에틸알콜이 2:1의 비율로 혼합된 용액내에, 상기 언급된 웨이퍼가 양극으로서 배치되고 6인치직경 백금판이 웨이퍼에 대향하여 음극으로서 배치되었다. 실리콘웨이퍼의 이면은 또 다른 p+실리콘웨이퍼의 면과 이들 사이에 동일한 용액을 가지고 대향함으로써, 가장 먼 웨이퍼가 6인치직경 백금판에 대면하도록 했다. 웨이퍼간의 각 용액은 서로 전기가 전도되지 않도록 분리되었다. 실리콘웨이퍼와 백금판 사이에는 12분동안 10㎃/㎠의 전류밀도를 가지는 전류가 흘러 실리콘웨이퍼를 양극산화함으로써, 표면상에 12㎛두께의 다공질실리콘층을 각각 가지는 복수의 웨이퍼를 형성하였다.
3) 이어서, 다공질실리콘층이 형성된 각 웨이퍼는 1시간동안 산소분위기에서 400℃로 산화가 행해졌다. 이 산화처리는 약 50Å이하의 두께의 산화막만을 형성하므로, 실리콘옥사이드막은 다공질실리콘표면과 기공측벽상에만 형성되어 웨이퍼의 내부에 단결정실리콘영역을 남겨놓았다.
4) 상기 언급한 웨이퍼는 1.25%로 희석된 HF수용액에 30초동안 침지된 다음, 10분동안 흐르는 순수로 린스하여, 다공질층표면상에 형성된 극도로 얇은 실리콘옥사이드막을 제거하였다.
5) 상기 언급된 웨이퍼는 웨이퍼캐리어상에 놓여서, 웨이퍼캐리어상에 웨이퍼를 설정하는 로드록챔버, 웨이퍼이송로봇을 가지는 이송챔버 및 처리챔버가 연결된 에피택셜CVD성장장치의 로드록챔버내에 설정되었다. 로드록챔버는 대기압으로부터 1Torr이하로 건조펌프에 의해 배기되고 N2가스가 내부에 도입되어 80Torr의 압력으로 증가되었다. 이송챔버는 미리 N2가스의 도입에 의해 80Torr로 유지되었다. 처리챔버내에는 웨이퍼를 유지하기 위해 CVD-SiC로 피복된 카본으로 이루어진 서셉터를 놓았다. 서셉터는 IR램프에 의해 미리 약 750℃로 가열되었다. 가열된 팔라듐합금을 사용한 수소정제기로부터 처리챔버로 약 10m길이의 내부가 연마된 스테인리스스틸파이프를 통하여 정제된 수소가스가 공급되었다.
웨이퍼는 이송로봇에 의해 로드록챔버로부터 이송챔버를 거쳐 처리챔버로 운반되어 서셉터상에 놓였다.
6) 서셉터상에 상기와 같이 이송된 웨이퍼는 IR램프에 의해 100℃/min의 율로 가열되어, 950℃에서 예비베이킹을 위해 2초간 유지되었다. 이때의 조건은, 에칭두께는 1㎚미만이었고 표면기공밀도의 변화율 r은 7/10이었고, 양쪽모두 본 발명에 정의된 조건 1과 2를 만족시켰다.
다음에, SiH2Cl2를 수소캐리어가스에 28ppm의 농도를 형성하도록 첨가하여 200초동안 (2.6㎚/min의 성장률로)처리를 행한 다음, 온도는 900℃로 감소되었고, 다음에 SiH2Cl2가 0.5㏖%의 농도를 형성하도록 첨가되어 0.32㎛두께의 비다공질단결정실리콘층을 형성한 다음, 온도는 수소분위기에서 750℃로 감소되었고, 웨이퍼는 이송로봇에 의해 이송챔버를 거쳐 로드록챔버로 다시 인출되었다. 상기와 같이 형성된 비다공질단결정실리콘층은 평균두께가 0.32㎛이고, 최대값-최소값=8㎚이다.
7) 비다공질단결정실리콘층이 에피택셜성장된 각 웨이퍼는 수직형 노내에 설정되고, 산소와 수소의 연소에 의해 형성된 증기와 남아있는 산소의 혼합가스내에서 1000℃로 열처리가 행해져서, 비다공질단결정실리콘의 표면을 산화함으로써 208㎚의 두께를 가지는 실리콘산화막을 형성하였다.
8) 상기 언급된 웨이퍼와 제 2실리콘웨이퍼의 각각은 실리콘반도체공정의 클리닝라인에서 클리닝된 다음, 서로 대면하는 이들의 제 1의 주표면에 의해 서서히 서로 중첩되고 이들을 집적시키기 위해 가운데에서 가압되었다.
9) 이어서, 상기와 같이 집적된 웨이퍼는 수직형 노내에 설정되어 1시간동안산소분위기내에서 1100℃로 열처리가 행해졌다.
10) 다공질실리콘이 형성된 각각의 웨이퍼의 이면은 그라인더에 의해 그라운드되어 전체의 웨이퍼표면상에 다공질실리콘을 노출하였다.
11) 상기와 같이 노출된 다공질실리콘층은 HF와 과산화수소수용액의 혼합용액내에 침지되어 약 2시간동안 다공질실리콘의 전부를 제거하였고, 비다공질단결정실리콘층과 열산화된 실리콘막에 기인한 간섭색이 전체의 웨이퍼표면상에 나타났다.
12) 상기 처리 11)이 완료된 웨이퍼는 실리콘반도체디바이스공정에서 일반적으로 사용되는 클리닝라인내에서 클리닝되고, 수직형 수소어닐링노내에 설정되어, 4시간동안 1100℃로 100%수소분위기내에서 열처리가 행해졌다. 사용되는 수소가스는, 약 7m길이의 내부가 연마된 스테인리스스틸파이프를 통하여 장치에 연결된, 팔라듐합금을 사용한 시판의 수소정제기에 의해 정제되었다.
13) 따라서, SOI구조웨이퍼는, 200㎚두께의 실리콘옥사이드층과 200㎚두께의 단결정실리콘층이 제 2실리콘웨이퍼상에 적층되어 형성되었다.
단결정실리콘층은 201㎚의 평균두께와 최대값-최소값=8㎚를 가졌다.
14) 상기 처리 13)이 완료된 웨이퍼는 130㎚의 두께까지 단결정실리콘층을 제거하기 위해 결함노출에칭이 행해진 다음, 3분동안 49%의 HF용액내에 침지되었다. 그 결과, 매립산화막은 결함노출에칭에 의해 에칭된 단결정실리콘층내에 남아있는 결정결함의 부분을 통하여 HF에 의해 에칭되어, 노마르스키차분간섭현미경에 의해 결함밀도가 용이하게 결정될 수 있었다. 상기와 같이 관찰된 결함밀도는 64/㎠이었다. 비다공질단결정실리콘층내에 도입된 적층결함은 수소어닐링에 의해 감소된 것이 발견되었다. 따라서, 균일한 막두게가 100/㎠미만의 결함밀도를 가지는 박막SOI층이 얻어졌다.
(예 3: 950℃, 600Torr, 예비베이킹(2초, 120초), 예비주입없음, Epi-2㎛)
1) 붕소가 p형 불순물로서 첨가되어, 0.015Ω㎝+/-0.005Ω㎝의 저항률을 가지는 CZ6인치(100)p+실리콘웨이퍼를 형성하였다.
2) 49%HF와 에틸알콜이 2:1의 비율로 혼합된 용액내에, 상기 언급된 실리콘웨이퍼가 양극으로서 배치되고 6인치직경 백금판이 실리콘웨이퍼에 대향하여 음극으로서 배치되었다. 실리콘웨이퍼의 이면은 또 다른 p+실리콘웨이퍼의 표면측과 이들 사이에 동일한 용액을 가지고 대향함으로써, 가장 먼 웨이퍼가 6인치직경 백금판에 대면하도록 했다. 웨이퍼간의 각 용액은 서로 분리되어, 이들 사이의 전기전도를 방지하였다. 상기 언급한 실리콘웨이퍼와 백금판 사이에는 12분동안 10㎃/㎠의 전류밀도로 전류가 흘러 실리콘웨이퍼를 양극산화함으로써, 각 표면상에 12㎛두께의 다공질실리콘층을 형성하였다.
3) 이어서, 다공질실리콘층이 상기와 같이 형성된 각 웨이퍼는 1시간동안 산소분위기에서 400℃로 산화가 행해졌다. 이 산화처리는 약 50Å이하의 두께의 산화막만을 형성하므로, 실리콘옥사이드막은 다공질실리콘표면과 기공측벽상에만 형성되어 웨이퍼의 내부에 단결정실리콘영역을 남겨놓았다.
4) 상기 언급한 웨이퍼는 1.25%로 희석된 HF수용액에 30초동안 침지된 다음,10분동안 흐르는 순수로 린스하여, 다공질층표면상에 형성된 극도로 얇은 실리콘옥사이드막을 제거하였다.
5) 상기 언급된 웨이퍼는, 웨이퍼캐리어상에 놓인 바와 같이, 웨이퍼캐리어상에 웨이퍼를 설정하는 로드록챔버, 웨이퍼이송로봇을 가지는 이송챔버 및 처리챔버가 연결된 에피택셜CVD성장장치의 로드록챔버내에 설정되었다. 로드록챔버는 대기압으로부터 1Torr이하로 건조펌프에 의해 배기되고 N2가스가 내부에 도입되어 80Torr의 압력으로 하였다. 이송챔버는 미리 N2가스의 도입에 의해 80Torr로 유지된다. 처리챔버내에는 웨이퍼를 유지하기 위해 CVD-SiC로 피복된 카본으로 이루어진 서셉터를 놓았다. 서셉터는 IR램프에 의해 미리 약 750℃로 가열되었다. 가열된 팔라듐합금을 사용한 수소정제기는 약 10m길이의 내부가 연마된 스테인리스스틸파이프를 통하여 처리챔버로 정제된 수소가스를 공급하였다.
웨이퍼는 이송로봇에 의해 로드록챔버로부터 이송챔버를 거쳐 처리챔버로 운반되어 서셉터상에 놓였다.
6) 처리챔버를 600Torr의 압력에 설정한 후, 서셉터상에 이송된 웨이퍼는 IR램프에 의해 100℃/min의 율로 950℃까지 가열되었고, 이 온도에서 2초간 유지한 다음 750℃로 냉각되고 다시 이송로봇에 의해 이송챔버를 거쳐 로드록챔버로 인출되었다. 또 다른 웨이퍼는 950℃에서 120초간 유지되었고, 나머지는 상기 설명한 바와 동일한 처리를 행한 다음 로드록챔버로 복귀시켰다.
7) 로드록챔버는 대기로 개방되었고 웨이퍼는 인출되었다. 다공질층표면은, 2초간 처리된 웨이퍼는 6.8×1010/㎠의 다공질층의 표면기공밀도를 가지고, 120초간 처리된 웨이퍼는 3.0×109/㎠의 다공질표면기공밀도를 가짐을 나타내는 것이, HR-SEM에 의해 관찰되었다. 시료가 에피택셜성장장치내에 놓이기 전에 9.8×1010/㎠의 기공밀도를 가졌으므로, 변화율 r은 각각 약 7/10과 약 3/100이었다. 즉, 이들은 조건 2를 만족시켰다.
8) 또한, 미리 형성된 SOI기판은 HF용액내에 침지된 다음, 물로 세정되고 건조되었고, 광간섭형 막두께 측정기에 의해 SOI층의 막두께에 대해 측정되었고, 상기 처리5)와 6)이 행해졌고, 로드록챔버로부터 인출되었다. SOI층의 두께는 다시 측정되어 두 시료에서 막두께가 1㎚미만만큼만 감소된 것이 발견되었다. 즉, 이들은 조건 1을 만족시켰다.
9) 상기 처리4)가 행해진 웨이퍼는 상기 5)에 언급된 방법으로 에피택셜성장장치의 처리챔버로 이송되었다.
10) 처리챔버의 압력을 600Torr로 설정한 후, 서셉터상에 이송된 웨이퍼는 IR램프에 의해 100℃/min의 율로 가열되었고, 2초간 950℃로 유지되는 열처리(예비베이킹처리)를 행하였다. 다음에 압력은 80Torr로, 온도는 900℃로 감소되었고, SiH2Cl2가 0.5㏖%농도를 형성하도록 첨가됨으로써 2㎛두께의 비다공질단결정실리콘막을 형성하였다. 다음에 온도는 수소분위기내에서 750℃로 감소되었고, 웨이퍼는 다시 이송로봇에 의해 이송챔버를 거쳐 로드록챔버로 인출되었다. 다른 웨이퍼는 120초동안 수소분위기내에서 950℃로 예비베이킹처리되었고, 나머지는 상기 설명한 바와 동일한 처리가 행해졌고, 로드록챔버로 복귀되었다.
11) 상기 처리 10)이 완료된 웨이퍼는 비다공질단결정실리콘층내에 도입된 결정결함을 드러내기 위해 결함노출용 에칭을 행한 다음 노마르스키 차분간섭현미경에 의해 관찰되었다. 상기와 같이 관찰된 결함은 99%이상의 적층결함퍼센트를 가졌다. 적층결함밀도는 2초간의 예비베이킹에 대해 170/㎠이었고, 120초간의 예비베이킹에 대해 2.6×103/㎠이어서, 따라서 1100℃에서 120초예비베이킹처리에 대한 1.5×104/㎠에 비해서 현저하게 감소되었다.
(예 4: 900℃, 450Torr, 예비베이킹(2초, 120초), 예비주입, Epi-2㎛)
1) 붕소가 p형 불순물로서 첨가되어, 0.015Ω㎝+/-0.005Ω㎝의 저항률을 가지는 CZ6인치(100)p+실리콘웨이퍼를 형성하였다.
2) 49%HF와 에틸알콜이 2:1의 비율로 혼합된 용액내에, 상기 언급된 실리콘웨이퍼가 양극으로서 배치되고 6인치직경 백금판이 실리콘웨이퍼에 대향하여 음극으로서 배치되었다. 실리콘웨이퍼의 이면은 또 다른 p+실리콘웨이퍼의 표면측과 이들 사이에 동일한 용액을 가지고 대향함으로써, 가장 먼 웨이퍼가 6인치직경 백금판에 대면하도록 했다. 웨이퍼간의 각 용액은 서로 분리되어, 이들 사이의 전기전도를 방지하였다. 상기 언급한 실리콘웨이퍼와 백금판 사이에는 12분동안 10㎃/㎠의 전류밀도로 전류가 흘러 실리콘웨이퍼를 양극산화함으로써, 각 표면상에 12㎛두께의 다공질실리콘층을 형성하였다.
3) 이어서, 다공질실리콘층이 상기와 같이 형성된 각 웨이퍼는 1시간동안 산소분위기에서 400℃로 산화가 행해졌다. 이 산화처리는 약 50Å이하의 두께의 산화막만을 형성하므로, 실리콘옥사이드막은 다공질실리콘표면과 기공측벽상에만 형성되어 웨이퍼의 내부에 단결정실리콘영역을 남겨놓았다.
4) 상기 언급한 웨이퍼는 1.25%로 희석된 HF수용액에 30초동안 침지된 다음, 10분동안 흐르는 순수로 린스하여, 다공질층표면상에 형성된 극도로 얇은 실리콘옥사이드막을 제거하였다.
5) 상기 언급된 웨이퍼는, 웨이퍼캐리어상에 놓인 바와 같이, 웨이퍼캐리어상에 웨이퍼를 설정하는 로드록챔버, 웨이퍼이송로봇을 가지는 이송챔버 및 처리챔버가 연결된 에피택셜CVD성장장치의 로드록챔버내에 설정되었다. 로드록챔버는 대기압으로부터 1Torr이하로 건조펌프에 의해 배기되고 N2가스가 내부에 도입되어 80Torr의 압력으로 하였다. 이송챔버는 미리 N2가스의 도입에 의해 80Torr로 유지된다. 처리챔버내에는 웨이퍼를 유지하기 위해 CVD-SiC로 피복된 카본으로 이루어진 서셉터를 놓았다. 서셉터는 IR램프에 의해 미리 약 750℃로 가열되었다. 가열된 팔라듐합금을 사용한 수소정제기는 약 10m길이의 내부가 연마된 스테인리스스틸파이프를 통하여 처리챔버로 정제된 수소가스를 공급하였다.
웨이퍼는 이송로봇에 의해 로드록챔버로부터 이송챔버를 거쳐 처리챔버로 운반되어 서셉터상에 놓였다.
6) 처리챔버를 450Torr의 압력에 설정한 후, 서셉터상에 이송된 웨이퍼는 IR램프에 의해 100℃/min의 율로 900℃까지 가열되었고, 이 온도에서 2초간 유지한 다음 750℃로 냉각되고 다시 이송로봇에 의해 이송챔버를 거쳐 로드록챔버로 인출되었다. 또 다른 웨이퍼는 900℃에서 120초간 유지되었고, 나머지는 상기 설명한 바와 동일한 처리를 해한 다음 로드록챔버로 복귀시켰다.
7) 로드록챔버는 대기로 개방되었고 웨이퍼는 인출되었다. 다공질층표면은, 2초간 처리된 웨이퍼는 7.8×1010/㎠의 다공질층의 표면기공밀도를 가지고, 120초간 처리된 웨이퍼는 3.0×1010/㎠의 다공질표면기공밀도를 가짐을 나타내는 것이, HR-SEM에 의해 관찰되었다. 시료가 에피택셜성장장치내에 놓이기 전에 9.8×1010/㎠의 기공밀도를 가졌으므로, 변화율 r은 각각 8/10과 3/100이었다. 즉, 이들은 조건 2를 만족시켰다.
8) 또한, 미리 형성된 SOI기판은 HF용액내에 침지된 다음, 물로 세정되고 건조되었고, 광간섭형 막두께 측정기에 의해 SOI층의 막두께에 대해 측정되었고, 상기 처리5)와 6)이 행해졌고, 로드록챔버로부터 인출되었다. SOI층의 두께는 다시 측정되어 두 시료에서 막두께가 1㎚미만만큼만 감소된 것이 발견되었다. 즉, 이들은 조건 1을 만족시켰다.
9) 상기 처리4)가 행해진 웨이퍼는 상기 5)에 언급된 방법으로 에피택셜성장장치의 처리챔버로 이송되었다.
10) 처리챔버의 압력을 450Torr로 설정한 후, 서셉터상에 이송된 웨이퍼는 IR램프에 의해 100℃/min의 율로 가열되었고, 2초간 900℃로 유지되는 열처리(예비베이킹처리)를 행한 다음, SiH4가 28ppm의 농도를 형성하도록 수소캐리어가스에 첨가됨으로써, 200초간 웨이퍼를 처리하고, SiH4의 첨가가 정지되었다. 다음에 압력은 80Torr로, 온도는 900℃로 감소되었고, SiH2Cl2가 0.7㏖%농도를 형성하도록 첨가됨으로써 2㎛두께의 비다공질단결정실리콘막을 형성하였다. 다음에 온도는 수소분위기내에서 750℃로 감소되었고, 웨이퍼는 다시 이송로봇에 의해 이송챔버를 거쳐 로드록챔버로 인출되었다. 다른 웨이퍼는 120초동안 수소분위기내에서 900℃로 예비베이킹처리되었고, 나머지는 상기 설명한 바와 동일한 처리가 행해졌고, 로드록챔버로 복귀되었다.
11) 상기 처리 10)이 완료된 웨이퍼는 비다공질단결정실리콘층내에 도입된 결정결함을 드러내기 위해 결함노출용 에칭을 행한 다음 노마르스키차분간섭현미경에 의해 관찰되었다. 상기와 같이 관찰된 결함은 99%이상의 적층결함퍼센트를 가졌다. 적층결함밀도는 2초간의 예비베이킹에 대해 490/㎠이었고, 120초간의 예비베이킹에 대해 350/㎠이어서, 따라서 1100℃에서 120초예비베이킹처리에 대한 1.5×104/㎠에 비해서 현저하게 감소되어, 1000/㎠미만의 결함밀도가 달성되었다
(예 5: 870℃, 80Torr. 예비베이킹(5초, 60초), 예비주입, Epi-2㎛)
1) 붕소가 p형 불순물로서 첨가되어, 0.015Ω㎝+/-0.005Ω㎝의 저항률을 가지는 CZ6인치(100)p+실리콘웨이퍼를 형성하였다.
2) 49%HF와 에틸알콜이 2.1:1의 비율로 혼합된 용액내에, 상기 언급된 실리콘웨이퍼가 양극으로서 배치되고 6인치직경 백금판이 실리콘웨이퍼에 대향하여 음극으로서 배치되었다. 실리콘웨이퍼의 이면은 또 다른 p+실리콘웨이퍼의 표면측과 이들 사이에 동일한 용액을 가지고 대향함으로써, 가장 먼 웨이퍼가 6인치직경 백금판에 대면하도록 했다. 웨이퍼간의 각 용액은 서로 분리되어, 이들 사이의 전기전도를 방지하였다. 상기 언급한 실리콘웨이퍼와 백금판 사이에는 12분동안 10㎃/㎠의 전류밀도로 전류가 흘러 실리콘웨이퍼를 양극산화함으로써, 각 표면상에 12㎛두께의 다공질실리콘층을 형성하였다.
3) 이어서, 다공질실리콘층이 상기와 같이 형성된 각 웨이퍼는 1시간동안 산소분위기에서 400℃로 산화가 행해졌다. 이 산화처리는 약 50Å이하의 두께의 산화막만을 형성하므로, 실리콘옥사이드막은 다공질실리콘표면과 기공측벽상에만 형성되어 웨이퍼의 내부에 단결정실리콘영역을 남겨놓았다.
4) 상기 언급한 웨이퍼는 1.3%로 희석된 HF수용액에 30초동안 침지된 다음, 10분동안 흐르는 순수로 린스하여, 다공질층표면상에 형성된 극도로 얇은 실리콘옥사이드막을 제거하였다.
5) 상기 언급된 웨이퍼는, 웨이퍼캐리어상에 놓인 바와 같이, 웨이퍼캐리어상에 웨이퍼를 설정하는 로드록챔버, 웨이퍼이송로봇을 가지는 이송챔버 및 처리챔버가 연결된 에피택셜CVD성장장치의 로드록챔버내에 설정되었다. 로드록챔버는 대기압으로부터 1Torr이하로 건조펌프에 의해 배기되고 N2가스가 내부에 도입되어80Torr의 압력으로 하였다. 이송챔버는 미리 N2가스의 도입에 의해 80Torr로 유지된다. 처리챔버내에는 웨이퍼를 유지하기 위해 CVD-SiC로 피복된 카본으로 이루어진 서셉터를 놓았다. 서셉터는 IR램프에 의해 미리 약 750℃로 가열되었다. 가열된 팔라듐합금을 사용한 수소정제기는 약 10m길이의 내부가 연마된 스테인리스스틸파이프를 통하여 처리챔버로 정제된 수소가스를 공급하였다.
웨이퍼는 이송로봇에 의해 로드록챔버로부터 이송챔버를 거쳐 처리챔버로 운반되어 서셉터상에 놓였다.
6) 처리챔버를 80Torr의 압력에 설정한 후, 서셉터상에 이송된 웨이퍼는 IR램프에 의해 100℃/min의 율로 870℃까지 가열되었고, 이 온도에서 5초간 유지한 다음 750℃로 냉각되고 다시 이송로봇에 의해 이송챔버를 거쳐 로드록챔버로 인출되었다. 또 다른 웨이퍼는 870℃에서 60초간 유지되었고, 나머지는 상기 설명한 바와 동일한 처리를 행한 다음 로드록챔버로 복귀시켰다.
7) 로드록챔버는 대기로 개방되었고 웨이퍼는 인출되었다. 다공질층표면은, 5초간 처리된 웨이퍼는 4.1×1010/㎠의 다공질층의 표면기공밀도를 가지고, 60초간 처리된 웨이퍼는 1.1×1010/㎠의 다공질표면기공밀도를 가짐을 나타내는 것이, HR-SEM에 의해 관찰되었다. 시료가 에피택셜성장장치내에 놓이기 전에 9.8×1010/㎠의 기공밀도를 가졌으므로, 변화율 r은 각각 4/10와 1.1/10이었다. 즉, 이들은 조건 2를 만족시켰다.
8) 또한, 미리 형성된 SOI기판은 HF용액내에 침지된 다음, 물로 세정되고 건조되었고, 광간섭형 막두께 측정기에 의해 SOI층의 막두께에 대해 측정되었고, 상기 처리5)와 6)이 행해졌고, 로드록챔버로부터 인출되었다. SOI층의 두께는 다시 측정되어 두 시료에서 막두께가 1㎚미만만큼만 감소된 것이 발견되었다. 즉, 이들은 조건 1을 만족시켰다.
9) 상기 처리4)가 행해진 웨이퍼는 상기 5)에 언급된 방법으로 에피택셜성장장치의 처리챔버로 이송되었다.
10) 처리챔버의 압력을 80Torr로 설정한 후, 서셉터상에 이송된 웨이퍼는 IR램프에 의해 100℃/min의 율로 가열되었고, 2초간 900℃로 유지되는 열처리(예비베이킹처리)를 행한 다음, SiH4가 35ppm의 농도를 형성하도록 수소캐리어가스에 첨가됨으로써, 150초간 웨이퍼를 처리하고, SiH4의 첨가가 정지되었다. 다음에 SiH2Cl2가 1㏖%농도를 형성하도록 첨가됨으로써 2㎛두께의 비다공질단결정실리콘막을 형성하였다. 다음에 온도는 수소분위기내에서 750℃로 감소되었고, 웨이퍼는 다시 이송로봇에 의해 이송챔버를 거쳐 로드록챔버로 인출되었다. 다른 웨이퍼는 60초동안 예비베이킹처리되었고, 나머지는 상기 설명한 바와 동일한 처리가 행해졌고, 로드록챔버로 복귀되었다. 여기서, SiH4가 35ppm의 농도를 형성하기 위해 첨가되면, 성장률은 4.3㎚/min이었음에 유의해야 한다.
11) 상기 처리 10)이 완료된 웨이퍼는 비다공질단결정실리콘층내에 도입된 결정결함을 드러내기 위해 결함노출용 에칭을 행한 다음 노마르스키 차분간섭현미경에 의해 관찰되었다. 상기와 같이 관찰된 결함은 99%이상의 적층결함퍼센트를 가졌다. 적층결함밀도는 5초간의 예비베이킹에 대해 350/㎠이었고, 60초간의 예비베이킹에 대해 630/㎠이어서, 따라서 1100℃에서 120초예비베이킹처리에 대한 1.5×104/㎠에 비해서 현저하게 감소되어, 1000/㎠미만의 결함밀도가 달성되었다.
(예 6: 950℃, 80Torr. 예비베이킹(2초), 예비주입, Epi-0.32㎛, 재생-ELTRAN)
1) 0.015Ω㎝+/-0.01Ω㎝의 저항률을 제공하도록 p형 불순물로서 붕소를 첨가함으로써 얻어진 CZ8인치(100)p+실리콘웨이퍼를 형성하였다.
2) 제 1단결정실리콘기판의 표면층은 HF용액내에서 양극산화되었다. 제 1양극산화조건은 이하와 같다.
전류밀도 : 7㎃/㎠
양극산화용액: HF:H2O:C2H5OH=1:1:1
시간: t(분)
다공질실리콘층의 두께: x(㎛)
다른 조건은 이하와 같다.
전류밀도 : 50㎃/㎠
양극산화용액: HF:H2O:C2H5OH=1:1:1
시간: 10(초)
다공질실리콘층의 두께: ∼0.2㎛
제 1양극산화시간t는 5분으로, 제 1저다공률다공질층두께 x는 5㎛로 변화되었다.
이 양극산화에 의해, 50㎃/㎠의 전류밀도에 기인한 다공질실리콘층의 다공률은 증가되고, 이에 의해 구조적으로 취약한 고다공성 박막을 형성한다.
3) 이어서, 다공질실리콘층이 형성된 각 웨이퍼는 1시간동안 산소분위기에서 400℃로 산화가 행해졌다. 이 산화처리는 약 50Å이하의 두께의 산화막만을 형성하므로, 실리콘옥사이드막은 다공질실리콘표면과 기공측벽상에만 형성되어, 웨이퍼의 내부에 단결정실리콘영역을 남겨 놓았다.
4) 상기 언급한 웨이퍼는 1.25%로 희석된 HF수용액에 30초동안 침지된 다음, 10분동안 흐르는 순수로 린스하여, 다공질층표면상에 형성된 극도로 얇은 실리콘옥사이드막을 제거하였다.
5) 상기 언급된 웨이퍼는 웨이퍼캐리어상에 놓여서, 웨이퍼캐리어상에 웨이퍼를 설정하는 로드록챔버, 웨이퍼이송로봇을 가지는 이송챔버 및 처리챔버가 연결된 에피택셜CVD성장장치의 로드록챔버내에 설정되었다. 로드록챔버는 대기압으로부터 1Torr이하로 건조펌프에 의해 배기되고, N2가스가 내부에 도입되어 80Torr의 압력으로 증가되었다. 이송챔버는 미리 N2가스의 도입에 의해 80Torr로 유지되었다. 처리챔버내에는 웨이퍼를 유지하기 위해 CVD-SiC로 피복된 카본으로 이루어진 서셉터를 놓았다. 서셉터는 IR램프에 의해 미리 약 750℃로 가열되었다. 가열된 팔라듐합금을 사용한 수소정제기로부터 처리챔버로 약 10m길이의 내부가 연마된 스테인리스스틸파이프를 통하여 정제된 수소가스가 공급되었다.
웨이퍼는 이송로봇에 의해 로드록챔버로부터 이송챔버를 거쳐 처리챔버로 운반되어 서셉터상에 놓였다.
6) 상기와 같이 서셉터상에 이송된 웨이퍼는 IR램프에 의해 100℃의 율로 가열되어 2초동안 예비베이킹을 위해 950℃에 유지되었다. 다음에, SiH4이 28ppm의 농도를 형성하도록 수소캐리어가스에 첨가됨으로써, 200초동안 웨이퍼를 처리하고 SiH4의 첨가가 정지되었다. 다음에, 온도는 900℃로 낮아졌고, SiH2Cl2가 0.5㏖%의 농도를 형성하도록 첨가됨으로써, 0.32㎛의 두께로 비다공질단결정실리콘막을 형성하였다. 다음에, 온도는 수소분위기내에서 750℃로 낮아졌고, 웨이퍼는 다시 이송로봇에 의해 이송챔버를 거쳐 로드록챔버로 인출되었다. 상기와 같이 형성된 비다공질단결정실리콘층은 0.32㎛의 평균두께와 최대값-최소값=8㎚를 가진다. 상기 언급한 950℃에서 2초의 열처리후, 표면기공밀도는 7.5×1010(열처리전: 9.5×1010)/㎠이었고, 이는 본 발명에서 정의된 조건 2를 만족한다.
7) 비다공질단결정실리콘층이 에피택셜성장된 각 웨이퍼는 수직형 노내에 설정되고, 산소와 수소의 연소에 의해 형성된 증기와 남아있는 산소의 혼합가스내에서 1000℃로 열처리가 행해져서, 비다공질단결정실리콘의 표면을 산화함으로써 208㎚의 두께를 가지는 실리콘산화막을 형성하였다.
8) 상기 언급된 웨이퍼와 제 2실리콘웨이퍼의 각각은 실리콘반도체공정의 클리닝라인에서 클리닝된 다음, 서로 대면하는 이들의 제 1의 주표면에 의해 서서히서로 중첩되고 이들을 집적시키기 위해 가운데에서 가압되었다.
9) 이어서, 상기와 같이 집적된 웨이퍼는 수직형 노내에 설정되어 1시간동안 산소분위기내에서 1100℃로 열처리가 행해졌다.
10) 상기와 같이 첩착된 웨이퍼는 고다공률의 다공질층에서 분리되도록 웨이퍼의 측면에 물분사로 스프레이되었다. 분리방법은, 물분사 이외에, 압력의 인가, 인력의 인가, 전단력의 인가, 쐐기 및 다른 외부압 인가방법, 초음파의 인가, 가열, 내부에 내부압을 인가하기 위해 주변부로부터 다공질실리콘을 팽창시키는 산화, 열적응력을 인가하기 위한 펄스형상의 가열, 및 유연화를 포함한다. 이들 방법중 어느 것도 분리를 행할 수 있다.
11) 상기와 같이 노출된 다공질실리콘층은 HF와 과산화수소수용액의 혼합용액내에 침지되어 약 2시간동안 다공질실리콘의 전부를 제거하였고, 비다공질단결정실리콘층과 열산화된 실리콘막에 기인한 간섭색이 전체의 웨이퍼표면상에 나타났다.
12) 상기 처리 11)이 완료된 웨이퍼는 실리콘반도체디바이스공정에서 일반적으로 사용되는 클리닝라인내에서 클리닝되고, 수직형 수소어닐링노내에 설정되어, 4시간동안 1100℃로 100%수소분위기내에서 열처리가 행해졌다. 사용되는 수소가스는, 약 7m길이의 내부가 연마된 스테인리스스틸 파이프를 통하여 장치에 연결된, 팔라듐합금을 사용한 시판의 수소정제기에 의해 정제되었다.
13) 따라서, SOI구조웨이퍼는, 200㎚두께의 실리콘옥사이드층과 200㎚두께의 단결정실리콘층이 제 2실리콘웨이퍼상에 적층되어 형성되었다.
단결정실리콘층은 201㎚의 평균두께와 최대값-최소값=8㎚를 가졌다.
14) 상기 처리13)이 완료된 웨이퍼는 130㎚의 두께까지 단결정실리콘층을 제거하기 위해 결함노출에칭이 행해진 다음, 3분동안 49%의 HF용액내에 침지되었다. 그 결과, 매립산화막은 결함노출에칭에 의해 에칭된 단결정실리콘층내에 남아있는 결정결함의 부분을 통하여 HF에 의해 에칭되어, 노마르스키차분간섭현미경에 의해 결함밀도가 용이하게 결정될 수 있었다. 상기와 같이 관찰된 결함밀도는 64/㎠이었다. 비다공질단결정실리콘층내에 도입된 적층결함은 수소어닐링에 의해 감소된 것이 발견되었다. 따라서, 균일한 막두께와 100/㎠미만의 결함밀도를 가지는 박막SOI층이 얻어졌다.
말하자면, 미리 형성된 SOI구조는 HF용액내에 침지된 다음 물로 세정되어 건조되고, 광간섭형 막두께측정기에 의해 SOI층의 막두께에 대해 측정되고, 처리 5)와 처리 6)으로 칭해지는 예비베이킹처리만이 행해지고 로드록챔버로부터 인출되었다. SOI층의 두께는 다시 측정되어, 막두께가 두개의 시료에서 1㎚미만만큼만 감소되었음을 발견하였다. 즉, 이들은 조건 1을 만족시킨다.
(예 7: 950℃, 80Torr. 예비베이킹(2초), 예비주입, Epi-0.32㎛, 헤테로에피택시)
615㎛의 두께와 0.01Ω㎝의 저항률을 가지는 4개의 p형 또는 n형 6인치직경(100)단결정실리콘기판이 알콜에 의해 희석된 HF용액내에서 양극산화되어, 이에 의해 각각의 기판의 미러면으로서 하나의 주표면상에 다공질실리콘층을 형성하였다.
양극산화조건은 이하와 같았다.
전류밀도 : 7㎃/㎠
양극산화용액: HF:H2O:C2H5OH=1:1:1
시간: 12분
다공질실리콘층의 두께: 10㎛
다공률: 20%
3) 이어서, 다공질실리콘층이 형성된 각 웨이퍼는 1시간동안 400℃로 산소분위기내에서 산화가 행해졌다. 이 산화처리는 약 50Å이하의 두께의 산화막만을 형성하므로, 실리콘옥사이드막은 다공질실리콘표면과 기공측벽상에만 형성되어 웨이퍼의 내부에 단결정실리콘영역을 남겨놓았다.
4) 상기 언급한 웨이퍼는 1.25%로 희석된 HF수용액에 30초동안 침지된 다음, 10분동안 흐르는 순수로 린스하여, 다공질층표면상에 형성된 극도로 얇은 실리콘옥사이드막을 제거하였다.
5) 상기 언급된 웨이퍼는 웨이퍼캐리어상에 놓여서, 웨이퍼캐리어상에 웨이퍼를 설정하는 로드록챔버, 웨이퍼이송로봇을 가지는 이송챔버, 및 처리챔버가 연결된 에피택셜CVD성장장치의 로드록챔버내에 설정되었다. 로드록챔버는 대기압으로부터 1Torr이하로 건조펌프에 의해 배기되고, N2가스가 내부에 도입되어 80Torr의 압력으로 증가되었다. 이송챔버는 미리 N2가스의 도입에 의해 80Torr로 유지되었다. 처리챔버내에는 웨이퍼를 유지하기 위해 CVD-SiC로 피복된 카본으로 이루어진 서셉터를 놓았다. 서셉터는 IR램프에 의해 미리 약 750℃로 가열되었다. 가열된 팔라듐합금을 사용한 수소정제기로부터 처리챔버로 약 10m길이의 내부가 연마된 스테인리스스틸 파이프를 통하여 정제된 수소가스가 공급되었다.
웨이퍼는 이송로봇에 의해 로드록챔버로부터 이송챔버를 거쳐 처리챔버로 운반되어 서셉터상에 놓였다.
6) 서셉터상에 상기와 같이, 이송된 웨이퍼는 IR램프에 의해 100℃/min의 율로 가열되어, 950℃에서 예비베이킹을 위해 2초간 유지된 다음, SiH4가 28ppm의 농도를 형성하도록 수소캐리어가스에 첨가됨으로써, 웨이퍼는 200초동안 처리되었고 SiH4의 첨가는 정지되었다. 다음에, 온도는 수소분위기내에서 750℃로 낮아졌고, 웨이퍼는 다시 이송로봇에 의해 이송챔버를 거쳐 로드록챔버로 인출되었다. 상기와 같이 형성된 비다공질단결정실리콘층은 0.03㎛의 평균두께를 가진다. 열처리후, 표면기공밀도는 5.9×1010(열처리전: 8.9×1010)/㎠이었고, 이는 본 발명에서 정의된 조건 2를 만족시켰다.
MOCVD(유기금속화학증기퇴적)법에 의해, 단결정GaAs는 이 다공질실리콘상에 1㎛의 두께로 에피택셜성장되었다.
성장조건은 이하와 같았다.
소스가스: TMG/AsH3/H2
가스압력: 80Torr
온도: 700℃
투과형 전자현미경을 사용한 단면관찰의 결과로서, 결정결함이 GaAs층내에 도입되지 않았고, 양호한 결정성을 가지는 GaAs층이 형성되었음이 확인되었다. 동시에, 극도로 급격한 계면이 GaAs층과 그 표면상에 실리콘이 밀봉된 다공질실리콘층사이에 형성된 것이 또한 확인되었다.
또한, 결함노출에칭이 행해졌고, 상기와 같이 노출된 결정결함은 광학현미경을 사용하여 한정된 결정결함밀도로 계산되었고, 약 1×104/㎠이었다.
말하자면, 미리 형성된 SOI기판은 HF용액내에 침지된 다음, 물로 세정되어 건조되고, 광간섭형 막두께측정기에 의해 SOI층의 막두께에 대해 측정되었고, 처리 5)와 상기 처리 6)으로 칭하는 예비베이킹처리만이 행해졌고, 로드록챔버로부터 인출되었다. SOI층의 두께는 다시 측정되어, 막두께가 두개의 시료에서 1㎚미만만큼만 감소된 것이 발견되었다. 즉, 이들은 조건 1을 만족시켰다.
(예 8)
일본특허출원공개공보 제 9-100197호에 개시된 바와 같이, 본 발명에 의한 결정결함의 감소효과는 또한 에피택셜층의 성장의 초기단계에 미소량의 실리콘원자 또는 실리콘소스가스를 공급함으로써 향상될 수 있다. 그위에 형성된 다공질층을 각각 가지는 기판은, CVD-SiC로 피복된 카본으로 이루어진 서셉터상에 놓여서, 로드록챔버를 통하여 600Torr의 압력에서 43L/min로 공급된 수소분위기내에서 750℃로 유지되었고 약 100℃/min의 율로 950℃까지 가열되어 2초동안 이 온도에 유지되었다. 그후 미소량의 SiH4가 약 28ppm의 농도를 형성하도록 특정한 시간기간동안 첨가된 후, 실리콘소스가스의 흐름률은 소망의 두께의 비다공질단결정실리콘막을 형성하도록 증가되었다. 도 11은 미소량의 SiH4을 첨가하기 위한 처리시간에 대한 적층결함밀도의 의존성을 도시한다. 미소량의 SiH4를 첨가함으로써, 결정결함밀도가 결국 감소될 수 있다.
다공질실리콘은 HF, C2H5OH 및 H2O의 혼합용액내에서 양극산화에 의해 형성된 다음, 기판은 1시간동안 400℃의 산소분위기에서 열처리되었다. 다음에, 기판은 약 25초동안 1.25%의 HF수용액내에 침지되고 물로 세정되고 건조된 다음 에피택셜성장장치내에 놓였다.
미소량의 막구성원소 또는 소스가스의 공급은 또한 산화물의 제거를 촉진시키는 효과를 가져서, 이에 의해 산화물에 기인한 결함의 발생은 억제된다.
(예 9)
로드록형 CVD에피택셜성장장치의 반응용기에서, CVD-SiC로 피복된 카본으로 이루어진 서셉터는 미리 750℃로 가열되었고, 그위에 형성된 다공질실리콘층을 각각 가지는 실리콘웨이퍼는 로드록챔버를 거쳐 용기내에 놓였다. 다음에, 온도는 600Torr와 43L/min의 수소공급의 조건하에서 100℃/min의 율로 1100℃까지 증가되었고, 2초동안 1100℃로 유지된 다음, 100℃/min의 율로 750℃까지 낮아졌다. 다음에, 기판은 로드록챔버를 통하여 인출되었다. 약 10㎚의 평균직경에 대한 표면기공의 밀도는 열처리전에 1011/㎠로부터 106/㎠로 감소되었고, 기공직경은 20-40㎚로 증가되었다. 이러한 조건하에서, 상기 언급된 열처리에 후속하여, 실리콘소스가스가 수소가스에 첨가되어 단결정실리콘층의 에피택셜성장에 영향을 주고, 이에 의해 104/㎠의 적층결함밀도를 제공한다. 한편, 웨이퍼가 상기 1100℃대신에 950℃에서 2초의 동일시간동안 가열되는 경우에는, 열처리후 기공밀도의 감소가 기껏해야 1디지트의 오더이었다. 또한, 기공직경은 거의 감소되지 않았다. 이 열처리후, 실리콘가스가 수소가스에 첨가되어 단결정실리콘층의 에피택셜성장에 영향을 주고, 그 결과 적층결함밀도가 1100℃의 열처리의 경우에 대한 값의 1/100인 102/㎠로 현저하게 감소되었다.
(예 10)
다음에, 본 발명자는 적층결함밀도에 대한 예비베이킹압력의 영향을 확인했다.
그 결과, 압력이 낮을수록 적층결함밀도의 최소값이 나타나는 온도가 낮은 바와 같이, 압력은 실리콘원자의 표면확산과 다공질실리콘층 표면내의 기공구조변화에 심각한 영향을 가지는 것이 발견된다(도 12).
시료로서, 붕소로 도핑되고 0.013-0.017Ω㎝의 저항률을 가지는 (100)실리콘기판이 사용되었다. 각각의 기판은 49%의 HF와 에탄올이 1:1의 율로 혼합된 용액내에서 11분동안 8㎃/㎠의 전류밀도로 양극산화되어 다공질층을 형성하였다. 다공률은 약 20%이었다. 다음에, 기판은 25초동안 1.25%의 HF용액내에 침지되고 물로 세정되고 건조되었다. 다음에, 1시간동안 산소분위기내에서 400℃로 열처리되었고, 예를 들면 실리콘옥사이드막이 약 5nm만큼 에칭되도록 하는 시간동안 1.25%의 HF용액내에 침지된 다음, 물로 세정되고 건조되었다.
에피택셜성장은 로드록챔버가 실장된 반응용기내에서 행해졌고, 이는 상기 언급한 바와 같이 시스템 A에서의 열처리를 의미한다. 열처리는 120초동안 수소분위기내에서 80Torr와 600Torr에서 행해졌다. 다음에, SiH4가 28ppm의 농도를 형성하도록 수소캐리어가스에 첨가되었고, 열처리가 120초동안 행해졌다. 다음에, SiH4의 첨가는 정지되었고, 온도가 900℃로 낮아지는 것과 함께 압력은 80Torr로 감소되어, 이에 의해 2㎛두께의 에피택셜층을 형성하였다. 다음에, 적층결함밀도는 각 열처리온도에 대해 결정되었다.
(예 11)
도 13은, 예 10과 동일한 절차에 의해 제조된 시료에 대해 수소분위기내에서 600Torr의 압력과 950℃의 온도로의 열처리에 있어서의, 예비성장 열처리시간에 대한 적층결함밀도의 의존성을 도시한다. 적층결함밀도는 60초까지에 대한 것으로부터 120초 이상에 대한 것으로 2배만큼 증가되었다.
상기 설명한 바와 같이 , 본 발명에 의하면, 단결정실리콘의 에칭두께가 매우 작고 다공질실리콘표면의 기공밀도가 기껏해야 4디지트만큼, 바람직하게는 기껏해야 2디지트만큼 감소되는 조건하에서 열처리가 행해짐으로써, 다공질층상에 형성된 비다공질단결정층의 적층결함밀도가 1000/㎠미만으로, 심지어는 약 100/㎠로 감소될 수 있었다.
그 결과, 본 발명이 접착법에 적용되면, 균일한 막두께와 극도로 적은 수의 결정결함을 가지는 SOI층을 얻을 수 있다.
바꾸어 말하면, 본 발명은, 에피택셜성장장치내에서 다공질표면상에 형성될 자연산화막의 양을 억제함으로써, 이에 의해 기공직경의 확대가 방지되고, 또한 열처리시간과 자연산화막의 제거를 위한 시간이 감소되어, 비다공질단결정막의 형성은 실제로 다공질표면내에 원자의 확산에 의한 표면기공의 밀봉 전에 개시되므로, 1000/㎠미만의 적층결함밀도를 가지는 다공질실리콘상에 에피택셜층을 얻을 수 있다.

Claims (36)

  1. 다공질 실리콘층을 포함한 기판을 형성하는 스텝과;
    다공질 실리콘층을 열처리하는 열처리스텝과;
    다공질 실리콘층위에 비다공질 단결정층을 성장시키는 성장스텝을 포함하는 반도체기판의 제조방법에 있어서,
    상기 열처리스텝은, 열처리에 기인한 실리콘의 에칭두께가 2nm이하이고 또한 (열처리후의 표면기공밀도)/(열처리전의 표면기공밀도)로 정의된 다공질 실리콘층의 표면기공밀도에 대한 변화율r이 (1/10000)≤r≤1의 관계식을 만족하도록, 비다공질 단결정층의 소스가스를 함유하지 않는 분위기에서 행해지는 것을 특징으로 하는 반도체기판의 제조방법.
  2. 다공질 실리콘층을 포함한 제 1기판을 형성하는 스텝과;
    다공질 실리콘층을 열처리하는 열처리스텝과;
    다공질 실리콘층위에 비다공질 단결정층을 성장시키는 성장스텝과;
    제 1기판위에 성장된 비다공질 단결정층을 제 2기판위에 전사하는 스텝을 포함하는 반도체기판의 제조방법에 있어서,
    상기 열처리스텝은, 열처리에 기인한 실리콘의 에칭두께가 2nm이하이고, (열처리후의 표면기공밀도)/(열처리전의 표면기공밀도)로 정의된 다공질 실리콘층의 표면기공밀도에 대한 변화율r이 (1/10000)≤r≤1인 관계식을 만족하도록, 비다공질 단결정층의 소스가스를 함유하지 않는 분위기에서 행해지는 것을 특징으로 하는 반도체기판의 제조방법.
  3. 제 1항 또는 제 2항에 있어서, 비다공질 단결정층의 성장은 20nm/min이하의 성장률로 행해지는 것을 특징으로 하는 반도체기판의 제조방법.
  4. 제 1항 또는 제 2항에 있어서, 비다공질 단결정층의 성장은 10nm/min이하의 성장률로 행해지는 것을 특징으로 하는 반도체기판의 제조방법.
  5. 제 1항 또는 제 2항에 있어서, 비다공질 단결정층의 성장은 2nm/min이하의 성장률로 행해지는 것을 특징으로 하는 반도체기판의 제조방법.
  6. 제 1항 또는 제 2항에 있어서, 변화율r은 1/100≤r≤1인 것을 특징으로 하는 반도체기판의 제조방법.
  7. 제 1항 또는 제 2항에 있어서, 에칭두께는 1nm이하인 것을 특징으로 하는 반도체기판의 제조방법.
  8. 제 1항 또는 제 2항에 있어서, 비다공질 단결정층은 비다공질 단결정실리콘층인 것을 특징으로 하는 반도체기판의 제조방법.
  9. 제 1항 또는 제 2항에 있어서, 비다공질 단결정층은 SiGe, SiC, 또는 화합물반도체인 것을 특징으로 하는 반도체기판의 제조방법.
  10. 제 2항에 있어서, 비다공질 단결정층을 제 2기판위에 전사하는 스텝은,
    비다공질 단결정층이 내부에 위치하도록 제 1기판과 제 2기판을 서로 접착하는 스텝과;
    다공질 실리콘층을 제거하는 스텝을 포함하는 것을 특징으로 하는 반도체기판의 제조방법.
  11. 제 2항에 있어서, 비다공질 단결정층을 제 2기판위에 전사하는 스텝은,
    비다공질 단결정층이 내부에 위치하도록 제 1기판과 제 2기판을 서로 접착하는 스텝과;
    다공질 실리콘층에서 접착부재를 분리하는 스텝을 포함하는 것을 특징으로 하는 반도체기판의 제조방법.
  12. 제 2항에 있어서, 비다공질 단결정층을 제 2기판위에 전사하는 스텝은, 제 1기판과 제 2기판사이에 절연층을 가지도록 제 1기판과 제 2기판을 서로 접착하는 스텝을 포함하는 것을 특징으로 하는 반도체기판의 제조방법.
  13. 제 12항에 있어서, 절연층은 비다공질 단결정층과 제 2기판중 적어도 한쪽위에 형성되는 것을 특징으로 하는 반도체기판의 제조방법.
  14. 제 2항에 있어서, 제 2기판은 단결정 실리콘기판인 것을 특징으로 하는 반도체기판의 제조방법.
  15. 제 2항에 있어서, 제 2기판은 석영웨이퍼인 것을 특징으로 하는 반도체기판의 제조방법.
  16. 제 1항 또는 제 2항에 있어서, 열처리스텝은 온도를 증가시키는 스텝과 자연산화막을 제거하는 스텝을 포함하고, 자연산화막의 제거스텝은 850℃이상 1000℃이하의 온도에서 행해지는 것을 특징으로 하는 반도체기판의 제조방법.
  17. 제 1항 또는 제 2항에 있어서, 열처리스텝은 온도를 증가시키는 스텝과 자연산화막을 제거하는 스텝을 포함하고, 자연산화막의 제거스텝은 200초이하의 처리시간동안 행해지는 것을 특징으로 하는 반도체기판의 제조방법.
  18. 제 1항 또는 제 2항에 있어서, 열처리스텝 전에, 다공질 실리콘층의 기공벽상에 보호막을 형성하는 스텝을 부가하여 포함하는 것을 특징으로 하는 반도체기판의 제조방법.
  19. 제 1항 또는 제 2항에 있어서, 열처리스텝 전에, 다공질 실리콘층의 표면상에 형성된 산화막을 제거하는 스텝을 부가하여 포함하는 것을 특징으로 하는 반도체기판의 제조방법.
  20. 제 1항 또는 제 2항에 있어서, 성장스텝은 제 1성장률로 행해진 다음에 제 1성장률보다 큰 제 2성장률로 행해지는 것을 특징으로 하는 반도체기판의 제조방법.
  21. 제 1항 또는 제 2항에 있어서, 열처리스텝과 성장스텝은 로드록챔버가 실장된 반응용기내에서 행해지는 것을 특징으로 하는 반도체기판의 제조방법.
  22. 제 1항 또는 제 2항에 있어서, 열처리스텝은 성장스텝이 행해지는 압력보다높은 압력에서 행해지는 것을 특징으로 하는 반도체기판의 제조방법.
  23. 제 1항 또는 제 2항에 있어서, 다공질 실리콘층은 비다공질 단결정실리콘의 적어도 일부를 양극산화함으로써 얻어지는 것을 특징으로 하는 반도체기판의 제조방법.
  24. 제 23항에 있어서, 양극산화는 불화수소산, 물 및 알콜을 함유하는 용액을 사용하여 행해지는 것을 특징으로 하는 반도체기판의 제조방법.
  25. 제 1항 또는 제 2항에 있어서, 다공질 실리콘층을 포함하는 기판은 축퇴레벨(degenerated level)에서 불순물로 도핑되는 것을 특징으로 하는 반도체기판의 제조방법.
  26. 제 1항 또는 제 2항에 있어서, 열처리스텝은 수소를 함유하는 비산화분위기내에서 행해지는 것을 특징으로 하는 반도체기판의 제조방법.
  27. 제 1항 또는 제 2항에 있어서, 열처리스텝은 수소가스함유 환원성분위기, 질소가스분위기 또는 불활성가스분위기에서 행해지는 것을 특징으로 하는 반도체기판의 제조방법.
  28. 제 1항 또는 제 2항에 있어서, 열처리스텝은 초고진공에서 행해지는 것을 특징으로 하는 반도체기판의 제조방법.
  29. 제 1항 또는 제 2항에 있어서, 열처리스텝은 870℃이상 970℃이하의 온도에서 행해지는 것을 특징으로 하는 반도체기판의 제조방법.
  30. 제 1항 또는 제 2항에 있어서, 열처리스텝은 다공질 실리콘층의 표면위의 산화물을 제거하는 스텝을 포함하는 것을 특징으로 하는 반도체기판의 제조방법.
  31. 제 1항 또는 제 2항에 있어서, 에칭두께는, 온도를 설정온도로 상승시키는 열처리스텝을 행하는 온도상승스텝에서 달성되는, 에칭의 양인 것을 특징으로 하는 반도체기판의 제조방법.
  32. 제 1항에 기재된 방법에 의해 얻은 반도체기판으로서,
    비다공질 단결정실리콘층의 적층결함밀도가 100/㎠이하이고, 또한 다공질 단결정실리콘의 제조시에 형성된 기공은 불연속이 아닌 것을 특징으로 하는 반도체기판.
  33. 삭제
  34. 제 32항에 기재된 반도체기판을 사용하여 집적회로를 형성하는 스텝을 포함하는 것을 특징으로 하는 집적회로의 형성방법.
  35. 제 2항에 기재된 방법에 의해 얻은 반도체기판으로서,
    비다공질 단결정실리콘층의 적층결함밀도가 100/㎠이하이고, 또한 다공질 단결정실리콘의 제조시에 형성된 기공은 불연속이 아닌 것을 특징으로 하는 반도체기판.
  36. 제 35항에 기재된 반도체기판을 사용하여 집적회로를 형성하는 스텝을 포함하는 것을 특징으로 하는 집적회로의 형성방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101311003B1 (ko) * 2011-03-22 2013-09-24 글로벌웨어퍼스 재팬 가부시키가이샤 실리콘 웨이퍼의 열처리 방법 및 실리콘 웨이퍼
US9059099B2 (en) 2011-03-22 2015-06-16 Global Wafers Japan Co., Ltd. Thermal treatment method of silicon wafer and silicon wafer

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6984571B1 (en) * 1999-10-01 2006-01-10 Ziptronix, Inc. Three dimensional device integration method and integrated device
KR100730806B1 (ko) * 1999-10-14 2007-06-20 신에쯔 한도타이 가부시키가이샤 Ｓｏｉ웨이퍼의 제조방법 및 ｓｏｉ 웨이퍼
JP2001297989A (ja) * 2000-04-14 2001-10-26 Mitsubishi Electric Corp 半導体基板及びその製造方法並びに半導体装置及びその製造方法
FR2817395B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
JP4052119B2 (ja) * 2000-12-20 2008-02-27 ソニー株式会社 気相成長方法、半導体製造方法、及び半導体装置の製造方法
US7101772B2 (en) * 2000-12-30 2006-09-05 Texas Instruments Incorporated Means for forming SOI
WO2002097864A2 (en) * 2001-05-30 2002-12-05 Asm America, Inc Low temperature load and bake
DE10131249A1 (de) * 2001-06-28 2002-05-23 Wacker Siltronic Halbleitermat Verfahren zur Herstellung eines Films oder einer Schicht aus halbleitendem Material
US6933586B2 (en) * 2001-12-13 2005-08-23 International Business Machines Corporation Porous low-k dielectric interconnects with improved adhesion produced by partial burnout of surface porogens
US6812116B2 (en) * 2002-12-13 2004-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a wafer with strained channel layers for increased electron and hole mobility for improving device performance
TWI242232B (en) * 2003-06-09 2005-10-21 Canon Kk Semiconductor substrate, semiconductor device, and method of manufacturing the same
WO2005001916A1 (ja) * 2003-06-26 2005-01-06 Shin-Etsu Handotai Co., Ltd. シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ
JP2005136383A (ja) * 2003-10-09 2005-05-26 Canon Inc 有機半導体素子、その製造方法および有機半導体装置
JP2005136214A (ja) * 2003-10-30 2005-05-26 Nec Corp 薄膜デバイス基板の製造方法
AU2005205373B9 (en) 2004-01-20 2010-06-03 Cyrium Technologies Incorporated Solar cell with epitaxially grown quantum dot material
US9018515B2 (en) 2004-01-20 2015-04-28 Cyrium Technologies Incorporated Solar cell with epitaxially grown quantum dot material
DE102004010377A1 (de) * 2004-03-03 2005-09-22 Schott Ag Herstellung von Substratwafern für defektarme Halbleiterbauteile, ihre Verwendung, sowie damit erhaltene Bauteile
US7718469B2 (en) * 2004-03-05 2010-05-18 The University Of North Carolina At Charlotte Alternative methods for fabrication of substrates and heterostructures made of silicon compounds and alloys
US20050221591A1 (en) * 2004-04-06 2005-10-06 International Business Machines Corporation Method of forming high-quality relaxed SiGe alloy layers on bulk Si substrates
JP4626175B2 (ja) * 2004-04-09 2011-02-02 株式会社Ｓｕｍｃｏ Ｓｏｉ基板の製造方法
US7256077B2 (en) * 2004-05-21 2007-08-14 Freescale Semiconductor, Inc. Method for removing a semiconductor layer
KR100627888B1 (ko) * 2004-05-25 2006-09-25 도시바세라믹스가부시키가이샤 화합물 반도체 성장용 기판, 그것을 이용한 화합물 반도체및 그들의 제조방법
US20060027459A1 (en) * 2004-05-28 2006-02-09 Lake Shore Cryotronics, Inc. Mesoporous silicon infrared filters and methods of making same
US20060138601A1 (en) * 2004-12-27 2006-06-29 Memc Electronic Materials, Inc. Internally gettered heteroepitaxial semiconductor wafers and methods of manufacturing such wafers
TWI261316B (en) * 2005-12-28 2006-09-01 Ind Tech Res Inst Wafer bonding method
US8278176B2 (en) 2006-06-07 2012-10-02 Asm America, Inc. Selective epitaxial formation of semiconductor films
US7789965B2 (en) * 2006-09-19 2010-09-07 Asm Japan K.K. Method of cleaning UV irradiation chamber
JP4753841B2 (ja) * 2006-11-10 2011-08-24 株式会社日立国際電気 半導体デバイスの製造方法
US8124916B2 (en) * 2007-04-16 2012-02-28 Maxim Integrated Products, Inc. Thermal processing of silicon wafers
US20080289650A1 (en) * 2007-05-24 2008-11-27 Asm America, Inc. Low-temperature cleaning of native oxide
US7759199B2 (en) 2007-09-19 2010-07-20 Asm America, Inc. Stressor for engineered strain on channel
US7868374B2 (en) * 2008-02-21 2011-01-11 International Business Machines Corporation Semitubular metal-oxide-semiconductor field effect transistor
US7871937B2 (en) 2008-05-16 2011-01-18 Asm America, Inc. Process and apparatus for treating wafers
US8367528B2 (en) 2009-11-17 2013-02-05 Asm America, Inc. Cyclical epitaxial deposition and etch
US20110272420A1 (en) * 2010-05-05 2011-11-10 Applied Materials, Inc. Enclosed vertical rack for storing and transporting large substrates
US20110272707A1 (en) * 2010-05-06 2011-11-10 Qs Semiconductor Australia Pty Ltd Substrates and methods of forming film structures to facilitate silicon carbide epitaxy
US9885123B2 (en) 2011-03-16 2018-02-06 Asm America, Inc. Rapid bake of semiconductor substrate with upper linear heating elements perpendicular to horizontal gas flow
US8809170B2 (en) 2011-05-19 2014-08-19 Asm America Inc. High throughput cyclical epitaxial deposition and etch process
FR2994489B1 (fr) * 2012-08-08 2015-07-31 Commissariat Energie Atomique Substrat pour lithographie electronique a haute resolution et procede de lithographie correspondant
US10032870B2 (en) 2015-03-12 2018-07-24 Globalfoundries Inc. Low defect III-V semiconductor template on porous silicon
US10833175B2 (en) * 2015-06-04 2020-11-10 International Business Machines Corporation Formation of dislocation-free SiGe finFET using porous silicon
US20190131454A1 (en) * 2017-11-01 2019-05-02 Qualcomm Incorporated Semiconductor device with strained silicon layers on porous silicon
US11561495B2 (en) * 2020-12-25 2023-01-24 Canon Kabushiki Kaisha Pressing rotating member and production method thereof, fixing apparatus, and electrophotographic image forming apparatus
CN117594454B (zh) * 2024-01-18 2024-04-26 合肥晶合集成电路股份有限公司 晶圆键合方法及晶圆键合结构

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970008331A (ko) * 1995-07-21 1997-02-24 미타라이 후지오 반도체기판 및 그의 제조방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2743391B2 (ja) * 1988-08-25 1998-04-22 ソニー株式会社 半導体メモリの製造方法
JP2608351B2 (ja) 1990-08-03 1997-05-07 キヤノン株式会社 半導体部材及び半導体部材の製造方法
EP0553852B1 (en) * 1992-01-30 2003-08-20 Canon Kabushiki Kaisha Process for producing semiconductor substrate
JP3216078B2 (ja) 1995-07-21 2001-10-09 キヤノン株式会社 半導体基材及び半導体基材の製造方法
US6143628A (en) * 1997-03-27 2000-11-07 Canon Kabushiki Kaisha Semiconductor substrate and method of manufacturing the same
TW469643B (en) * 1998-09-04 2001-12-21 Canon Kk Process for producing semiconductor substrate

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970008331A (ko) * 1995-07-21 1997-02-24 미타라이 후지오 반도체기판 및 그의 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101311003B1 (ko) * 2011-03-22 2013-09-24 글로벌웨어퍼스 재팬 가부시키가이샤 실리콘 웨이퍼의 열처리 방법 및 실리콘 웨이퍼
US9059099B2 (en) 2011-03-22 2015-06-16 Global Wafers Japan Co., Ltd. Thermal treatment method of silicon wafer and silicon wafer

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