KR100765024B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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마사까쯔 호시
요시오 시모이다
데쯔야 하야시
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닛산 지도우샤 가부시키가이샤
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Abstract

본 발명의 과제는 계면 준위를 저감시켜 구동 전류를 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
제1 반도체 재료로 이루어지는 반도체 기체(100)와, 상기 제1 반도체 재료와 밴드 갭이 다르고, 반도체 기체(100)와 헤테로 접합(300)을 형성하는 제2 반도체 재료로 이루어지는 헤테로 반도체 영역(3)을 갖는 반도체 장치의 제조 방법에 있어서, 헤테로 접합(300)의 형성을 반도체 기체(100)와, 상기 제2 반도체 재료로 이루어지는 기판(200)을 접합함으로써 행한다.
반도체 기체, 층간 절연막, 애노드 전극, 캐소드 전극, 탄화규소 기판

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도1은 본 발명의 제1 실시 형태의 반도체 장치(다이오드)의 단면도.
도2는 본 발명의 제1 실시 형태의 반도체 장치의 제조 공정 단면도.
도3은 본 발명의 제1 실시 형태의 반도체 장치의 제조 공정 단면도.
도4는 본 발명의 제1 실시 형태의 반도체 장치의 제조 공정 단면도.
도5는 본 발명의 제2 실시 형태의 반도체 장치(다이오드)의 단면도.
도6은 본 발명의 제2 실시 형태의 반도체 장치의 제조 공정 단면도.
도7은 본 발명의 제2 실시 형태의 반도체 장치의 제조 공정 단면도.
도8은 본 발명의 제2 실시 형태의 반도체 장치의 제조 공정 단면도.
도9는 본 발명의 제3 실시 형태의 반도체 장치(트랜지스터)의 단면도.
도10은 본 발명의 제3 실시 형태의 반도체 장치의 제조 공정 단면도.
도11은 본 발명의 제3 실시 형태의 반도체 장치의 제조 공정 단면도.
도12는 본 발명의 제3 실시 형태의 반도체 장치의 제조 공정 단면도.
도13은 본 발명의 제3 실시 형태의 반도체 장치의 제조 공정 단면도.
도14는 본 발명의 제3 실시 형태의 반도체 장치(트랜지스터)의 다른 구성의 단면도.
도15는 본 발명의 제1 실시 형태의 반도체 장치의 제조 방법의 개요를 나타 내는 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 탄화규소 기판
2 : 탄화규소 에피택셜층
3 : P형 단결정 실리콘으로 이루어지는 헤테로 반도체 영역
4 : 전계 완화 영역
5 : 층간 절연막
6 : 애노드 전극
7 : 캐소드 전극
8 : 탄화규소층
9 : 고농도 N형 탄화규소층
10 : 게이트 절연막
11 : 게이트 전극
12 : 소스 전극
13 : N형 단결정 실리콘으로 이루어지는 헤테로 반도체 영역
14 : 홈
15 : 드레인 전극
100 : 탄화규소 기체
101 : 산화막
102 : 알루미늄 이온
103 : 실리콘질화막
200 : P형 단결정 실리콘 기판
201 : 수소 이온
202 : 수소 이온 주입층
300 : 헤테로 접합
400 : 저농도 N형 탄화규소 기판
500 : 인 이온
600 : 캡 산화막
[특허문헌 1] 일본 특허 공개 제2003-318398호 공보
본 발명은 헤테로 반도체 영역을 갖는 반도체 장치의 제조 방법에 관한 것이다.
본 발명의 배경이 되는 종래 기술로서, 본 출원인이 출원한 하기 특허문헌 1이 있다.
이 종래 기술에서는, N＋형 탄화규소 기판 상에 N－형 탄화규소 에피텍셜 영역이 형성된 반도체 기체(基體)의 일 주면에, N－형 다결정 실리콘 영역과 N＋형 다 결정 실리콘 영역이 접하도록 형성되어 있고, 에피택셜 영역과 N－형 다결정 실리콘 영역 및 N＋형 다결정 실리콘 영역은 헤테로 접합을 하고 있다. 또한, 에피텍셜 영역과 N＋형 다결정 실리콘 영역과의 접합부에 인접하여 게이트 절연막을 거쳐서 게이트 전극이 형성되어 있다. N－형 다결정 실리콘 영역은 소스 전극에 접속되고, N＋형 탄화규소 기판의 이면에는 드레인 전극이 형성되어 있다.
상기한 바와 같은 구성의 종래 기술의 반도체 장치는 소스 전극을 접지하고, 드레인 전극에 소정의 플러스 전위를 인가한 상태에서 게이트 전극의 전위를 제어함으로써, 스위치로서 기능한다. 즉, 게이트 전극을 접지한 상태에서는, N－형 다결정 실리콘 영역 및 N＋형 다결정 실리콘 영역과 에피택셜 영역의 헤테로 접합에는 역바이어스가 인가되고, 드레인 전극과 소스 전극 사이에 전류는 흐르지 않는다. 그러나, 게이트 전극에 소정의 플러스 전압이 인가된 상태에서는, N＋형 다결정 실리콘 영역과 에피택셜 영역의 헤테로 접합 계면에 게이트 전계가 작용하고, 게이트 산화막 계면의 헤테로 접합면이 이루는 에너지 장벽의 두께가 얇아지므로, 드레인 전극과 소스 전극 사이에 전류가 흐른다. 이 종래 기술에 있어서는, 전류의 차단ㆍ도통의 제어 채널로서 헤테로 접합부를 이용하므로, 채널 길이가 헤테로 장벽의 두께 정도로 기능하므로 낮은 저항의 도통 특성을 얻을 수 있다.
또, 종래에는 탄화규소 기체 상에 형성되어, 상기 탄화규소 기판과 헤테로 접합을 형성하는 헤테로 반도체 영역으로서는, 스퍼터법 혹은 CVD법 등에 의해 형성하는 다결정 실리콘층을 이용하고 있었다.
[특허문헌 1] 일본 특허 공개 제2003-318398호 공보
종래 기술의 반도체 장치에 있어서는, 헤테로 반도체 영역으로서 다결정 실리콘을 이용하고 있었으므로, 결정립과 결정립 사이의 입계에 존재하는 다량의 댕글링 본드(미결합수)가 계면 준위로서 작용하여, 캐리어의 이동도가 저하되어 구동 전류가 저하되는 과제가 있다.
본 발명의 목적은, 계면 준위를 저감시켜 구동 전류를 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것에 있다.
상기 과제를 해결하기 위해, 본 발명은 제1 반도체 재료로 이루어지는 반도체 기체와 헤테로 접합을 형성하고, 상기 제1 반도체 재료와 밴드 갭이 다른 제2 반도체 재료로 이루어지는 헤테로 반도체 영역을 갖는 반도체 장치의 제조 방법에 있어서, 상기 헤테로 접합의 형성을 상기 반도체 기체와, 상기 제2 반도체 재료로 이루어지는 기판을 접합함으로써 행하는 구성으로 되어 있다.
이하, 도면을 이용하여 본 발명의 실시 형태에 대해 상세하게 설명한다. 또, 이하에서 설명하는 도면에서 동일 기능을 갖는 것은 동일 부호를 부여하고, 그 반복 설명은 생략한다.
《제1 실시 형태》
<구성>
도1은 본 발명의 제1 실시 형태의 반도체 장치(다이오드)의 단면도이다.
본 실시 형태의 반도체 장치에 있어서는, N형의 탄화규소(SiC) 기판(1) 상에 N형의 탄화규소 에피택셜층(2)이 형성되어, 탄화규소 반도체 기체(100)를 구성하고 있다. 탄화규소 에피택셜층(2)과 헤테로 접합(300)을 형성하도록, 예를 들어 P형 단결정 실리콘(Si)으로 이루어지는 헤테로 반도체 영역(3)이 형성되어 있다. 헤테로 접합(300)의 단부는 P형 반도체층으로 이루어지는 전계 완화 영역(4)에 의해 종단되어 있다. 탄화규소 기판(1)에 접촉하도록 캐소드 전극(7)이 형성되고, 헤테로 반도체 영역(3)에 접촉하도록 애노드 전극(6)이 형성되어 있다. 5는 층간 절연막이다.
본 실시 형태의 반도체 장치에서는, 헤테로 반도체 영역(3)의 도전형이 반도체 기체(100)의 도전형과 반대의 도전형이므로 누설 전류의 저감을 도모할 수 있어 보다 고내압인 반도체 장치를 실현할 수 있다.
<제조 방법>
이하, 도2의 (a) 내지 도4의 (h)를 이용하여, 도1에 나타낸 본 실시 형태의 반도체 장치의 제조 방법에 대해 설명한다. 도2의 (a) 내지 도4의 (h)는 제조 공정 단면도이다.
우선, 도2의 (a)에 도시한 바와 같이 N형의 탄화규소 기판(1) 상에 N형의 탄화규소 에피택셜층(2)을 성장시킨 탄화규소 기체(100)를 준비한다. 탄화규소 에피 택셜층(2)의 두께는 예를 들어 10 ㎛, 불순물 농도는 예를 들어 1.0 × 1016 ㎝－3이다.
다음에, 도2의 (b)에 도시한 바와 같이 CVD 산화막(101) 등을 마스크에 이용하여, 탄화규소 에피텍셜층(2)의 소정 영역에 알루미늄(Al) 이온(102)을 이온 주입하고, P형 전계 완화 영역(4)을 형성한다. 이온 주입의 조건은 예를 들어 가속 전압 30 내지 360 keV의 다단 주입이고, 토탈 도우즈량은 5.0 × 1016 ㎝－3, 기판 온도는 800 ℃이다. 이온 주입 후, CVD 산화막(101)을 BHF 용액 등으로 제거하고, 활성화 어닐링을 행하여 주입한 알루미늄을 활성화시킨다. 활성화 어닐링의 조건은 예를 들어 아르곤 분위기 중에서 1700 ℃, 10분이다.
다음에, 도2의 (c)에 도시한 바와 같이 P형 단결정 실리콘 기판(200)을 준비하고, 상기 기판 표면으로부터 수소 이온(201)을 실온에서 주입하고, 기판 표면으로부터 소정의 깊이 위치에 소정 두께의 수소 이온 주입층(202)을 형성한다. 이 때, 단결정 실리콘 기판(200)의 불순물 농도는 예를 들어 1.0 × 1020 ㎝－3, 수소의 이온 주입 조건은 예를 들어 가속 전압 100 keV, 도우즈량은 1.0 × 1016 ㎝－3이다.
다음에, 도3의 (d)에 도시한 바와 같이 P형 전계 완화 영역(4)을 형성한 탄화규소 반도체 기체(100)의 탄화규소 에피택셜층(2)측과, 수소 이온 주입층(202)을 형성한 P형 단결정 실리콘 기판(200)의 수소 이온(201)을 주입한 측을 접합한다. 구체적으로는 가열, 가압하여 계면의 원소끼리를 공유 결합시킨다. 이에 의해 헤 테로 접합(300)이 형성된다.
접합한 후, 질소 분위기 중에서 600 ℃로 가열하고, 도3의 (e)에 도시한 바와 같이 수소 이온 주입층(202)을 경계로 실리콘 기판(200)을 박리한다. 박리 후에는, 형성된 헤테로 반도체 영역(3)의 표면을 평탄화하기 위해 열산화를 행하고, 형성된 산화막을 BHF 용액으로 제거한다.
다음에, 도3의 (f)에 도시한 바와 같이 포토리소그래피와 에칭을 이용하여 헤테로 반도체 영역(3)을 패터닝한다. 이 때, 헤테로 반도체 영역(3)의 단부가 전계 완화 영역(4) 상에서 종단되도록 패터닝한다.
헤테로 반도체 영역(3)을 패터닝 후, 도4의 (g)에 도시한 바와 같이 층간 절연막(5)으로서 산화막을 퇴적시킨다.
다음에, 도4의 (h)에 도시한 바와 같이 포토리소그래피와 에칭을 이용하여 층간 절연막(5)에 콘택트 홀을 형성하고, 헤테로 반도체 영역(3)에 접촉하도록 애노드 전극(6)이 되는 알루미늄을 스퍼터법으로 퇴적시킨다.
마지막으로, 도1에 도시한 바와 같이 포토리소그래피와 에칭을 이용하여, 알루미늄층을 패터닝하여 애노드 전극(6)을 형성하고, 탄화규소 기판(1)에 접촉하도록 티탄, 니켈을 티탄, 니켈의 순으로 스퍼터법으로 퇴적하여, 도1에 도시하는 반도체 장치(다이오드)를 완성시킨다.
상기한 바와 같이 본 실시 형태는 제1 반도체 재료(여기서는 탄화규소)로 이루어지는 반도체 기체(100)와, 상기 제1 반도체 재료와 밴드 갭이 다르고, 반도체 기체(100)와 헤테로 접합(300)을 형성하는 제2 반도체 재료(여기서는 실리콘)로 이 루어지는 헤테로 반도체 영역(3)을 갖는 반도체 장치의 제조 방법에 있어서, 헤테로 접합(300)의 형성을 반도체 기체(100)와, 제2 반도체 재료로 이루어지는 기판(200)을 접합함으로써 행하는 것이다.
이와 같이 실리콘 등의 단결정 기판(200)을 탄화규소 등의 반도체 기체(100)에 접합하여 헤테로 반도체 영역(3)을 형성하므로, 레이저 어닐링 등의 특수한 공정을 이용하는 일 없이 고품질의 단결정 실리콘으로 이루어지는 헤테로 반도체 영역(3)을 형성할 수 있다.
즉, (1) 상기 종래 기술에서는, 실리콘 등의 단결정으로 이루어지는 헤테로 반도체 영역을 형성하고자 하면, 레이저 어닐링 등의 특수한 공정이 필요하게 되어, 제조 프로세스 비용의 증대를 초래하였다. 그러나, 본 실시 형태에서는 단결정으로 이루어지는 헤테로 반도체 영역(3)을 용이하게 형성할 수 있으므로, 제조 프로세스 비용을 저감시킬 수 있다.
(2) 또한, 상기 종래 기술과 같이 다결정이라는 불안정한 상태의 다결정 실리콘을 이용하여 헤테로 반도체 영역을 형성하는 경우에는, 제조 프로세스 조건(주로 불순물 확산)의 마진을 크게 견적해야만 한다. 또한, 결정립과 결정립의 입계를 따라 불순물이 확산, 편석되기 쉽다. 미세화를 도모하는 경우, 미소 영역의 전도도 제어 등의 엄격한 제조 프로세스 조건에의 대응이 필수이지만, 종래 기술의 경우에는 전술한 문제 때문에 대응은 곤란하다. 따라서, 단위 셀의 집적화에 한계가 있어 낮은 온(on) 저항화가 어려웠다. 이에 대해, 본 실시 형태에서는, 헤테로 반도체 영역(3)은 단결정으로 이루어지므로, 제조 프로세스 조건(주로 불순물 확 산)의 마진은 적어지고, 제조 프로세스 조건에의 대응이 용이하며 미세화에 유리하고, 낮은 온 저항화가 용이하다.
(3) 또한, 상기 종래 기술에 있어서의 다결정 실리콘의 저항은 단결정 실리콘과 비교하면 약 2 내지 3배 높기 때문에 소스 저항이 높고, 낮은 온 저항화의 방해가 된다. 본 실시 형태에서는, 헤테로 반도체 영역(3)은 단결정 실리콘으로 이루어지므로, 소스 저항을 저감시킬 수 있어 낮은 온 저항화를 용이하게 실현할 수 있다.
(4) 다결정 실리콘의 결정립의 표면(결정립과 결정립 사이의 입계)에는 다량의 댕글링 본드(미결합수)가 존재하고, 이들 댕글링 본드가 계면 준위로서 작용하므로, 캐리어의 이동도가 저하되어 구동 전류가 저하된다. 본 실시 형태에서는, 헤테로 반도체 영역(3)은 단결정 실리콘으로 이루어지므로, 캐리어의 이동도가 향상되어 구동 전류가 향상된다.
또한, 제1 반도체 재료로 이루어지는 반도체 기체(100)와, 상기 제1 반도체 재료와 밴드 갭이 다르고, 반도체 기체(100)와 헤테로 접합(300)을 형성하는 제2 반도체 재료로 이루어지는 헤테로 반도체 영역(3)과, 반도체 기체(100)에 접촉하도록 형성된 캐소드 전극(7)과, 헤테로 반도체 영역(3)에 접촉하도록 형성된 애노드 전극(6)을 갖는 반도체 장치(다이오드)의 제조 방법에 있어서, 헤테로 접합(300)의 형성을 반도체 기체(100)와, 상기 제2 반도체 재료로 이루어지는 기판(200)을 접합함으로써 행한다. 이에 의해, 상기와 같은 효과를 얻을 수 있다.
또한, 기판(200)의 소정 영역에 수소 이온(201)을 이온 주입하는 공정과, 기 판(200)과 반도체 기체(100)를 접합하는 공정[도3의 (d)]과, 수소 이온(201)을 주입한 소정 영역[수소 이온 주입층(202)]을 경계로 기판(200)의 일부를 분리하는 공정을 갖는다.
도15는 본 실시 형태의 반도체 장치의 제조 방법의 개요를 나타내는 공정 단면도이다. 즉, 도15의 (a)에 도시한 바와 같이, 예를 들어 탄화규소 기체(100)와, 고농도의 수소를 이온 주입한 단결정 실리콘 기판(200)을 준비한다. 탄화규소 기체(100) 상에 형성하는 단결정 실리콘층의 두께는 단결정 실리콘 기판(200) 중에 형성된 수소 이온 주입층(202)의 위치(깊이)로 제어 가능하다. 다음에, 도15의 (b)에 도시한 바와 같이 탄화규소 기체(100)와 단결정 실리콘 기판(200)을 접합한다. 가압 등을 하여 SiC/Si 계면을 공유 결합시킨다. 다음에, 도15의 (c)에 도시한 바와 같이 가열하여 단결정 실리콘 기판(200)을 분리한다. 수소 이온 주입층(202)을 경계로 2개로 분리된다. 다음에, 도15의 (d)에 도시한 바와 같이 종래와 마찬가지로 디바이스를 형성한다. 이와 같은 소위 스마트 컷트법을 이용하면, 용이하게, 또한 고정밀도로 실리콘 기판을 박막화[본 실시 형태에서는 헤테로 반도체 영역(3)을 형성]할 수 있다.
또한, 상기 제1 반도체 재료가 탄화규소이다. 다른 와이드 갭 반도체 재료를 이용해도 좋지만, 탄화규소의 경우, 열산화를 이용할 수 있는 전도도 제어를 용이하게 행할 수 있는 등의 제조 프로세스 장점이 크고, 또한 고내압인 반도체 장치를 실현할 수 있다.
또한, 상기 제2 반도체 재료가 실리콘이다. 다른 반도체 재료를 이용해도 좋지만, 단결정 실리콘의 경우, 열산화를 이용할 수 있고, 전도도 제어를 용이하게 행할 수 있는 등의 제조 프로세스 장점이 크다.
《제2 실시 형태》
<구성>
도5는 본 발명의 제2 실시 형태의 반도체 장치(다이오드)의 단면도이다.
본 실시 형태의 반도체 장치에 있어서는, P형의 헤테로 반도체 영역(3)[단결정 실리콘 기판(200)의 일부] 상에 N형의 탄화규소층(8)과 고농도(농도라 함은 불순물 농도의 것. 이하 동일) N형 탄화규소층(9)이 형성되고, N형의 탄화규소층(8)과 고농도 N형 탄화규소층(9)에 의해 탄화규소 반도체 기체(100)가 구성되어 있다. 탄화규소층(8)과 헤테로 반도체 영역(3) 사이에는 헤테로 접합(300)이 형성되어 있다. 고농도 N형 탄화규소층(9)에 접촉하도록 캐소드 전극(7)이 형성되고, 헤테로 반도체 영역(3)[단결정 실리콘 기판(200)의 일부]에 접촉하도록 애노드 전극(6)이 형성되어 있다. 5는 층간 절연막이다.
<제조 방법>
이하, 도6의 (a) 내지 도8의 (g)를 이용하여, 도5에 도시한 본 실시 형태의 반도체 장치의 제조 방법에 대해 설명한다. 도6의 (a) 내지 도8의 (g)는 제조 공정 단면도이다.
우선, 도6의 (a)에 도시한 바와 같이 저농도 N형 탄화규소 기판(400)을 준비한다. 저농도 N형 탄화규소 기판(400)의 불순물 농도는, 예를 들어 1.0 × 1016 ㎝ －3이다.
다음에, 도6의 (b)에 도시한 바와 같이 저농도 N형 탄화규소 기판(400)에 대해 상기 기판 표면으로부터 수소 이온(201)을 실온에서 주입하고, 기판 표면으로부터 소정의 깊이 위치에 소정 두께의 수소 이온 주입층(202)을 형성한다. 이 때, 수소의 이온 주입 조건은 예를 들어 가속 전압 400 eV, 도우즈량은 3.0 × 1016 ㎝－2이다.
다음에, 도6의 (c)에 도시한 바와 같이 수소 이온 주입층(202)을 형성한 저농도 N형 탄화규소 기판(400)의 수소 이온(201)을 주입한 측과, P형 단결정 실리콘 기판(200)을 접합한다. 구체적으로는 가열, 가압하여 계면의 원소끼리를 공유 결합시킨다. 이에 의해 헤테로 접합(300)이 형성된다. 이 때, 단결정 실리콘 기판(200)의 불순물 농도는 예를 들어 1.0 × 1020 ㎝－3이다.
접합한 후, 질소 분위기 중에서 600 ℃로 가열하고, 도7의 (d)에 도시한 바와 같이 수소 이온 주입층(202)을 경계로 저농도 N형 탄화규소 기판(400)을 박리한다. 박리 후에는, 형성된 탄화규소층(8)의 표면을 평탄화하기 위해 열산화를 행하고, 형성된 산화막을 BHF 용액으로 제거한다.
다음에, 도7의 (e)에 도시한 바와 같이 탄화규소층(8)의 표면에 인(P) 이온(500)을 기판 온도 600 ℃에서 이온 주입한다. 이 때의 이온 주입 조건은 예를 들어 가속 전압 50 eV, 도우즈량은 3.0 × 1016 ㎝－2이고 기판 온도는 600 ℃이다. 주입 후, 활성화 어닐링을 행하고, 주입한 인을 활성화시켜 고농도 N형 탄화규소층(9)을 형성한다. 활성화 어닐링의 조건은, 예를 들어 질소 분위기 중에서 1200 ℃, 12시간이다.
다음에, 도8의 (f)에 도시한 바와 같이 고농도 N형 탄화규소층(9) 상에 층간 절연막(5)으로서 산화막을 퇴적한다.
다음에, 도8의 (g)에 도시한 바와 같이 포토리소그래피와 에칭을 이용하여 층간 절연막(5)에 콘택트 홀을 형성하고, 캐소드 전극(7)이 되는 티탄과 알루미늄을 고농도 N형 탄화규소층(9)에 접촉하도록 티탄, 알루미늄의 순으로 스퍼터법으로 퇴적시킨다.
마지막으로, 도5에 도시한 바와 같이 포토리소그래피와 에칭을 이용하여, 알루미늄층, 티탄층을 패터닝하여 캐소드 전극(7)을 형성하고, 헤테로 반도체 영역(3)인 P형 단결정 실리콘 기판(200)에 접촉하도록 알루미늄을 스퍼터법으로 퇴적하여 애노드 전극(6)을 형성하고, 도5에 도시하는 반도체 장치(다이오드)를 완성시킨다.
본 실시 형태에서는, 반도체 기체(400)의 소정 영역에 수소 이온(201)을 이온 주입하는 공정과, 반도체 기체(400)와 기판(200)을 접합하는 공정과, 수소 이온을 주입한 소정 영역[수소 이온 주입층(202)]을 경계로 반도체 기체(400)의 일부를 분리하는 공정을 갖는다. 상기 종래 기술의 경우, 탄화규소 기체의 대부분을 구성하는 탄화규소 기판은 내압을 확보하는 탄화규소 에피택셜층의 지지 기판으로서의 역할과 드레인 전극, 혹은 캐소드 전극의 콘택트층으로서의 역할밖에 없고, 반도체 장치로서 동작하고 있을 때에는 단순한 저항체로서 작용한다. 이로 인해, 기판의 저항이 온 저항에 직접 영향을 미쳐, 낮은 온 저항화의 방해가 되었다. 본 실시 형태에 의한 반도체 장치의 제조 방법을 이용하여 제조한 경우, 탄화규소 기체(400)는 그 대부분이 내압을 확보하는 영역뿐이며, 종래, 저항체로 되어 있었던 탄화규소 기판에 상당하는 영역이 존재하지 않는다. 그로 인해, 한층 낮은 온 저항화를 도모할 수 있다. 또한, 탄화규소 기판은 실리콘과 비교하면 매우 고가이며, 제조 비용의 증대를 초래한다. 본 실시 형태에서는, 박리한 탄화규소 기판(400)[도7의 (d)]을 다시 접합하여 이용할 수 있으므로, 1매의 기판을 몇 번이나 다시 이용하는 것이 가능하다. 즉 저비용화를 도모할 수 있다.
《제3 실시 형태》
<구성>
도9는 본 발명의 제3 실시 형태의 반도체 장치(트랜지스터)의 단면도이다. 또, 도9는 구조 단위 셀이 2개 연속된 구조를 도시하고 있다.
본 실시 형태의 반도체 장치에 있어서는, N형의 탄화규소 기판(1) 상에 N형의 탄화규소 에피택셜층(2)이 형성되고, 탄화규소 반도체 기체(100)를 구성하고 있다. 탄화규소 에피택셜층(2)의 소정 영역에는 P형의 전계 완화 영역(4)이 형성되어 있다. 탄화규소 에피택셜층(2) 상에는 P형의 단결정 실리콘으로 이루어지는 헤테로 반도체 영역(3)과, N형의 단결정 실리콘으로 이루어지는 헤테로 반도체 영역(13)이 형성되어 있고, 각각의 헤테로 반도체 영역은 탄화규소 에피택셜층(2)과 헤테로 접합(300)을 형성하고 있다. N형의 단결정 실리콘으로 이루어지는 헤테로 반도체 영역(13)을 깊이 방향으로 관통하여 탄화규소 에피택셜층(2)에 도달하도록 홈(트렌치)(14)이 형성되어 있다. 홈(14) 내부에는 게이트 절연막(10)을 거쳐서 게이트 전극(11)이 형성되어 있다. P형의 단결정 실리콘으로 이루어지는 헤테로 반도체 영역(3)과 N형의 단결정 실리콘으로 이루어지는 헤테로 반도체 영역(13)에 접촉하도록 소스 전극(12)이 형성되고, 탄화규소 기판(1)에 접촉하도록 드레인 전극(15)이 형성되어 있다. 또, 게이트 전극(11)과, P형의 단결정 실리콘으로 이루어지는 헤테로 반도체 영역(3), N형의 단결정 실리콘으로 이루어지는 헤테로 반도체 영역(13) 및 소스 전극(12)은 캡 산화막(600)에 의해 전기적으로 절연되어 있다.
본 실시 형태의 반도체 장치에서는, 또한 헤테로 반도체층(3, 13)은 전기적으로 접속되어 서로 동전위로 되어 있다. 그로 인해, 각각의 헤테로 반도체층(3, 13)에 의해 구성되는 헤테로 접합 다이오드가 병렬로 접속되게 되어, 환류 동작시에 보다 큰 전류를 흐르게 할 수 있다. 또한, 헤테로 반도체 영역(3)의 도전형이 반도체 기체(100)의 도전형과 반대의 도전형이므로 누설 전류의 저감을 도모할 수 있어, 보다 고내압인 반도체 장치를 실현할 수 있다. 또한, P형 헤테로 반도체층(3)과 N형 헤테로 반도체층(13)을 조합함으로써, 높은 역방향 내압과 낮은 온 저항의 양립을 도모할 수 있다.
<제조 방법>
이하, 도10의 (a) 내지 도13의 (l)을 이용하여, 도9에 나타낸 본 실시 형태의 반도체 장치의 제조 방법에 대해 설명한다. 도10의 (a) 내지 도13의 (l)은 제 조 공정 단면도이다.
우선, 도10의 (a)에 도시한 바와 같이 N형의 탄화규소 기판(1) 상에 N형의 탄화규소 에피택셜층(2)을 성장시킨 탄화규소 기체(100)를 준비한다. 탄화규소 에피택셜층(2)의 두께는 예를 들어 10 ㎛, 불순물 농도는 예를 들어 1.0 × 1016 ㎝－3이다.
다음에, 도10의 (b)에 도시한 바와 같이 CVD 산화막(101) 등을 마스크에 이용하여 탄화규소 에피택셜층(2)의 소정 영역에 알루미늄 이온(102)을 이온 주입하여 P형의 전계 완화 영역(4)을 형성한다. 이온 주입의 조건은, 예를 들어 가속 전압 30 내지 360keV의 다단 주입이고, 토탈 도우즈량은 5.0 × 1016 ㎝－3, 기판 온도는 800 ℃이다. 이온 주입 후, CVD 산화막(101)을 BHF 용액 등으로 제거하고, 활성화 어닐링을 행하여 주입한 알루미늄을 활성화시킨다. 활성화 어닐링의 조건은 예를 들어 아르곤 분위기 중에서 1700 ℃, 10분이다.
다음에, 도10의 (c)에 도시한 바와 같이 P형 단결정 실리콘 기판(200)을 준비하고, 상기 기판 표면으로부터 수소 이온(201)을 실온에서 주입하고, 기판 표면으로부터 소정의 깊이 위치에 소정 두께의 수소 이온 주입층(202)을 형성한다. 이 때, 단결정 실리콘 기판(200)의 불순물 농도는 예를 들어 1.0 × 1020 ㎝－3, 수소의 이온 주입 조건은 예를 들어 가속 전압 100 keV, 도우즈량은 1.0 × 1016 ㎝－2이다.
다음에, 도11의 (d)에 도시한 바와 같이 전계 완화 영역(4)을 형성한 탄화규 소 반도체 기체(100)의 탄화규소 에피택셜층(2)측과, 수소 이온 주입층(202)을 형성한 P형 단결정 실리콘 기판(200)의 수소 이온(201)을 주입한 측을 접합한다. 구체적으로는 가열, 가압하여 계면의 원소끼리를 공유 결합시킨다. 이에 의해 헤테로 접합(300)이 형성된다.
접합한 후, 질소 분위기 중에서 600 ℃로 가열하고, 도11의 (e)에 도시한 바와 같이 수소 이온 주입층(202)을 경계로 실리콘 기판(200)을 박리한다. 박리 후에는, 형성된 헤테로 반도체 영역(3)의 표면을 평탄화하기 위해 열산화를 행하고, 형성된 산화막을 BHF 용액으로 제거한다.
다음에, 도11의 (f)에 도시한 바와 같이, CVD 산화막(101) 등을 마스크에 이용하여 P형의 단결정 실리콘으로 이루어지는 헤테로 반도체 영역(3)의 소정 영역에 인(P) 이온(500)을 실온에서 이온 주입하고, 이온 주입 후, CVD 산화막(101)을 BHF 용액 등으로 제거하고, 활성화 어닐링을 행하여 주입한 인(P)을 활성화시켜 N형의 단결정 실리콘으로 이루어지는 헤테로 반도체 영역(13)을 형성한다. 이 때, 이온 주입의 조건은 예를 들어 가속 전압 80 keV, 도우즈량은 1.0 × 1015 ㎝－2, 활성화 어닐링의 조건은 예를 들어 아르곤 분위기 중에서 1000 ℃, 1분이다. 또, P형의 단결정 실리콘으로 이루어지는 헤테로 반도체 영역(3)의 소정 영역으로의 도핑은 고층 확산 등의 확산법을 이용해도 상관없다.
다음에, 도12의 (g)에 도시한 바와 같이, P형의 단결정 실리콘으로 이루어지는 헤테로 반도체 영역(3)과 N형의 단결정 실리콘으로 이루어지는 헤테로 반도체 영역(13) 상에 산화막(101)과 실리콘질화막(103)을 산화막(101), 실리콘질화막(103)의 순으로 퇴적한다.
다음에, 도12의 (h)에 도시한 바와 같이, 포토리소그래피와 에칭을 이용하여 탄화규소 에피택셜층(2)에 도달하도록 산화막(101)과 실리콘질화막(103)과 N형의 단결정 실리콘으로 이루어지는 헤테로 반도체 영역(13)을 에칭하여 홈(14)을 형성한다.
다음에, 도12의 (i)에 도시한 바와 같이, 홈(14) 내벽을 따라 TEOS막으로 이루어지는 게이트 절연막(10)을 형성하고, 홈(14) 내부를 충전하도록 게이트 전극(11)이 되는 다결정 실리콘층을 형성한다. 다결정 실리콘층의 형성 후, POCl3 분위기 중에서 인(P)을 도핑한다. 또, 다결정 실리콘층으로의 도핑은 이온 주입법을 이용해도 상관없다.
다음에, 도13의 (j)에 도시한 바와 같이 다결정 실리콘층을 에치백하여 게이트 전극(11)을 형성한다.
다음에, 게이트 전극(11)의 일부를 열산화하여 캡 산화막(600)을 형성한다. 이 때, 실리콘질화막(103)으로 덮인 영역은 산화 속도가 매우 느리기 때문에, 도13의 (k)에 도시한 바와 같이 게이트 전극(11)의 일부에만 캡 산화막(600)이 형성된다.
다음에, 도13의 (l)에 도시한 바와 같이 실리콘질화막(103)을 인산으로 제거한 후, 실리콘질화막(103) 하에 형성되어 있는 산화막(101)을 에치백한다. 이 때, 캡 산화막(600)도 에칭되지만, 다결정 실리콘으로 이루어지는 게이트 전극(11)의 일부를 열산화하여 형성하는 캡 산화막(600)을 두껍게 형성해 둠으로써, 에치백 후에도 캡 산화막(600)이 남도록 한다. 에치백 후, P형의 단결정 실리콘으로 이루어지는 헤테로 반도체 영역(3)과 N형의 단결정 실리콘으로 이루어지는 헤테로 반도체 영역(13)에 접촉하도록, 소스 전극(12)이 되는 알루미늄을 스퍼터법으로 퇴적한다.
마지막으로, 도9에 도시한 바와 같이 탄화규소 기판(1)에 접촉하도록 티탄, 니켈을 티탄, 니켈의 순으로 스퍼터법으로 퇴적하여 드레인 전극(15)을 형성하고, 도9에 도시하는 반도체 장치(트랜지스터)를 완성시킨다.
또, 본 실시 형태에서 나타낸 반도체 장치(트랜지스터)에는, 도14의 (a)에 도시한 바와 같이 탄화규소 에피택셜층(2)에 홈(14)을 형성하지 않는 플레이너형이나, 도14의 (b)에 도시한 바와 같이 게이트 전극(11)의 바로 아래에 P형 전계 완화 영역(4)을 마련한 구조라도 상관없다.
상기한 바와 같이 본 실시 형태는 본 실시 형태, SOI 웨이퍼 등에 이용되고 있는 웨이퍼 접합 기술을 응용한 예를 들어 Si/SiC 헤테로 접합 계면을 갖는 헤테로 접합 계면 변조형 디바이스이고, 제1 반도체 재료로 이루어지는 반도체 기체(100)와, 상기 제1 반도체 재료와 밴드 갭이 다르고, 반도체 기체(100)와 헤테로 접합(300)을 형성하는 헤테로 반도체 영역(3, 13)과, 헤테로 접합(300)에 인접하여 게이트 절연막(10)을 거쳐서 접촉하는 게이트 전극(11)과, 헤테로 반도체 영역(3, 13)에 접촉하도록 형성된 소스 전극(12)과, 반도체 기체(100)에 접촉하도록 형성된 드레인 전극(15)을 갖는 반도체 장치(트랜지스터)의 제조 방법에 있어서, 헤테로 접합(300)의 형성을 반도체 기체(100)와, 상기 제2 반도체 재료로 이루어지는 기판(200)을 접합함으로써 행한다. 본 실시 형태에서는 단결정 실리콘으로 이루어지는 헤테로 반도체 영역(3, 13), 즉 소스 영역을 형성할 수 있으므로, 종래의 다결정 실리콘을 헤테로 반도체 영역에 이용한 경우에 비교하여 소스 저항의 저감을 도모할 수 있다. 따라서, 낮은 온 저항을 실현할 수 있다. 물론, 레이저 어닐링 등의 특수한 공정을 이용하는 일이 없으므로 저비용화도 도모할 수 있다. 또한, 결정립과 결정립의 간극(입계 : 그레인 바운더리)이 존재하지 않으므로, 미소 영역에서의 전도도 제어(불순물 확산의 농도 분포의 제어)를 고정밀도로 행할 수 있다. 즉, 미세화가 용이해진다. 따라서, 단위 셀의 집적도를 향상시키는 것이 가능해진다. 또한 계면 준위를 저감시킬 수 있으므로 낮은 온 저항화를 도모할 수 있고, 트랜지스터의 구동 전류를 향상시킬 수 있다.
또, 이상 설명한 실시 형태는 본 발명의 이해를 쉽게 하기 위해 기재된 것이며, 본 발명을 한정하기 위해 기재된 것은 아니다. 따라서, 상기 실시 형태에 개시된 각 요소는 본 발명의 기술적 범위에 속하는 모든 설계 변경이나 균등물도 포함하는 취지이다. 예를 들어, 이상 모든 실시 형태에 있어서 탄화규소를 반도체 기체(100)의 재료로 한 반도체 장치를 일예로서 설명하였지만, 기체 재료는 실리콘, 실리콘게르마늄, 질화갈륨, 다이아몬드 등 그 밖의 반도체 재료라도 상관없다. 또한, 모든 실시 형태에 있어서, 탄화규소의 폴리 타입은 4H, 6H, 3C 등의 폴리 타입을 사용 가능하다. 또한, 제3 실시 형태에 있어서, 드레인 전극(15)과 소스 전극(12)을 드레인 영역을 협지하여 대향하도록 배치하고, 드레인 전류를 종방향으로 흐르게 하는 소위 종형 구조의 트랜지스터로 설명해 왔지만, 예를 들어 드레인 전극(15)과 소스 전극(12)을 동일 주면 상에 배치하고, 드레인 전류를 횡방향으로 흐르게 하는 소위 횡형 구조의 트랜지스터라도 상관없다. 또한, 헤테로 반도체층(3 혹은 13)에 이용하는 재료로서 다결정 실리콘을 이용한 예로 설명하였지만, 탄화규소와 헤테로 접합을 형성하는 재료이면 어떤 재료라도 상관없다. 또한, 상기 제1, 제3 실시 형태에서는 탄화규소 기판(1), 탄화규소 에피택셜층(2)으로 이루어지는 탄화규소 기체(100)가 N형인 경우로 설명하였지만, P형인 경우라도 상관없는 것은 물론이다. 또한, 제1 실시 형태, 제3 실시 형태 모두 단결정 실리콘 기판(200) 및 헤테로 반도체 영역(3)은 P형을 이용하여 설명하고 있지만, N형이라도 상관없다. 또한, 제3 실시 형태에 있어서, 드레인 영역으로서 N형의 탄화규소를 헤테로 반도체층(3)으로서 N형의 다결정 실리콘을 이용하여 설명하고 있지만, 각각 N형의 SiC와 P형의 다결정 실리콘, P형의 SiC와 P형의 다결정 실리콘, P형의 SiC와 N형의 다결정 실리콘의 어떠한 조합이라도 상관없다.
본 발명에 따르면, 계면 준위를 저감시켜 구동 전류를 향상시킬 수 있는 반도체 장치의 제조 방법을 제공할 수 있다.

Claims (7)

  1. 제1 반도체 재료로 이루어지는 반도체 기체와,
    상기 제1 반도체 재료와 밴드 갭이 다르고, 상기 반도체 기체와 헤테로 접합을 형성하는 제2 반도체 재료로 이루어지는 헤테로 반도체 영역을 갖는 반도체 장치의 제조 방법에 있어서,
    상기 반도체 기체와, 상기 제2 반도체 재료로 이루어지는 기판을 접합함으로써 상기 헤테로 접합을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1 반도체 재료로 이루어지는 반도체 기체와,
    상기 제1 반도체 재료와 밴드 갭이 다르고, 상기 반도체 기체와 헤테로 접합을 형성하는 제2 반도체 재료로 이루어지는 헤테로 반도체 영역과,
    상기 반도체 기체에 접촉하도록 형성된 캐소드 전극과,
    상기 헤테로 반도체 영역에 접촉하도록 형성된 애노드 전극을 갖는 반도체 장치의 제조 방법에 있어서,
    상기 반도체 기체와, 상기 제2 반도체 재료로 이루어지는 기판을 접합함으로써 상기 헤테로 접합을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1 반도체 재료로 이루어지는 반도체 기체와,
    상기 제1 반도체 재료와 밴드 갭이 다르고, 상기 반도체 기체와 헤테로 접합을 형성하는 제2 반도체 재료로 이루어지는 헤테로 반도체 영역과,
    게이트 절연막을 거쳐서 상기 헤테로 접합과 접촉하는 게이트 전극과,
    상기 헤테로 반도체 영역에 접촉하도록 형성된 소스 전극과,
    상기 반도체 기체에 접촉하도록 형성된 드레인 전극을 갖는 반도체 장치의 제조 방법에 있어서,
    상기 반도체 기체와, 상기 제2 반도체 재료로 이루어지는 기판을 접합함으로써 상기 헤테로 접합을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 헤테로 접합을 형성하는 반도체 장치의 제조 방법은,
    상기 기판의 소정 영역에 수소 이온을 이온 주입하는 공정과,
    상기 기판과 상기 반도체 기체를 접합하는 공정과,
    상기 수소 이온을 주입한 소정 영역을 경계로 상기 기판의 일부를 분리하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 헤테로 접합을 형성하는 반도체 장치의 제조 방법은,
    상기 반도체 기체의 소정 영역에 수소 이온을 이온 주입하는 공정과,
    상기 반도체 기체와 상기 기판을 접합하는 공정과,
    상기 수소 이온을 주입한 소정 영역을 경계로 상기 반도체 기체의 일부를 분리하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 반도체 재료가 탄화규소인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제2 반도체 재료가 실리콘인 것을 특징으로 하는 반도체 장치의 제조 방법.
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