JP2005259797A - 半導体装置 - Google Patents
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Abstract
【課題】従来のショットキー接合ダイオードとは異なる高い遮断性能と高温に強い特性を引き出すことが可能な半導体装置を提供する。
【解決手段】第一導電型の炭化珪素半導体基体１００と、該炭化珪素半導体基体１００とはバンドギャップが異なり、かつ炭化珪素半導体基体１００とヘテロダイオードを形成する第二導電型の多結晶シリコン層１０１とを有し、前記ヘテロダイオードに逆バイアスを印加したときに、多結晶シリコン層１０１の一部は空乏化しないように不純物濃度および多結晶シリコン層１０１の厚みを構成した半導体装置。
順方向特性はショットキー接合ダイオードと同等の特性を得られ、遮断時には、第二の半導体領域側からの伝導電子の供給元を抑えることができるため、ヘテロ接合界面のヘテロ障壁を介して生じる漏れ電流を大幅に低減することができる。
【選択図】図１
【解決手段】第一導電型の炭化珪素半導体基体１００と、該炭化珪素半導体基体１００とはバンドギャップが異なり、かつ炭化珪素半導体基体１００とヘテロダイオードを形成する第二導電型の多結晶シリコン層１０１とを有し、前記ヘテロダイオードに逆バイアスを印加したときに、多結晶シリコン層１０１の一部は空乏化しないように不純物濃度および多結晶シリコン層１０１の厚みを構成した半導体装置。
順方向特性はショットキー接合ダイオードと同等の特性を得られ、遮断時には、第二の半導体領域側からの伝導電子の供給元を抑えることができるため、ヘテロ接合界面のヘテロ障壁を介して生じる漏れ電流を大幅に低減することができる。
【選択図】図１
Description
本発明は半導体装置に関する。
本発明の背景となる従来技術として、本出願人が出願した特開２００３−３１８４１３号公報がある。
上記の従来技術は、Ｎ＋型の炭化珪素基板領域上にＮ−型のエピタキシャル領域が形成された半導体基体の一主面にＮ型の多結晶シリコン領域が接するように形成されており、エピタキシャル領域とＮ型の多結晶シリコン領域とはヘテロ接合をしている。また、Ｎ＋型炭化珪素基板領域の裏面には裏面電極が形成されている。
上記のような構成の従来技術は、裏面電極をカソード、多結晶シリコン領域をアノードとして両方の間に電圧を印加すると、多結晶シリコン領域とエピタキシャル領域の接合界面において整流作用が生じ、ダイオード特性が得られる。
例えば、カソードを接地してアノードに正電位を印加した場合は、ダイオードの順方向特性に相当する導通特性が得られ、アノードに負電位を印加した場合は、ダイオードの逆方向特性に相当する阻止特性が得られ、順方向特性および逆方向特性ともに金属電極と半導体材料から構成されるショットキー接合のごとき特性を示す。
従来技術においては、多結晶シリコン領域の不純物濃度や導電型を変えることで、例えば所定の逆方向特性（それに応じた順方向特性）を有するダイオードを任意に調整できるため、ショットキー接合によるダイオードに比べて、必要に応じて最適な耐圧系に調整できるという利点を持つ。
上記の従来技術は、Ｎ＋型の炭化珪素基板領域上にＮ−型のエピタキシャル領域が形成された半導体基体の一主面にＮ型の多結晶シリコン領域が接するように形成されており、エピタキシャル領域とＮ型の多結晶シリコン領域とはヘテロ接合をしている。また、Ｎ＋型炭化珪素基板領域の裏面には裏面電極が形成されている。
上記のような構成の従来技術は、裏面電極をカソード、多結晶シリコン領域をアノードとして両方の間に電圧を印加すると、多結晶シリコン領域とエピタキシャル領域の接合界面において整流作用が生じ、ダイオード特性が得られる。
例えば、カソードを接地してアノードに正電位を印加した場合は、ダイオードの順方向特性に相当する導通特性が得られ、アノードに負電位を印加した場合は、ダイオードの逆方向特性に相当する阻止特性が得られ、順方向特性および逆方向特性ともに金属電極と半導体材料から構成されるショットキー接合のごとき特性を示す。
従来技術においては、多結晶シリコン領域の不純物濃度や導電型を変えることで、例えば所定の逆方向特性（それに応じた順方向特性）を有するダイオードを任意に調整できるため、ショットキー接合によるダイオードに比べて、必要に応じて最適な耐圧系に調整できるという利点を持つ。
しかし、従来構造においては、単に多結晶シリコンを用いてヘテロ接合を形成するだけなので、逆方向特性の漏れ電流特性がショットキー接合ダイオードと同様の傾向を示し、ショットキー接合とは異なる高い遮断性能や温度特性を引き出すことができなかった。
本発明は、上記のような従来技術の問題を解決するためになされたものであり、ショットキー接合ダイオードとは異なる高い遮断性能と高温に強い特性を引き出すことが可能な半導体装置を提供することを目的とする。
本発明は、上記のような従来技術の問題を解決するためになされたものであり、ショットキー接合ダイオードとは異なる高い遮断性能と高温に強い特性を引き出すことが可能な半導体装置を提供することを目的とする。
上記の問題を解決するため、本発明においては、第一導電型の第一の半導体領域（例えば図１の炭化珪素半導体基体１００に相当）と、前記第一の半導体領域とはバンドギャップが異なり、かつ前記第一の半導体領域とヘテロダイオードを形成する第二の半導体領域（例えば図１の多結晶シリコン層１０１に相当）とを有し、少なくとも前記第二の半導体領域の所定領域が第二導電型からなり、前記ヘテロダイオードに逆バイアスを印加したときに、前記所定領域の一部は空乏化しないように不純物濃度や前記所定領域の厚み等を構成している。
第一の半導体領域を第一導電型とした場合に、第二の半導体領域の所定領域を第二導電型とし、さらに、第二の半導体領域の一部は空乏化しないように、不純物濃度および第二の半導体領域の厚み等を構成することで、順方向特性はショットキー接合ダイオードのごとく、逆方向特性はＰＮ接合ダイオードのごとく動作する。つまり、順方向特性は第一の半導体領域および第二の半導体領域に広がるそれぞれの内蔵電位から決まる電圧降下の和で電流を流すことができるため、従来構造（例えばショットキー接合ダイオード）と同等の特性を得ることができる。
また、逆方向特性となる遮断時においては、第二の半導体領域側からの伝導電子の供給元を抑えることができるため、ヘテロ接合界面のヘテロ障壁を介して生じる漏れ電流を大幅に低減することができる。つまり、従来構造で得られたショットキー接合と同様な漏れ電流特性とはならずに、本発明の構成では、ＰＮ接合ダイオードに見られるような所定の電界下で発生するキャリアによる漏れ電流特性を観測できるほど、低い漏れ電流特性を得られる。これは数値計算によって確認している。
さらに、第二の半導体領域側の空乏化していない部分の厚みが第二の半導体領域における電子の拡散長よりも大きくなるようにすることで、さらに漏れ電流が低減される。このことから、より高い温度での動作が可能となる。
また、逆方向特性となる遮断時においては、第二の半導体領域側からの伝導電子の供給元を抑えることができるため、ヘテロ接合界面のヘテロ障壁を介して生じる漏れ電流を大幅に低減することができる。つまり、従来構造で得られたショットキー接合と同様な漏れ電流特性とはならずに、本発明の構成では、ＰＮ接合ダイオードに見られるような所定の電界下で発生するキャリアによる漏れ電流特性を観測できるほど、低い漏れ電流特性を得られる。これは数値計算によって確認している。
さらに、第二の半導体領域側の空乏化していない部分の厚みが第二の半導体領域における電子の拡散長よりも大きくなるようにすることで、さらに漏れ電流が低減される。このことから、より高い温度での動作が可能となる。
（実施例１）
図１は本発明による半導体装置の実施例１の断面図である。本実施例においては、炭化珪素を基板材料とした半導体装置を一例として説明する。
例えば炭化珪素のポリタイプが４ＨタイプのＮ＋型である炭化珪素基板１上にＮ−型のエピタキシャル領域２が形成された炭化珪素半導体基体１００を用いている。炭化珪素基板１としては、例えば抵抗率が数ｍΩｃｍから数１０ｍΩｃｍ、厚さが２００〜４００μｍ程度のものを用いることができる。エピタキシャル領域２としては、例えばＮ型の不純物濃度が１０１５〜１０１８ｃｍ−３、厚みが数μｍ〜数１０μｍのものを用いることができるが、本実施例では不純物濃度が１０１６ｃｍ−３、厚みが１０μｍのものを用いた場合で説明する。なお、本実施例１では、一例として炭化珪素基板１上にエピタキシャル領域２を形成した炭化珪素半導体基体１００で説明するが、抵抗率の大きさに関わらず炭化珪素基板１のみで形成された基板を使用してもかまわない。
図１は本発明による半導体装置の実施例１の断面図である。本実施例においては、炭化珪素を基板材料とした半導体装置を一例として説明する。
例えば炭化珪素のポリタイプが４ＨタイプのＮ＋型である炭化珪素基板１上にＮ−型のエピタキシャル領域２が形成された炭化珪素半導体基体１００を用いている。炭化珪素基板１としては、例えば抵抗率が数ｍΩｃｍから数１０ｍΩｃｍ、厚さが２００〜４００μｍ程度のものを用いることができる。エピタキシャル領域２としては、例えばＮ型の不純物濃度が１０１５〜１０１８ｃｍ−３、厚みが数μｍ〜数１０μｍのものを用いることができるが、本実施例では不純物濃度が１０１６ｃｍ−３、厚みが１０μｍのものを用いた場合で説明する。なお、本実施例１では、一例として炭化珪素基板１上にエピタキシャル領域２を形成した炭化珪素半導体基体１００で説明するが、抵抗率の大きさに関わらず炭化珪素基板１のみで形成された基板を使用してもかまわない。
エピタキシャル領域２の炭化珪素基板１との接合面に対向する主面（図１においてエピタキシャル領域２の上面）に接するように、第二の半導体領域の一例として炭化珪素よりもバンドギャップの小さい第一の多結晶シリコン領域３（多結晶シリコン層１０１）が堆積されている。第一の多結晶シリコン領域３には不純物が導入されており、ここではＰ型高濃度にドープされている。また、本実施例では、一例として第一の多結晶シリコン領域３の不純物濃度が１０１８ｃｍ−３、厚みが０.５μｍとした場合で説明する。
エピタキシャル領域２と第一の多結晶シリコン領域３の接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面には、図１１のエネルギーバンド図に示すようなエネルギー障壁が存在している。また、本実施例においては炭化珪素基板１の裏面側には裏面金属電極４が形成されている。裏面金属電極４は炭化珪素基板１とオーミック接続されており、金属材料としては、例えばＴｉ（チタン）厚さ５０００Åとその上にＮｉ（ニッケル）厚さ３０００Åを堆積したもの等を用いることができる。
上記のように、本実施例１では多結晶シリコン層１０１をアノード、裏面金属電極４をカソードとした縦型のダイオードを構成する場合について説明する。本実施例においては、説明を判りやすくするために多結晶シリコン層１０１をアノードとして簡単な構成としているが、図２に示すように、例えば多結晶シリコン層１０１の端部への電界集中を防止するための電界緩和領域５を形成したり、多結晶シリコン層１０１の表面に表面金属電極６を形成していても良い。
次に、本実施例の動作について説明する。
裏面金属電極４をカソード、第一の多結晶シリコン領域３をアノードとして両方の間に電圧を印加すると、第一の多結晶シリコン領域３と炭化珪素のエピタキシャル領域２の接合界面において整流作用が生じ、ダイオード特性が得られる。
まず、アノードを接地電位としカソードに負電位を印加すると、ヘテロ接合界面のエネルキーバンド図は、図１２の破線から実線のように推移する。図１２に示すように、カソード側から供給される電子にとってはヘテロ接合界面に形成されるエネルギー障壁が減少するため、電子はカソード側からアノード側へと流れるのに対し、アノード側から供給される正孔にとっては、ヘテロ接合界面に形成されているエネルギー障壁が残るため、アノード側からカソード側には供給されない。よって、アノード側においては、カソード側から供給された電子がアノード側で供給される正孔と対消滅することで順方向電流が流れる。このように、順方向特性は、本実施の形態においては、アノード側の電流主成分が正孔であり、カソード側の電流主成分が電子であるという、ショットキーダイオードとは異なる性質を有するものの、外見的にはカソード側に正孔が注入されない多数キャリアデバイスとして従来構造並びにショットキー接合ダイオードのごとく動作する。つまり、順方向特性はヘテロ接合部からエピタキシャル領域２および第一の多結晶シリコン領域３にそれぞれ広がる内蔵電位の和から決まる電圧降下で電流を流すことができる。例えば本実施例においては、ヘテロ接合部からエピタキシャル領域２および第一の多結晶シリコン領域３にそれぞれ広がる内蔵電位の和が約１.３Ｖであり、それに応じた電圧降下で順方向電流が流れる。
裏面金属電極４をカソード、第一の多結晶シリコン領域３をアノードとして両方の間に電圧を印加すると、第一の多結晶シリコン領域３と炭化珪素のエピタキシャル領域２の接合界面において整流作用が生じ、ダイオード特性が得られる。
まず、アノードを接地電位としカソードに負電位を印加すると、ヘテロ接合界面のエネルキーバンド図は、図１２の破線から実線のように推移する。図１２に示すように、カソード側から供給される電子にとってはヘテロ接合界面に形成されるエネルギー障壁が減少するため、電子はカソード側からアノード側へと流れるのに対し、アノード側から供給される正孔にとっては、ヘテロ接合界面に形成されているエネルギー障壁が残るため、アノード側からカソード側には供給されない。よって、アノード側においては、カソード側から供給された電子がアノード側で供給される正孔と対消滅することで順方向電流が流れる。このように、順方向特性は、本実施の形態においては、アノード側の電流主成分が正孔であり、カソード側の電流主成分が電子であるという、ショットキーダイオードとは異なる性質を有するものの、外見的にはカソード側に正孔が注入されない多数キャリアデバイスとして従来構造並びにショットキー接合ダイオードのごとく動作する。つまり、順方向特性はヘテロ接合部からエピタキシャル領域２および第一の多結晶シリコン領域３にそれぞれ広がる内蔵電位の和から決まる電圧降下で電流を流すことができる。例えば本実施例においては、ヘテロ接合部からエピタキシャル領域２および第一の多結晶シリコン領域３にそれぞれ広がる内蔵電位の和が約１.３Ｖであり、それに応じた電圧降下で順方向電流が流れる。
次に、アノードを接地電位としてカソードに正電位を印加すると、ヘテロ接合界面のエネルキーバンド図は、図１３の破線の熱平衡状態から実線のように推移し、いわゆる逆バイアス状態となる。図１３に示すように、アノード側のヘテロ接合界面には、第一の多結晶シリコン領域３がＰ型の高不純物濃度で形成されているため、電子が欠乏状態となっているために、ヘテロ接合界面に形成されるエネルギー障壁を介して流れる電子電流が発生しにくい。また、カソード側のヘテロ接合界面においては、エピタキシャル領域２がＮ型でワイドギャップな炭化珪素で形成されているため、正孔が欠乏状態となっているために、アノード側に流れる正孔電流が発生しにくい。このように、本実施の形態の逆方向特性は、図７に示すように、ＰＮ接合ダイオードのごとく動作する。
これは従来構造がショットキー接合ダイオードのような漏れ電流特性を示すのとは大きく異なる。本発明の構成では、後述するように、ＰＮ接合ダイオードに見られるような所定の電界下で発生するキャリアによる漏れ電流特性が優勢になるぐらいに、ヘテロ接合界面のヘテロ障壁を介して生じる漏れ電流を大幅に低減することが可能となる。この本実施の形態で示したヘテロ接合が上述した動作メカニズムを取ることを発見し、数値計算によって明らかにしたのは我々が最初である。
これは従来構造がショットキー接合ダイオードのような漏れ電流特性を示すのとは大きく異なる。本発明の構成では、後述するように、ＰＮ接合ダイオードに見られるような所定の電界下で発生するキャリアによる漏れ電流特性が優勢になるぐらいに、ヘテロ接合界面のヘテロ障壁を介して生じる漏れ電流を大幅に低減することが可能となる。この本実施の形態で示したヘテロ接合が上述した動作メカニズムを取ることを発見し、数値計算によって明らかにしたのは我々が最初である。
以下、逆方向特性について詳細に説明する。
ショットキー接合ダイオードの逆方向特性は、半導体材料の電子親和力とショットキー金属の仕事関数の差によって形成されるショットキー障壁の高さでほぼ一義的に決まる。しかし、従来構造や本実施例におけるヘテロ接合ダイオードは、大きく分けて下記３つの要素で逆方向特性が決まる。
第１は、ショットキー接合と同様に、それぞれの半導体材料の電子親和力の差によって形成されたヘテロ障壁の高さによって決定される多数キャリア（ここでは電子）の逆阻止能力である。
第２は、漏れ電流の起源となる多数キャリアの発生源によって決まる漏れ電流供給能力である。
第３は、ヘテロ接合ダイオードに印加された電圧が、各々の半導体材料の誘電率や不純物濃度によって双方の半導体材料への電位分配が決まる耐圧保持能力である。本実施例においては、互いに関連する上記第２と第３の要件に特徴を有する。
ショットキー接合ダイオードの逆方向特性は、半導体材料の電子親和力とショットキー金属の仕事関数の差によって形成されるショットキー障壁の高さでほぼ一義的に決まる。しかし、従来構造や本実施例におけるヘテロ接合ダイオードは、大きく分けて下記３つの要素で逆方向特性が決まる。
第１は、ショットキー接合と同様に、それぞれの半導体材料の電子親和力の差によって形成されたヘテロ障壁の高さによって決定される多数キャリア（ここでは電子）の逆阻止能力である。
第２は、漏れ電流の起源となる多数キャリアの発生源によって決まる漏れ電流供給能力である。
第３は、ヘテロ接合ダイオードに印加された電圧が、各々の半導体材料の誘電率や不純物濃度によって双方の半導体材料への電位分配が決まる耐圧保持能力である。本実施例においては、互いに関連する上記第２と第３の要件に特徴を有する。
第１の逆阻止能力は、本実施例の場合、炭化珪素からなるエピタキシャル領域２および第一の多結晶シリコン領域３の各々の半導体材料によってほぼ決まるため、従来構造と同等の性能を有する。
次に、第２の漏れ電流供給能力は、本実施例の場合、従来構造に比べて格段に小さくなっている。つまり、Ｎ型のエピタキシャル領域２にとって多数キャリアとなる伝導電子が第一の多結晶シリコン領域３で発生しにくいように、伝導電子の発生起源を抑える構成となっている。すなわち、第一の多結晶シリコン領域３をＰ型で形成し、かつ、第一の多結晶シリコン領域３の一部は空乏化しないような不純物濃度や厚みなどで構成されている。前者に関しては、第一の多結晶シリコン領域３自体が伝導電子の供給源にならないことに寄与しており、後者に関しては、第一の多結晶シリコン領域３が全域空乏化して例えば図２などに示すような表面金属電極６からの伝導電子の供給が行われないように、少なくともアノード側の伝導電子供給源と分断することに寄与している。さらに、第一の多結晶シリコン領域の空乏化せずに残っている領域の厚みが、第一の多結晶シリコン領域における電子の拡散長より大きい場合は、より一層、電子の供給源から分断できる。
さらに、第３の耐圧保持能力という観点では、バンドギャップが狭い半導体材料側（ここでは第一の多結晶シリコン領域３側）での所定の電界下で発生するキャリアを抑制する効果を有しており、例えば第一の多結晶シリコン領域３にてアバランシェ降伏が起こりにくい構造となっている。ヘテロ接合を形成するそれぞれの半導体領域に電位分配される割合は、耐圧保持能力に大きく影響し、半導体材料の誘電率や不純物濃度で概ね決まる。例えば誘電率が同等であれば、同程度の不純物濃度の場合概ね半分ずつ印加される。すなわち、バンドギャップが大きく所定の電界下で発生するキャリアが小さいエピタキシャル領域２の特性を生かすためには、少なくともカソード／アノード間に印加される電位差の半分以上をエピタキシャル領域２にて保持する必要が有り、第一の多結晶シリコン領域３の不純物濃度をエピタキシャル領域２の不純物濃度に比べて同等以上にすることで効果を得ることができる。
さらに、エピタキシャル領域２の耐圧保持力をさらに生かすためには、電位分配される割合が、各材料の臨界電界強度の比率以上にエピタキシャル領域２に電位が分配されることでさらに効果を得ることができる。
このことから、本実施例においては、例えばエピタキシャル領域２の不純物濃度が１０１６ｃｍ−３、厚みが１０μｍとしているのに対して、第一の多結晶シリコン領域３の不純物濃度が１０１８ｃｍ−３、厚みが０.５μｍとしている。このとき、本実施例においてカソード／アノード間に１０００Ｖの電圧を印加した場合を数値計算すると、第一の多結晶シリコン領域３に拡がる電位差は高々１０Ｖ以下となり、電界の広がりも０.２μｍ程度となる。つまり、９９０Ｖはエピタキシャル領域２にて電圧を保持していることになる。ここでは、第一の多結晶シリコン領域３の不純物濃度が１０１８ｃｍ−３の場合を一例として示しているが、第一の多結晶シリコン領域３の不純物濃度が高いほど、上記本実施の形態における３つの要件とも、より高い遮断性を実現する方向に作用するため、遮断性を向上するには、第一の多結晶シリコン領域３の不純物濃度は高いほうが良い。
このことから、本実施例においては、例えばエピタキシャル領域２の不純物濃度が１０１６ｃｍ−３、厚みが１０μｍとしているのに対して、第一の多結晶シリコン領域３の不純物濃度が１０１８ｃｍ−３、厚みが０.５μｍとしている。このとき、本実施例においてカソード／アノード間に１０００Ｖの電圧を印加した場合を数値計算すると、第一の多結晶シリコン領域３に拡がる電位差は高々１０Ｖ以下となり、電界の広がりも０.２μｍ程度となる。つまり、９９０Ｖはエピタキシャル領域２にて電圧を保持していることになる。ここでは、第一の多結晶シリコン領域３の不純物濃度が１０１８ｃｍ−３の場合を一例として示しているが、第一の多結晶シリコン領域３の不純物濃度が高いほど、上記本実施の形態における３つの要件とも、より高い遮断性を実現する方向に作用するため、遮断性を向上するには、第一の多結晶シリコン領域３の不純物濃度は高いほうが良い。
上記のように、ショットキー接合ダイオードのごとく耐圧保持をエピタキシャル領域２にて行い、かつ、第一の多結晶シリコン領域３側における伝導電子の発生を抑えることで漏れ電流特性を劇的に改善している。そのため、本実施例を数値計算した結果をみてみると、図７に示したように、逆方向特性がＰＮ接合のように、所定の電界下で発生するキャリアによって漏れ電流が決まるような波形が得られている。このことから、本実施例においては、常温での漏れ電流を抑えることができるため、より高い温度での動作も可能となる。
以上、説明したように、本実施例においては、エピタキシャル領域２がＮ型の場合には、第一の多結晶シリコン領域３をＰ型に限定し、かつ、一部が空乏化しない構成とすることで漏れ電流を低減している。また、漏れ電流の発生する割合が小さいエピタキシャル領域２の特性を最低限生かすために、第一の多結晶シリコン領域３の不純物濃度をエピタキシャル領域２の不純物濃度と同等以上とし、さらに、エピタキシャル領域２の耐圧保持力をさらに生かすためには、エピタキシャル領域２と第一の多結晶シリコン領域３の臨界電界強度の比率以上にエピタキシャル領域２に電位が分配される構成としている。また、第一の多結晶シリコン領域の空乏化せずに残っている領域の厚みが、第一の多結晶シリコン領域における電子の拡散長より大きくなるようにしている。
このように構成することで、ヘテロ接合ダイオードのアノード／カソード間に逆バイアスを印加した場合に、第一の多結晶シリコン領域３からの電子の供給が劇的に減り、少なくとも逆方向漏れ電流特性がＰＮ接合のごとく、所定電界により発生するキャリアが主因の漏れ電流特性が得られる構成となるため、漏れ電流が大きく減少する。
つまり、本実施の形態は外見的な順方向特性はショットキーダイオードと同等でありながら、逆方向特性はＰＮ接合と同様の漏れ電流メカニズムもつため、ショットキーダイオードに比べて漏れ電流が小さいという特徴を有する。
なお、図１および図２においては、多結晶シリコン層１０１が第一の多結晶シリコン領域３単一の導電型および不純物濃度にて説明してきたが、例えば図８や図３のように多結晶シリコン領域３とは導電型もしくは不純物濃度が異なる第二の多結晶シリコン領域７を有していても良い。つまり、第一の多結晶シリコン領域３と第二の多結晶シリコン領域７とで多結晶シリコン層１０１を構成している場合である。上記第二の多結晶シリコン領域７はＰ型もしくはＮ型のどちらでもあって良いし、不純物濃度も第一の多結晶シリコン領域３よりも大きくても小さくても良い。いずれにしても、ヘテロ接合ダイオードの構成の中に、少なくとも一部でも本実施例で説明した構成が含まれていれば、効果をもたらすことが可能である。
なお、図３は、図２の構成において、第一の多結晶シリコン領域３の一部を第二の多結晶シリコン領域７にした構造であるが、図１の構成において、図３のように第一の多結晶シリコン領域３の一部を第二の多結晶シリコン領域７にした構造も勿論可能である。
また、図８に示すように、第一の多結晶シリコン領域３と表面金属電極６との間に第二の多結晶シリコン領域７を設けた構造のように、積層する形状で導電型および不純物濃度が異なっていても良い。また、図８とは逆に、第一の多結晶シリコン領域３を表面金属電極６とで挟みこむように、第二の多結晶シリコン領域７を第一の多結晶シリコン領域３の下に形成していても良い。上記第二の多結晶シリコン領域７はＰ型もしくはＮ型のどちらでもあって良いし、不純物濃度も第一の多結晶シリコン領域３よりも大きくても小さくても良い。いずれにしても、本発明で発見した動作特性を発揮する構成が含まれていれば、同様の効果をもたらすことが可能である。
また、図８に示すように、第一の多結晶シリコン領域３と表面金属電極６との間に第二の多結晶シリコン領域７を設けた構造のように、積層する形状で導電型および不純物濃度が異なっていても良い。また、図８とは逆に、第一の多結晶シリコン領域３を表面金属電極６とで挟みこむように、第二の多結晶シリコン領域７を第一の多結晶シリコン領域３の下に形成していても良い。上記第二の多結晶シリコン領域７はＰ型もしくはＮ型のどちらでもあって良いし、不純物濃度も第一の多結晶シリコン領域３よりも大きくても小さくても良い。いずれにしても、本発明で発見した動作特性を発揮する構成が含まれていれば、同様の効果をもたらすことが可能である。
（実施例２）
図４は本発明による半導体装置の実施例２の断面図であり、実施例１の図２に対応した図である。本実施例においては、図２と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
図４では図２で示したヘテロ接合ダイオードのヘテロ接合界面の一部に、ゲート絶縁膜９を介してゲート電極８を形成し、所謂トランジスタを構成している。図４に示すように、本実施例においてはエピタキシャル領域２に溝を形成した構成としているが、溝を形成しないいわゆるプレーナ型の構成でもかまわない。
図４は本発明による半導体装置の実施例２の断面図であり、実施例１の図２に対応した図である。本実施例においては、図２と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
図４では図２で示したヘテロ接合ダイオードのヘテロ接合界面の一部に、ゲート絶縁膜９を介してゲート電極８を形成し、所謂トランジスタを構成している。図４に示すように、本実施例においてはエピタキシャル領域２に溝を形成した構成としているが、溝を形成しないいわゆるプレーナ型の構成でもかまわない。
次に動作を説明する。本実施例においては、例えば表面電極６を接地し、裏面金属電極４に正電位を印加して使用する。
まず、ゲート電極８を例えば接地電位もしくは負電位とした場合は、遮断状態を保持する。すなわち、第一の多結晶シリコン領域３とエピタキシャル領域２とのヘテロ接合界面には、それぞれ伝導電子に対するエネルギー障壁が形成されているためである。このとき、本実施例においては、実施例１で説明したように、漏れ電流特性が所定の電界下で発生するキャリアが主因となる程小さくなるように構成をしているため、より高い遮断性を保持できると共に、漏れ電流の温度特性が非常に小さいという効果を有している。
まず、ゲート電極８を例えば接地電位もしくは負電位とした場合は、遮断状態を保持する。すなわち、第一の多結晶シリコン領域３とエピタキシャル領域２とのヘテロ接合界面には、それぞれ伝導電子に対するエネルギー障壁が形成されているためである。このとき、本実施例においては、実施例１で説明したように、漏れ電流特性が所定の電界下で発生するキャリアが主因となる程小さくなるように構成をしているため、より高い遮断性を保持できると共に、漏れ電流の温度特性が非常に小さいという効果を有している。
次に、遮断状態から導通状態へと転じるべくゲート電極８に正電位を印加した場合は、ゲート絶縁膜９を介して第一の多結晶シリコン領域３とエピタキシャル領域２が接するヘテロ接合界面までゲート電界が及ぶため、ゲート電極８近傍の第一の多結晶シリコン領域３およびエピタキシャル領域２には伝導電子の反転層が形成される。すなわち、ゲート電極８近傍の第一の多結晶シリコン領域３とエピタキシャル領域２との接合界面における第一の多結晶シリコン領域３側のポテンシャルが押し下げられ、かつ、エピタキシャル領域２側のエネルギー障壁が急峻になることからエネルギー障壁中を伝導電子が導通することが可能となる。
図４においては、一例として表面金属電極６とエピタキシャル領域２とを第一の多結晶シリコン領域３を介して、ゲート電極８（絶縁膜９を介して）でつなぐ構造を示しているが、図５に示すように、表面金属電極６と第一の多結晶シリコン領域３との間に、第二の多結晶シリコン領域７を介していても良い。つまり第一の多結晶シリコン領域３と第二の多結晶シリコン領域７とで多結晶シリコン層１０１を構成している場合である。上記の第二の多結晶シリコン領域７の導電型および不純物濃度はいずれでも良いが、例えばＮ型の高不純物濃度とすれば、伝導電子の供給が行いやすい。
また、図６に示すように、ゲート電極８にゲート絶縁膜９を介して接する多結晶シリコン領域を第三の多結晶シリコン領域１０で形成してもよい。この場合には第一の多結晶シリコン領域３と第二の多結晶シリコン領域７と第三の多結晶シリコン領域１０とで多結晶シリコン層１０１を構成している。上記の第三の多結晶シリコン領域１０の導電型および不純物濃度はいずれでも良いが、例えばＰ型で第一の多結晶シリコン領域よりも低不純物濃度で形成すれば、電流が導通するチャネル部がより反転しやすくなり、さらに駆動力が向上する。
次に導通状態から遮断状態に移行すべく、再びゲート電極８を接地電位にすると、第一の多結晶シリコン領域３およびエピタキシャル領域２のヘテロ接合界面に形成されていた伝導電子の反転状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、第一の多結晶シリコン領域３からエピタキシャル領域２への伝導電子の流れが止まり、さらにエピタキシャル領域２中にあった伝導電子は炭化珪素基板１に流れ枯渇すると、エピタキシャル領域２側にはヘテロ接合部から空乏層が広がり遮断状態となる。
また、本実施例においては、従来構造と同様に、例えば表面金属電極６を接地し、裏面金属電極４に負電位が印加された逆方向導通（還流動作）も可能である。
例えば表面金属電極６およびゲート電極８を接地電位とし、裏面金属電極４に所定の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、エピタキシャル領域２側から第一の多結晶シリコン領域３側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。
なお、上述したゲート電極８を接地にせずに制御電極として使用する場合も可能である。
例えば表面金属電極６およびゲート電極８を接地電位とし、裏面金属電極４に所定の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、エピタキシャル領域２側から第一の多結晶シリコン領域３側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。
なお、上述したゲート電極８を接地にせずに制御電極として使用する場合も可能である。
このように、本実施例においては一例としてヘテロ接合部をゲート駆動するスイッチ素子（トランジスタ）の一部に実施例１で説明した漏れ電流低減機構を使用した場合を説明してきたが、図９または図１０のようなスイッチ素子の一部に内蔵された還流ダイオードとして使用しても良い。
図９は炭化珪素からなるＭＯＳＦＥＴにヘテロダイオードが内蔵された構成をしており、第一導電型の炭化珪素基板１１およびエピタキシャル領域１２からなる半導体基体に、第二導電型のベース領域１３と第一導電型のソース領域１４が形成されており、エピタキシャル領域１２とベース領域１３とソース領域１４の上面に接するようにゲート絶縁膜１５を介してゲート電極１６が形成されている。また、ベース領域１３とソース領域１４はソース電極１７に接続されており、炭化珪素基板１１はドレイン電極１８に接続されている。さらに、エピタキシャル領域１２とはバンドギャップが異なり、例えば多結晶シリコンからなる第一の多結晶シリコン領域１９がエピタキシャル領域１２とヘテロ接合を形成するように配置されている。この第一の多結晶シリコン領域１９はソース電極１７に接続されている。このように、ＭＯＳＦＥＴの内蔵還流ダイオードとして用いられた場合においても、前述の通り、遮断状態におけるヘテロ接合部での漏れ電流を大幅に低減することができるため、遮断性が高く、高温動作に強い半導体装置を提供することができる。
図９は炭化珪素からなるＭＯＳＦＥＴにヘテロダイオードが内蔵された構成をしており、第一導電型の炭化珪素基板１１およびエピタキシャル領域１２からなる半導体基体に、第二導電型のベース領域１３と第一導電型のソース領域１４が形成されており、エピタキシャル領域１２とベース領域１３とソース領域１４の上面に接するようにゲート絶縁膜１５を介してゲート電極１６が形成されている。また、ベース領域１３とソース領域１４はソース電極１７に接続されており、炭化珪素基板１１はドレイン電極１８に接続されている。さらに、エピタキシャル領域１２とはバンドギャップが異なり、例えば多結晶シリコンからなる第一の多結晶シリコン領域１９がエピタキシャル領域１２とヘテロ接合を形成するように配置されている。この第一の多結晶シリコン領域１９はソース電極１７に接続されている。このように、ＭＯＳＦＥＴの内蔵還流ダイオードとして用いられた場合においても、前述の通り、遮断状態におけるヘテロ接合部での漏れ電流を大幅に低減することができるため、遮断性が高く、高温動作に強い半導体装置を提供することができる。
図１０においても同様であり、炭化珪素からなるJＦＥＴ（ソース領域２４と第一の多結晶シリコン領域２９は奥行き方向に交互に形成されている）にヘテロダイオードが内蔵された構成で還流ダイオードとして用いられた場合、遮断状態におけるヘテロ接合部での漏れ電流を大幅に低減することができるため、遮断性が高く、高温動作に強い半導体装置を提供することができる。なお、図１０において、２１は炭化珪素基板、２２はエピタキシャル領域、２３はベース領域、２４はソース領域、２５は絶縁膜、２６はゲート電極、２７はソース電極、２８はドレイン電極、２９は第一の多結晶シリコン領域である。
以上のように、いずれにしても、トランジスタを構成する各部において、少なくとも一部でも本実施例で説明した第一の多結晶シリコン領域が含まれていれば、漏れ電流低減の効果をもたらすことが可能である。
以上のように、いずれにしても、トランジスタを構成する各部において、少なくとも一部でも本実施例で説明した第一の多結晶シリコン領域が含まれていれば、漏れ電流低減の効果をもたらすことが可能である。
以上、実施例１および実施例２においては、炭化珪素を基板材料とした半導体装置を一例として説明したが、基板材料はシリコン、シリコンゲルマン、窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。
また、全ての実施例において、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。
また、全ての実施例において、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。
また、全ての実施例において、裏面金属電極４と表面金属電極６とをエピタキシャル領域２を挟んで対向するように配置し、両者間の電流を縦方向に流す所謂縦型構造で説明してきたが、例えば裏面金属電極４と表面金属電極６とを同一主面上に配置し、両者間の電流を横方向に流す所謂横型構造であってもかまわない。
また、第一の多結晶シリコン領域３、第二の多結晶シリコン領域７、第三の多結晶シリコン領域１０に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する半導体材料であれば各々別々の材料でも、どの材料でもかまわない。例えば単結晶シリコンやアモルファスシリコンなど他のシリコン材料でもかまわないし、ゲルマニウムやシリコンゲルマンなどの他の半導体材料でもよい。つまり、半導体材料が異なると、順方向動作時の内蔵電位と逆方向動作時の漏れ電流の大きさがそれぞれ異なって得られるが、いずれにしてもショットキー接合ダイオードとは異なる逆方向特性が得られるようなヘテロ接合が形成さえできれば、同様の効果が得られる。このように一般的な半導体材料で容易に実現することができるとともに、一般的な製造工程で作製することができる。
また、一例として、エピタキシャル領域２としてＮ型の炭化珪素を、第一の多結晶シリコン領域３としてＰ型の多結晶シリコンを用いて説明しているが、Ｐ型の炭化珪素とＮ型の多結晶シリコンの組み合わせでもよい。
また、多結晶シリコン層１０１の不純物濃度が炭化珪素半導体基体１００の不純物濃度に比べて、少なくとも多結晶シリコン層１０１の臨界電界強度に対する炭化珪素半導体基体１００の臨界電界強度の比率以上に高くなるように構成すれば、遮断時において、炭化珪素半導体基体１００と多結晶シリコン層１０１間に印加されている電位差を、臨界電界の高い炭化珪素半導体基体１００側でもたせることにより、より高い遮断性能を実現することができる。
さらに本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
さらに本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
１…炭化珪素基板 ２…エピタキシャル領域
３…第一の多結晶シリコン領域 ４…裏面金属電極
５…電界緩和領域 ６…表面金属電極
７…第二の多結晶シリコン領域 ８…ゲート電極
９…ゲート絶縁膜 １０…第三の多結晶シリコン領域
１１…炭化珪素基板 １２…エピタキシャル領域
１３…ベース領域 １４…ソース領域
１５…ゲート絶縁膜 １６…ゲート電極
１７…ソース電極 １８…ドレイン電極
１９…第一の多結晶シリコン領域 ２１…炭化珪素基板
２２…エピタキシャル領域 ２３…ベース領域
２４…ソース領域 ２５…絶縁膜
２６…ゲート電極 ２７…ソース電極
２８…ドレイン電極 ２９…第一の多結晶シリコン領域
１００…炭化珪素半導体基体 １０１…多結晶シリコン層
３…第一の多結晶シリコン領域 ４…裏面金属電極
５…電界緩和領域 ６…表面金属電極
７…第二の多結晶シリコン領域 ８…ゲート電極
９…ゲート絶縁膜 １０…第三の多結晶シリコン領域
１１…炭化珪素基板 １２…エピタキシャル領域
１３…ベース領域 １４…ソース領域
１５…ゲート絶縁膜 １６…ゲート電極
１７…ソース電極 １８…ドレイン電極
１９…第一の多結晶シリコン領域 ２１…炭化珪素基板
２２…エピタキシャル領域 ２３…ベース領域
２４…ソース領域 ２５…絶縁膜
２６…ゲート電極 ２７…ソース電極
２８…ドレイン電極 ２９…第一の多結晶シリコン領域
１００…炭化珪素半導体基体 １０１…多結晶シリコン層
Claims (9)
- 第一導電型の第一の半導体領域と、前記第一の半導体領域とはバンドギャップが異なり、かつ前記第一の半導体領域とヘテロダイオードを形成する第二の半導体領域とを有し、少なくとも前記第二の半導体領域の所定領域が第二導電型からなり、前記ヘテロダイオードに逆バイアスを印加したときに、前記所定領域の一部は空乏化しないように構成されていることを特徴とする半導体装置。
- 前記ヘテロダイオードに逆バイアスを印加したときに、前記所定領域の空乏化せずに残った厚みが、少なくとも前記第一の半導体領域にとって多数キャリアとなるキャリアに対する前記所定領域の拡散長よりも大きいことを特徴とする請求項１に記載の半導体装置。
- 前記所定領域の不純物濃度が、少なくとも前記第一の半導体領域の不純物濃度に比べて同等以上であることを特徴とする請求項１または請求項２に記載の半導体装置。
- 前記所定領域の不純物濃度が前記第一の半導体領域の不純物濃度に比べて、少なくとも前記第二の半導体領域の臨界電界強度に対する前記第一の半導体領域の臨界電界強度の比率以上に高いことを特徴とする請求項１乃至請求項３の何れかに記載の半導体装置。
- 前記第一の半導体領域からなる半導体基体と、前記半導体基体の一主面に接して前記半導体基体とはバンドギャップが異なったヘテロ半導体領域とを有し、前記ヘテロ半導体領域の少なくとも一部が前記第二の半導体領域からなることを特徴とする請求項１乃至請求項４の何れかに記載の半導体装置。
- 前記ヘテロ半導体領域と前記半導体基体との接合部の一部にゲート絶縁膜を介してゲート電極が形成されていることを特徴とする請求項５に記載の半導体装置。
- 前記第一の半導体領域からなる半導体基体と、前記半導体基体の所定領域に形成された第二導電型のベース領域および第一導電型のソース領域とを有し、少なくとも前記半導体基体および前記ソース領域に接するようにゲート絶縁膜を介してゲート電極を有し、前記半導体基体に接して前記半導体基体とはバンドギャップが異なったヘテロ半導体領域を有し、前記ヘテロ半導体領域の少なくとも一部が前記第二の半導体領域からなることを特徴とする前記請求項１乃至請求項４の何れかに記載の半導体装置。
- 前記第一の半導体領域が炭化珪素から成ることを特徴とする請求項１乃至請求項７の何れかに記載の半導体装置。
- 前記第二の半導体領域が単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくとも何れかであることを特徴とする請求項１乃至請求項８の何れかに記載の半導体装置。
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