RU2548058C1 - Полупроводниковое устройство и способ его изготовления - Google Patents

Полупроводниковое устройство и способ его изготовления Download PDF

Info

Publication number
RU2548058C1
RU2548058C1 RU2013151267/28A RU2013151267A RU2548058C1 RU 2548058 C1 RU2548058 C1 RU 2548058C1 RU 2013151267/28 A RU2013151267/28 A RU 2013151267/28A RU 2013151267 A RU2013151267 A RU 2013151267A RU 2548058 C1 RU2548058 C1 RU 2548058C1
Authority
RU
Russia
Prior art keywords
region
groove
semiconductor device
insulating film
gate electrode
Prior art date
Application number
RU2013151267/28A
Other languages
English (en)
Inventor
Сигехару ЯМАГАМИ
Тецуя ХАЯСИ
Таку СИМОМУРА
Original Assignee
Ниссан Мотор Ко., Лтд.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ниссан Мотор Ко., Лтд. filed Critical Ниссан Мотор Ко., Лтд.
Application granted granted Critical
Publication of RU2548058C1 publication Critical patent/RU2548058C1/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H01L29/7805—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Изобретение относится к полупроводниковым устройствам. В полупроводниковом устройстве анодная область 106 сформирована в нижнем участке канавки 105, в которой сформирован электрод 108 затвора, или в дрейфовой области 102 непосредственно под канавкой 105. Контактное окно 110 сформировано в канавке 105 на глубине, обеспечивающей достижение анодной области 106. Электрод 112 истока встраивается в контактное окно 110 при размещении изолирующей пленки 111 в качестве внутренней стенки. Анодная область 106 и электрод 112 истока электрически соединены и изолированы от электрода 108 затвора посредством изолирующей пленки 111. Изобретение обеспечивает повышение степени интеграции. 2 н. и 7 з.п. ф-лы, 11 ил.

Description

ОБЛАСТЬ ТЕХНИКИ, К КОТОРОЙ ОТНОСИТСЯ ИЗОБРЕТЕНИЕ
[0001] Настоящее изобретение относится к полупроводниковому устройству, включающему в себя транзистор и диод, и к способу его изготовления.
УРОВЕНЬ ТЕХНИКИ
[0002] К настоящему времени в качестве способа такого типа, известен, например, способ, описанный в литературе, представленной ниже (см. патентный документ: выложенная японская патентная публикация № 2005-183563). Этот источник описывает способ для полупроводникового устройства, включающего в себя: транзистор с щелевой структурой, в котором электрод затвора встроен в канавку; и диод, в котором гетерополупроводниковая область используется в качестве анода, а дрейфовая область используется в качестве катода. Гетерополупроводниковая область, которая составляет анод диода, размещается вдоль таких электродов затвора, которые являются смежными друг с другом, с предварительно определенным интервалом с ними, так что она размещается посередине между соответствующими электродами затвора.
СУЩНОСТЬ ИЗОБРЕТЕНИЯ
[0003] В вышеописанном традиционном полупроводниковом устройстве гетерополупроводниковая область размещается и формируется в направлении плоскости полупроводниковой подложки относительно электродов затвора таким образом, что она является смежной с электродами затвора. Другими словами, область, в которой должна формироваться гетерополупроводниковая область, требуется в направлении плоскости полупроводниковой подложки. Как результат, эффективность использования площади элемента в полупроводниковой подложке является недостаточной и это представляет собой препятствие в случае повышения степени интеграции.
[0004] В этой связи настоящее изобретение осуществлено с учетом вышеприведенной проблемы. Цель настоящего изобретения состоит в том, чтобы предоставить полупроводниковое устройство, в котором степень интеграции повышается посредством увеличения эффективности использования площади, и предоставить способ его изготовления.
[0005] Чтобы разрешать вышеприведенную проблему, настоящее изобретение отличается тем, что анодная область формируется в нижнем участке канавки, в которой формируется электрод затвора, или в дрейфовой области непосредственно под канавкой, тем, что контактное окно формируется в канавке на глубине, обеспечивающей достижение анодной области, тем, что электрод истока встроен в контактное окно при размещении изолирующей пленки внутренней стенки между ними, и тем, что анодная область и электрод истока электрически соединены между собой в состоянии изоляции от электрода затвора посредством изолирующей пленки внутренней стенки.
КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖЕЙ
[0006] Фиг.1 является видом в разрезе, показывающим конфигурацию полупроводникового устройства согласно варианту 1 осуществления настоящего изобретения.
Фиг.2A является видом в разрезе технологического процесса, показывающим способ изготовления полупроводникового устройства согласно варианту 1 осуществления настоящего изобретения.
Фиг.2B является видом в разрезе технологического процесса, показывающим способ изготовления полупроводникового устройства согласно варианту 1 осуществления настоящего изобретения.
Фиг.2C является видом в разрезе технологического процесса, показывающим способ изготовления полупроводникового устройства согласно варианту 1 осуществления настоящего изобретения.
Фиг.2D является видом в разрезе технологического процесса, показывающим способ изготовления полупроводникового устройства согласно варианту 1 осуществления настоящего изобретения.
Фиг.2E является видом в разрезе технологического процесса, показывающим способ изготовления полупроводникового устройства согласно варианту 1 осуществления настоящего изобретения.
Фиг.2F является видом в разрезе технологического процесса, показывающим способ изготовления полупроводникового устройства согласно варианту 1 осуществления настоящего изобретения.
Фиг.2G является видом в разрезе технологического процесса, показывающим способ изготовления полупроводникового устройства согласно варианту 1 осуществления настоящего изобретения.
Фиг.2H является видом в разрезе технологического процесса, показывающим способ изготовления полупроводникового устройства согласно варианту 1 осуществления настоящего изобретения.
Фиг.2I является видом в разрезе технологического процесса, показывающим способ изготовления полупроводникового устройства согласно варианту 1 осуществления настоящего изобретения.
Фиг.2J является видом в разрезе технологического процесса, показывающим способ изготовления полупроводникового устройства согласно варианту 1 осуществления настоящего изобретения.
Фиг.3 является видом в разрезе, показывающим конфигурацию полупроводникового устройства согласно варианту 2 осуществления настоящего изобретения.
Фиг.4A является видом в разрезе технологического процесса, показывающим способ изготовления полупроводникового устройства согласно варианту 2 осуществления настоящего изобретения.
Фиг.4B является видом в разрезе технологического процесса, показывающим способ изготовления полупроводникового устройства согласно варианту 2 осуществления настоящего изобретения.
Фиг.4C является видом в разрезе технологического процесса, показывающим способ изготовления полупроводникового устройства согласно варианту 2 осуществления настоящего изобретения.
Фиг.5 является видом сверху, показывающим конфигурацию полупроводникового устройства согласно варианту 3 осуществления настоящего изобретения.
Фиг.6 является видом сверху, показывающим другую конфигурацию полупроводникового устройства согласно варианту 3 осуществления настоящего изобретения.
Фиг.7 является видом сверху, показывающим другую конфигурацию полупроводникового устройства согласно варианту 3 осуществления настоящего изобретения.
Фиг.8 является видом сверху, показывающим другую конфигурацию полупроводникового устройства согласно варианту 3 осуществления настоящего изобретения.
Фиг.9 является видом сверху, показывающим конфигурацию полупроводникового устройства согласно варианту 4 осуществления настоящего изобретения.
Фиг.10 является видом сверху, показывающим другую конфигурацию полупроводникового устройства согласно варианту 4 осуществления настоящего изобретения.
Фиг.11 является видом сверху, показывающим другую конфигурацию полупроводникового устройства согласно варианту 4 осуществления настоящего изобретения.
ПОДРОБНОЕ ОПИСАНИЕ ВАРИАНТОВ ОСУЩЕСТВЛЕНИЯ
[0007] Посредством использования чертежей ниже приводится описание вариантов осуществления для осуществления настоящего изобретения.
Первый вариант осуществления
[0008] Фиг.1 является видом сверху, показывающим конфигурацию полупроводникового устройства согласно варианту 1 осуществления настоящего изобретения. Полупроводниковое устройство варианта 1 осуществления, которое показано на Фиг.1, компонуется посредством использования полупроводниковой подложки из карбида кремния и включения в структуру MOSFET-транзистора и диода. На Фиг.1, на одной из основных поверхностей полупроводниковой подложки 101 с высокой концентрацией примеси n-типа (n+-типа) из карбида кремния, формируется дрейфовая область 102, состоящая из эпитаксиального слоя (n--типа) с низкой концентрацией примеси n-типа, состоящего из карбида кремния.
[0009] На одной из основных поверхностей (т.е. на передней поверхности) дрейфовой области 102, формируются область 103 кармана p-типа и область 104 истока n+-типа. Кроме того, формируется канавка 105 с глубиной, обеспечивающей проникновение через область 103 кармана p-типа и область 104 истока n+-типа и достижение дрейфовой области 102. В дрейфовой области 102 непосредственно под канавкой 105 анодная область 106 формируется посредством избирательного введения примесей, и верхняя поверхность анодной области 106 формирует нижнюю поверхность канавки 105. Эта анодная область 106 формируется из проводника с каналом p-типа в варианте 1 осуществления, составляет диод с p-n-переходом на поверхности перехода с дрейфовой областью n-типа и выступает в качестве анода этого диода.
[0010] На боковой поверхности канавки 105 и нижнем участке канавки 105, изолирующая пленка 107 затвора формируется таким образом, что она контактирует с дрейфовой областью 102, областью 103 кармана и областью 104 истока. На боковой поверхности канавки электрод 108 затвора встроен при размещении изолирующей пленки 107 затвора между ними. Межслойная изолирующая пленка 109 формируется на верхней поверхности электрода 108 затвора и покрывает электрод 108 затвора.
[0011] В канавке 105 контактное окно 110 формируется так, что оно окружено посредством электрода 108 затвора. В контактном окне 110 электрод 112 истока формируется при размещении между ними изолирующей пленки 111 внутренней стенки, которая покрывает боковую поверхность электрода 108 затвора. Электрод 112 истока формируется на области 104 истока и межслойной изолирующей пленке 109. Этот электрод 112 истока соединяет область 104 истока и анодную область 106 между собой омическим контактом, т.е. с низким электрическим сопротивлением. Электрод 112 истока и электрод 108 затвора изолируются друг от друга посредством межслойной изолирующей пленки 109 и изолирующей пленки 111 внутренней стенки.
[0012] На другой из основных поверхностей (т.е. на задней поверхности) полупроводниковой подложки 101, электрод 113 стока формируется так, что он соединен с ней омическим контактом, т.е. с низким электрическим сопротивлением.
[0013] Далее, посредством использования видов в разрезе процесса изготовления, показанных на Фиг.2A-2J, приводится описание способа изготовления полупроводникового устройства согласно варианту 1 осуществления.
[0014] Во-первых, в процессе, показанном на Фиг.2A, на такой одной основной поверхности полупроводниковой подложки 101 n+-типа формируется дрейфовая область 102, состоящая из эпитаксиального слоя n--типа карбида кремния. Карбид кремния имеет некоторые политипы (кристаллический полиморфизм), и здесь описание приводится с допущением, что политип является типичным 4H. Полупроводниковая подложка 101 имеет толщину в пределах приблизительно от нескольких десятков до нескольких сотен микрометров. Дрейфовая область 102 формируется, например, с концентрацией примесей в пределах от 1E14 до 1E18 см-3 и с толщиной в пределах от нескольких до нескольких десятков микрометров.
[0015] Затем, в процессе, показанном на Фиг.2B, область 103 кармана p-типа и область 104 истока n+-типа формируются на дрейфовой области 102 посредством ионной имплантации. Материал для маски может формироваться на дрейфовой области 102 посредством процесса, который показан ниже, чтобы формировать рисунок в ионно-имплантированной области. Например, пленка из оксида кремния может быть использована в качестве материала для маски, и в качестве способа осаждения могут быть использованы способ термохимического осаждения из паровой фазы и способ плазмохимического осаждения из паровой фазы.
[0016] После этого в резисте на материале для маски формируется рисунок (не показан). В качестве способа формирования рисунка может быть использован общий метод фотолитографии. Материал для маски избирательно удаляется посредством травления посредством использования резиста с рисунком в качестве маски. В качестве способа травления может быть использовано жидкостное травление с использованием плавиковой кислоты и сухое травление, к примеру реактивное ионное травление.
[0017] После того как материал для маски избирательно удаляется посредством травления, резист удаляется посредством кислородной плазмы, серной кислоты и т.п. Посредством использования резиста с рисунком в качестве маски, примеси p-типа и n-типа ионно-имплантируются, и формируются область 103 кармана p-типа и область 104 истока n+-типа. В качестве примесей p-типа, например, могут быть использованы алюминий и бор. В качестве примесей n-типа, например, может быть использован азот. В это время такие ионы имплантируются в состоянии, в котором полупроводниковая подложка 101 нагревается приблизительно до 600°C, за счет чего может подавляться возникновение кристаллического дефекта в имплантированной области.
[0018] После ионной имплантации материал для маски удаляется, например, посредством жидкостного травления с использованием плавиковой кислоты. После этого, примеси, ионно-имплантированные таким способом, активируются посредством выполнения их термической обработки. В качестве температуры термической обработки может быть использована температура приблизительно в 1700°C, а в качестве атмосферы могут быть надлежащим образом использованы аргон и азот. Этот процесс термической обработки может быть реализован после процесса, который показан на Фиг.2D и описан ниже.
[0019] Затем, в процессе, показанном на Фиг.2C, канавка 105 формируется в дрейфовой области 102. Во-первых, материал 201 для маски формируется на области 104 истока. В качестве материала 201 для маски может быть использована изолирующая пленка с рисунком, сформированным аналогичным образом, как процесс, ранее показанный на Фиг.2B. После этого канавка 105 формируется посредством использования материала 201 для маски в качестве маски. В качестве способа для формирования канавки надлежащим образом используется способ сухого травления. Глубина канавки 105 задается как глубина, обеспечивающая проникновение через область 103 кармана и область 104 истока и достижение дрейфовой области 102.
[0020] Далее, в процессе, показанном на Фиг.2D, анодная область 106 с каналом p-типа избирательно формируется в дрейфовой области 102 непосредственно под канавкой 105. В качестве способа формирования анодной области 106 может быть использована ионная имплантация. В качестве маски во время ионной имплантации может быть использован материал 201 для маски, используемый в процессе, ранее показанном на Фиг.2C. Таким образом, в дрейфовой области 102 непосредственно под канавкой 105, анодная область 106 может избирательно формироваться при самовыравнивании. Виды ионов для использования в ионной имплантации и температура подложки являются аналогичными видам ионов и температуре в процессе, ранее показанном на Фиг.2B и, соответственно, опускаются здесь.
[0021] Далее в процессе, показанном на Фиг.2E, на верхней поверхности анодной области 106 (т.е. на нижней поверхности канавки 105), на боковой поверхности канавки 105 и на области 104 истока изолирующая пленка 107 затвора осаждается и формируется, например, с толщиной в пределах приблизительно от 100 до 1000 A. В качестве изолирующей пленки 107 затвора может быть надлежащим образом использована пленка из оксида кремния, а в качестве способа осаждения используются способ термического оксидирования, способ термохимического осаждения из паровой фазы, способ плазмохимического осаждения из паровой фазы, способ напыления и т.п.
[0022] После того как изолирующая пленка 107 затвора осаждается и формируется, обработка отжига может быть выполнена при температуре приблизительно в 1000°C в атмосфере азота, аргона, N2O и т.п., с тем чтобы уменьшать пограничное состояние между областью 103 кармана и изолирующей пленкой 107 затвора.
[0023] Затем, поликристаллический кремний 202, который имеет введенные в него примеси и становится электродом 108 затвора, осаждается и формируется в канавке 105 и на области 104 истока при размещении изолирующей пленки 107 затвора между ними. В качестве способа осаждения может быть использован общий способ химического осаждения из паровой фазы (CVD) при низком давлении.
[0024] Затем, в процессе, показанном на Фиг.2F, вся поверхность поликристаллического кремния 202 протравливается, и поликристаллический кремний 202 в области, отличной от внутренней части канавки 105, удаляется. Альтернативно, в резисте на поликристаллическом кремнии 202 формируется рисунок, и, за счет использования этого рисунка в резисте в качестве маски, поликристаллический кремний 202 избирательно удаляется, и на нем образуется рисунок, например, посредством использования сухого травления. Таким образом, поликристаллический кремний 202 в области, отличной от внутренней части канавки 105, удаляется.
[0025] Затем, в процессе, показанном на Фиг.2G, межслойная изолирующая пленка 109 избирательно формируется на поликристаллическом кремнии 202. В качестве межслойной изолирующей пленки 109 надлежащим образом используется пленка из оксида кремния. В качестве способа формирования межслойная изолирующая пленка 109 может формироваться посредством избирательного термического оксидирования поликристаллического кремния 202. Скорость термического оксидирования поликристаллического кремния превышает скорость термического оксидирования карбида кремния. Соответственно, в случае выполнения термического оксидирования для поликристаллического кремния 202, межслойная изолирующая пленка 109 может формироваться на поликристаллическом кремнии 202 при самовыравнивании. Альтернативно, во-первых, межслойная изолирующая пленка 109 осаждается посредством использования способа термохимического осаждения из паровой фазы, способа плазмохимического осаждения из паровой фазы, способа напыления и т.п., и рисунок в резисте формируется на осажденной межслойной изолирующей пленке 109. После этого, посредством использования этого рисунка в резисте в качестве маски, межслойная изолирующая пленка 109 на области 104 истока может избирательно удаляться.
[0026] Затем, в процессе, показанном на Фиг.2H, контактное окно 110 открывается и формируется в межслойной изолирующей пленке 109 и поликристаллическом кремнии 202. В качестве способа формирования может быть использовано сухое травление с использованием, в качестве маски, резиста с нанесенным рисунком посредством фотолитографии. Таким образом, электрод 108 затвора, изготовленный из поликристаллического кремния, формируется таким образом, что он окружает контактное окно 110. Фиг.2H иллюстрирует случай, в котором изолирующая пленка 107 затвора остается в нижнем участке контактного окна 110. Между тем, верхняя поверхность части анодной области 106 может оставляться незащищенной посредством избирательного удаления, посредством травления, изолирующей пленки 107 затвора в нижнем участке контактного окна 110.
[0027] Затем, в процессе, показанном на Фиг.21, изолирующая пленка 111 внутренней стенки формируется на внутренней стенке контактного окна 110, т.е. на боковой поверхности, для которой оставляется незащищенным электрод 108 затвора. В качестве способа формирования изолирующая пленка 111 внутренней стенки может формироваться посредством термического оксидирования электрода 108 затвора, изготовленного из поликристаллического кремния. Альтернативно, изолирующая пленка 111 внутренней стенки может осаждаться и формироваться посредством использования способа термохимического осаждения из паровой фазы, способа плазмохимического осаждения из паровой фазы, способа напыления и т.п.
[0028] Затем, в процессе, показанном на Фиг.2J, поверхность анодной области 106 непосредственно под контактным окном 110 избирательно оставляется незащищенной. В качестве способа оставления незащищенной изолирующая пленка 107 затвора в нижнем участке контактного окна 110 избирательно удаляется посредством анизотропного сухого травления.
[0029] В это время, межслойная изолирующая пленка 109 заранее формируется толще изолирующей пленки 107 затвора, оставшейся на нижней поверхности контактного окна 110, и изолирующей пленки 111 внутренней стенки. Таким образом, межслойная изолирующая пленка 109 может оставаться даже после того, как изолирующая пленка 107 затвора, оставшаяся на нижней поверхности контактного окна 110, травится. Кроме того, посредством использования анизотропного сухого травления, появляется возможность избирательно удалять, посредством травления, изолирующую пленку 107 затвора в нижнем участке канавки 105 без травления изолирующей пленки 111 внутренней стенки на внутренней стенки контактного окна 110. Посредством реализации процесса так, как описано выше, контактное окно 110 может формироваться в канавке 105 при самовыравнивании так, что оно окружено посредством электрода 108 затвора.
[0030] Затем, электрод 112 истока осаждается и формируется таким образом, что он соединяется с областью 103 кармана, областью 104 истока и анодной областью 106 омическим контактом при электрически низком сопротивлении. Кроме того, электрод 113 стока осаждается и формируется на другой из основных поверхностей полупроводниковой подложки 101.
[0031] В качестве электрода 112 истока и электрода 113 стока, надлежащим образом используется силицид никеля; тем не менее, могут быть использованы сплавы силицида кобальта, силицида титана и т.п. В качестве способа осаждения, может быть использован способ испарения, способ напыления, способ CVD и т.п. Кроме того, может приспосабливаться структура электродов с уложенной структурой, в которой титан и алюминий укладываются на электроде 112 истока или на электроде 113 стока. В качестве способа формирования силицида никеля, во-первых, никель осаждается и после того отжигается при температуре 1000°C, и никель сплавляется с карбидом кремния.
[0032] Посредством подвергания процессам, описанным выше, полностью изготавливается полупроводниковое устройство согласно варианту 1 осуществления, который показан на Фиг.1.
[0033] Далее приводится описание базовых операций в полупроводниковом устройстве с конфигурацией, показанной на Фиг.1.
[0034] Полупроводниковое устройство с конфигурацией, показанной на Фиг.1, управляет потенциалом электрода 108 затвора в состоянии, в котором предварительно определенный положительный потенциал прикладывается к электроду 113 стока при использовании потенциала электрода 112 истока в качестве опорного, и в силу этого выступает в качестве транзистора. Другими словами, когда напряжение между электродом 108 затвора и электродом 112 истока задается равным предварительно определенному пороговому напряжению или больше, инверсионный слой формируется в области канала области 103 кармана на боковой поверхности электрода 108 затвора. Таким образом, транзистор переходит во включенное состояние, и электрический ток вытекает из электрода 113 стока в электрод 112 истока.
[0035] Между тем, когда напряжение между электродом 108 затвора и электродом 112 истока задается равным предварительно определенному пороговому напряжению или меньше, инверсионный слой исчезает и транзистор переходит в отключенное состояние, и ток отсекается. В этом состоянии напряжение не менее чем от нескольких сотен до нескольких тысяч напряжений прикладывается между стоком и истоком в зависимости от напряжений, приложенных к электроду 112 истока и электроду стока.
[0036] В случае, если предварительно определенный отрицательный потенциал прикладывается к электроду 113 стока при использовании потенциала электрода 112 истока в качестве опорного, обратный ток протекает через диод, в котором область 103 кармана p-типа и анодная область 106 используются в качестве анода, и дрейфовая область n-типа 102 используется в качестве катода. Другими словами, этот диод выступает в качестве диода обратного потока.
[0037] Как описано выше, в варианте 1 осуществления, описанном выше, анодная область 106 формируется в дрейфовой области 102 непосредственно под канавкой 105, посредством чего дрейфовая область 102 непосредственно под канавкой 105 становится применимой в качестве сформированной области диода обратного потока. Таким образом, по сравнению со случаем формирования диода в направлении плоскости относительно подложки вдоль электрода затвора, как указано выше, может повышаться такая эффективность использования площади подложки в случае формирования элемента. Следовательно, можно повышать степень интеграции полупроводникового устройства, включающего в себя транзистор и диод обратного потока.
[0038] Кроме того, через контактное окно 110, сформированное таким образом, что оно проникает через электрод 108 затвора, анодная область 106, сформированная в дрейфовой области 102 непосредственно под канавкой 105, и электрод 112 истока соединяются между собой при электрически низком сопротивлении. Таким образом, появляется возможность уменьшать паразитное сопротивление между анодной областью 106 и электродом 112 истока и может предоставляться полупроводниковое устройство с малыми потерями, в котором уменьшаются потери во время операции обратного потока.
[0039] В общем, в случае MOSFET-транзистора, сформированного на подложке из карбида кремния, электрическое поле стока становится более высоким по сравнению с MOSFET-транзистором, сформированным на кремниевой подложке, и, соответственно, ранее требовалось такое противодействие, как утолщение нижнего участка. Следовательно, сопротивление во включенном состоянии MOSFET-транзистора ухудшено.
[0040] В отличие от этого, в варианте 1 осуществления, описанном выше, анодная область 106 формируется в дрейфовой области 102 непосредственно под канавкой 105, посредством чего электрическое поле стока, которое должно применяться к нижнему участку изолирующей пленки 107 затвора в момент, когда MOSFET-транзистор отключен, может ослабляться. Как результат, полупроводниковое устройство с малыми потерями, включающее в себя диод обратного потока, может предоставляться при подавлении ухудшения сопротивления во включенном состоянии MOSFET-транзистора.
[0041] Обычно трудно формировать область с каналом p-типа с низким сопротивлением в карбиде кремния. Кроме того, чтобы ослаблять электрическое поле стока, требуется градиент концентрации, при котором нижний участок анодной области 106 с каналом p-типа задается с низкой концентрацией, а ее верхний участок задается с высокой концентрацией. Следовательно, если только анодная область 106 формируется в дрейфовой области 102 непосредственно под канавкой 105, то поверхностное сопротивление слоя анодной области 106 в направлении глубины по Фиг.1 увеличивается, и возникает ухудшение паразитного сопротивления, которое вызывается посредством варьирования в плоскости обратного тока и посредством поверхностного сопротивления слоя.
[0042] В отличие от этого, в варианте 1 осуществления, описанном выше, анодная область 106 напрямую соединяется с электродом 112 истока при низком сопротивлении непосредственно над ней и, соответственно, появляется возможность подавлять варьирование в плоскости обратного тока.
[0043] Диод, который использует анодную область 106 в качестве анода, является диодом с p-n-переходом, и, соответственно, имеет пороговое напряжение, идентичное пороговому напряжению диода с p-n-переходом, сформированного в области 103 кармана и дрейфовой области 102. Следовательно, однородный обратный ток протекает в плоскости во время операции обратного потока и, соответственно, может подавляться возникновение изменения тока.
[0044] В варианте 1 осуществления, описанном выше, во-первых, формируется канавка 105, которая имеет глубину, обеспечивающую проникновение через область 103 кармана и область 104 истока и достижение дрейфовой области 102. Затем, анодная область 106 формируется в дрейфовой области 102 непосредственно под канавкой 105. Затем, электрод 108 затвора встраивается в канавку 105 при размещении изолирующей пленки 107 затвора между ними, и в электроде 108 затвора формируется контактное окно 110, которое оставляет незащищенной поверхность анодной области 106. После этого, электрод 112 истока, который должен быть соединен с анодной областью 106 в состоянии изоляции от электрода 108 затвора посредством изолирующей пленки 111 внутренней стенки, встраивается и формируется в контактном окне 110. Посредством подвергания процессам изготовления, как описано выше, диод обратного потока может формироваться в дрейфовой области 102 непосредственно под канавкой 105. Таким образом, по сравнению со случаем формирования диода в направлении плоскости относительно подложки вдоль электрода затвора, как указано выше, может повышаться эффективность использования площади подложки в случае формирования элемента. Следовательно, может предоставляться способ изготовления с повышением степени интеграции полупроводникового устройства, включающего в себя транзистор и диод обратного потока.
[0045] В контактном окне 110, сформированном в электроде 108 затвора в канавке 105, электрод 112 истока встраивается и формируется при размещении изолирующей пленки 111 внутренней стенки между ними, посредством чего появляется возможность электрически соединять анодную область 106, которая формируется в дрейфовой области 102 непосредственно под канавкой 105, и область 112 истока между собой в состоянии изоляции от электрода 108 затвора. Таким образом, анодная область 106 и электрод 112 истока могут соединяться между собой при низком сопротивлении в состоянии изоляции от электрода 108 затвора. Как результат, может предоставляться способ изготовления, допускающий изготовление полупроводникового устройства с малыми потерями.
[0046] Межслойная изолирующая пленка 109 заранее формируется толще изолирующей пленки 107 затвора, оставшейся на нижней поверхности контактного окна 110, и изолирующей пленки 111 внутренней стенки. Таким образом, межслойная изолирующая пленка 109 может оставаться даже после того, как изолирующая пленка 107 затвора, оставшаяся на нижней поверхности контактного окна 110, травится. Как результат, диод может формироваться непосредственно под канавкой 105 с хорошей управляемостью.
[0047] В случае травления изолирующей пленки 107 затвора, оставшейся на нижней поверхности контактного окна 110, используется анизотропное сухое травление. Таким образом, без удаления, посредством травления, изолирующей пленки 111 внутренней стенки для внутренней стенки контактного окна 110, изолирующая пленка 107 затвора может избирательно удаляться, и поверхность анодной области 106 может оставляться незащищенной. Как результат, появляется возможность формировать контактное окно 110 при самовыравнивании, и такое полупроводниковое устройство с малыми потерями, в котором диод формируется в дрейфовой области 102 непосредственно под канавкой 105, может формироваться с хорошей управляемостью.
Второй вариант осуществления
[0048] Фиг.3 является видом в разрезе, показывающим конфигурацию полупроводникового устройства согласно варианту 2 осуществления настоящего изобретения.
[0049] Вариант 2 осуществления отличается от варианта 1 осуществления тем, что анодная область 106 формируется в нижнем участке канавки 105, и тем, что эта анодная область 106 формируется из другого типа материала, отличающегося от карбида кремния, который составляет дрейфовую область 102. Другие конфигурации и базовые операции являются аналогичными конфигурациям и базовым операциям вышеупомянутого варианта 1 осуществления и, соответственно, опускаются здесь.
[0050] Хотя анодная область 106 вышеупомянутого варианта 1 осуществления формируется в дрейфовой области 102 непосредственно под канавкой 105, анодная область 106 этого варианта 2 осуществления формируется в нижнем участке канавки 105.
[0051] В качестве другого типа материала, который составляет анодную область 106, может быть использован: материал из металла, такой как титан, алюминий, никель, молибден; или полупроводниковый материал, такой как, к примеру, поликристаллический кремний, который отличается по запрещенной зоне от дрейфовой области 102. В случае, если анодная область 106 формируется из материала из металла, барьер Шотки формируется на поверхности перехода между анодной областью 106 и дрейфовой областью 102, и диод Шотки состоит из них обоих. Этот диод Шотки имеет функцию, чтобы обеспечивать течение обратного тока аналогично диоду с p-n-переходом, описанному в вышеупомянутом варианте 1 осуществления.
[0052] Между тем, диод Шотки является униполярным диодом и может составлять диод с малыми потерями, в котором обратный заряд восстановления подавляется по сравнению с диодом (биполярным диодом) варианта 1 осуществления.
[0053] Далее, посредством использования Фиг.4A-4C, приводится описание способа изготовления полупроводникового устройства в случае формирования анодной области 106 из поликристаллического кремния. Следует отметить, что процессы до процесса, показанного на Фиг.4A, являются аналогичными процессам, показанным на Фиг.2A и Фиг.2B варианта 1 осуществления, упоминаемого выше.
[0054] После того, как завершается процесс, показанный на Фиг.2B, в процессе, показанном на Фиг.4A, канавка 105 формируется посредством использования материала 201 для маски аналогично процессу, показанному на Фиг.2C, показанному выше. В это время, если глубина, в которой должна формироваться анодная область 106, является глубиной, аналогичной глубине по Фиг.2C, отличие от процесса, показанного на Фиг.2C, здесь состоит в том, что канавка 105 формируется глубже канавки 105, сформированной в процессе, показанном на Фиг.2C. Это обусловлено тем, что анодная область 106 формируется в нижнем участке в канавке 105 в этом варианте 2 осуществления, в то время как анодная область 106 формируется в дрейфовой области 102 непосредственно под канавкой 105 в вышеупомянутом варианте 1 осуществления.
[0055] Затем, в процессе, показанном на Фиг.4B, поликристаллический кремний 401 осаждается и формируется на всей поверхности полупроводникового устройства таким образом, что он заполняется, по меньшей мере, в канавку 105. В качестве способа осаждения может быть использован такой общий способ CVD при низком давлении.
[0056] Затем, в процессе, показанном на Фиг.4C, вся поверхность поликристаллического кремния 401, осажденного и сформированного таким образом, протравливается, и материал для маски, используемый в процессе, показанном на Фиг.4A, показанном выше, и поликристаллический кремний 401 в области, отличной от нижнего участка канавки 105, избирательно удаляются. Таким образом, анодная область 106, изготовленная из поликристаллического кремния 401 в качестве другого типа материала, формируется в нижнем участке канавки 105.
[0057] Процессы, которые выполняются далее, являются аналогичными процессу, показанному на Фиг.2E варианта 1 осуществления, который упоминается выше и ниже, и, соответственно, опускаются здесь.
[0058] Как описано выше, в варианте 2 осуществления, описанном выше, анодная область 106, имеющая функцию, аналогичную функции вышеупомянутого варианта 1 осуществления, формируется в нижнем участке канавки 105, и, соответственно, могут быть получены преимущества, аналогичные преимуществам, полученным в варианте 1 осуществления.
[0059] Кроме того, в этом варианте 2 осуществления анодная область 106 формируется из другого типа материала, отличающегося от карбида кремния дрейфовой области 102, за счет чего униполярный диод компонуется между анодной областью 106 и дрейфовой областью 102. Униполярный диод может подавлять обратный заряд восстановления по сравнению с диодом (биполярным диодом) вышеупомянутого варианта 1 осуществления. Таким образом, может предоставляться полупроводниковое устройство, включающее в себя диод с малыми потерями.
[0060] Кроме того, анодная область 106 формируется из поликристаллического кремния. Таким образом, гетеропереход посредством перехода из полупроводников, отличающихся по запрещенной зоне друг от друга, формируется на поверхности перехода между анодной областью 106 и дрейфовой областью 102. Как результат, компонуется диод с гетеропереходом, в котором анодная область 106, изготовленная из поликристаллического кремния, используется в качестве анода, а дрейфовая область 102 из карбида кремния используется в качестве катода. Такой диод с гетеропереходом, сформированный из карбида кремния, работает в качестве униполярного диода, например, как описано в патентном документе патента Японии № 4211642. Следовательно, по сравнению с диодом вышеупомянутого варианта 1 осуществления, появляется возможность подавлять обратный заряд восстановления, и может предоставляться полупроводниковое устройство, включающее в себя диод с малыми потерями.
[0061] Анодная область 106 формируется из поликристаллического кремния, посредством чего, по сравнению со случаем формирования анодной области 106 из металла или сплава, подавляется металлическая примесь в изолирующей пленке 107 затвора, и может подавляться увеличение пограничного состояния. Таким образом, подавляется увеличение сопротивления во включенном состоянии MOSFET-транзистора, и может предоставляться полупроводниковое устройство с малыми потерями.
[0062] Пленка из оксида кремния может формироваться посредством окисления поликристаллического кремния. Таким образом, в случае, если изолирующая пленка 107 затвора формируется посредством термического оксидирования, боковая поверхность и нижняя поверхность изолирующей пленки 107 затвора могут формироваться из идентичной пленки из оксида кремния. Как результат, появляется возможность подавлять концентрацию электрического поля вследствие неоднородности материалов, которые формируют изолирующую пленку 107 затвора, и может предоставляться полупроводниковое устройство с высокой надежностью.
Третий вариант осуществления
[0063] Фиг.5-8 являются видами сверху, показывающими схемы размещения в направлении плоскости (в направлении основной поверхности полупроводниковой подложки) полупроводникового устройства согласно варианту 3 осуществления настоящего изобретения.
[0064] Фиг.5-8 являются видами, когда рассматриваются состояния, в которых электрод 112 истока полупроводникового устройства, показанного на Фиг.1, удаляется, и разрез вдоль линии A-A по Фиг.5 соответствует разрезу, показанному на Фиг.1. В каждом из примеров схемы размещения, показанных на Фиг.5-8, контактные окна 110, сформированные в канавках 105, выстраиваются прерывисто (дискретно). Здесь, нижеприведенное описание приводится при задании, в каждом из Фиг.5-8, поперечного направления поверхности листа относительно плоскости (основной поверхности) полупроводниковой подложки 101 в качестве направления по оси Х и задании ее продольного направления в качестве направления по оси Y.
[0065] В конфигурации, показанной на Фиг.5, множество канавок 105 формируется непрерывно (линейно) в направлении по оси Y на плоскости (основной поверхности) полупроводниковой подложки 101 и размещается дискретно параллельно друг другу в направлении по оси Х. Контактные окна 110, сформированные в канавках 105, размещаются дискретно относительно отдельных канавок 105. Контактные окна 110, сформированные в канавках 105, смежных друг с другом, размещаются линейно в направлении по оси Х. Канавки 105 формируются так, что их ширина (W1) в участках, в которых формируются контактные окна 110, может превышать их ширину (W2) в участках, в которых не формируются контактные окна 110 (W1>W2).
[0066] Посредством приспособления такой конфигурации, в дополнение к преимуществам, полученным в вариантах 1 и 2 осуществления, упомянутых выше, появляется возможность увеличивать длину (ширину каналов транзисторов) внешних границ канавок 105 при поддержании расстояния (L1) между канавками и контактными окнами равным значению, предварительно определенному посредством технических требований и т.п. Таким образом, появляется возможность уменьшать сопротивление во включенном состоянии MOSFET-транзистора, и может предоставляться полупроводниковое устройство с малыми потерями. Здесь расстояние (L1) между канавками и контактными окнами является расстоянием между боковыми поверхностями канавок и боковыми поверхностями контактных окон 110.
[0067] В конфигурации, показанной на Фиг.6, относительно конфигурации, показанной на Фиг.5, контактные окна 110, сформированные в отдельных канавках 105, смежных друг с другом, размещаются попеременно (так, что они не расположены напротив друг друга). Остальное является аналогичным конфигурации по Фиг.5.
[0068] Посредством приспособления такой конфигурации, по сравнению с конфигурацией, показанной на Фиг.5, появляется возможность сокращать шаг (L3) затвора по сравнению с шагом конфигурации, показанной на Фиг.5, показанном выше, при поддержании расстояния (L2) между электродами затвора аналогичным расстоянию конфигурации, показанной на Фиг.5. Таким образом, по сравнению с конфигурацией, показанной на Фиг.5, дополнительно может повышаться степень интеграции полупроводникового устройства. Кроме того, появляется возможность уменьшать сопротивление во включенном состоянии MOSFET-транзистора, и может предоставляться полупроводниковое устройство с малыми потерями. Здесь, как показано на Фиг.5 и Фиг.6, расстояние (L2) между электродами затвора является расстоянием между электродами 108 затвора, сформированными в канавках 105, смежных друг с другом, и шаг (L3) затвора является расстоянием между центрами канавок 105, смежных друг с другом.
[0069] В конфигурации, показанной на Фиг.7, канавки 105 задаются в форме сетки. В этой сетке каждая ее секция имеет четырехугольную форму, как показано на Фиг.7. Контактные окна 110 размещаются на отдельных пересечениях сетки (т.е. в участках, в которых продольные и поперечные канавки 105 пересекают друг друга).
[0070] Посредством приспособления такой конфигурации, появляется возможность повышать плотность сетки при поддержании расстояния (L1) между канавками и контактными окнами равным значению, предварительно определенному посредством технических требований и т.п. Таким образом, может повышаться степень интеграции полупроводникового устройства. Кроме того, появляется возможность уменьшать сопротивление во включенном состоянии MOSFET-транзистора, и полупроводниковое устройство с малыми потерями может формироваться с хорошей управляемостью.
[0071] В конфигурации, показанной на Фиг.8, канавки 105 задаются в форме сетки аналогично случаю на Фиг.7, показанному выше; тем не менее, конфигурация, показанная на Фиг.8, отличается от конфигурации, показанной на Фиг.7, тем, что каждая секция сетки имеет шестиугольную форму. Контактные окна 110 размещаются на отдельных вершинах сетки (т.е. в участках, в которых канавки 105 пересекают друг друга).
[0072] Посредством приспособления такой конфигурации, появляется возможность повышать плотность сетки при поддержании расстояния (L1) между канавками и контактными окнами равным значению, предварительно определенному посредством технических требований и т.п. Таким образом, может повышаться степень интеграции полупроводникового устройства. Кроме того, появляется возможность уменьшать сопротивление во включенном состоянии MOSFET-транзистора, и полупроводниковое устройство с малыми потерями может формироваться с хорошей управляемостью.
[0073] Следует отметить, что, хотя вышеприведенное описание иллюстрирует случай, в котором форма каждой секции сетки представляет собой четырехугольную форму и шестиугольную форму, форма секции может представлять собой другие многоугольные формы или круг. В этом случае контактные окна 110 могут размещаться на вершинах многоугольника или вдоль окружности круга.
Четвертый вариант осуществления
[0074] Фиг.9-11 являются видами сверху, показывающими схемы размещения в направлении плоскости (в направлении основной поверхности полупроводниковой подложки) полупроводникового устройства согласно варианту 4 осуществления настоящего изобретения.
[0075] Фиг.9-11 являются видами, когда рассматриваются состояния, в которых электрод 112 истока полупроводникового устройства, показанного на Фиг.1, удаляется. Хотя контактные окна 110 размещаются дискретно на Фиг.5-8, которые показаны выше, контактные окна 110 формируются непрерывно в каждом из примеров схемы размещения, показанных на Фиг.9-11.
[0076] В конфигурации, показанной на Фиг.9, контактные окна 110 формируются на прямых линиях вдоль внутренних частей канавок 105, сформированных в продольном направлении поверхности листа.
[0077] Посредством приспособления такой конфигурации контактные окна 110 формируются непрерывно, и, соответственно, для анодных областей 106 появляется возможность соединяться с электродами 112 истока, непрерывно встроенными в контактные окна 110 непосредственно над ними. Таким образом, площадь контакта между анодными областями 106 и электродами 112 истока увеличивается, и они могут соединяться между собой при низком сопротивлении. Как результат, может предоставляться такое полупроводниковое устройство с малыми потерями, в котором уменьшается сопротивление во включенном состоянии диода.
[0078] В конфигурации, показанной на Фиг.10, канавки 105 задаются в форме сетки, в которой каждая секция является четырехугольной аналогично случаю, показанному на Фиг.7, показанном выше, и контактные окна 110 и контактные окна 110 также задаются непрерывно в форме сетки вдоль внутренних частей канавок 105 с формой сетки.
[0079] В конфигурации, показанной на Фиг.11, канавки 105 задаются в форме сетки, в которой каждая секция является шестиугольной аналогично случаю, показанному на Фиг.8, показанном выше, и контактные окна 110 также задаются непрерывно в форме сетки вдоль внутренних частей канавок 105 с формой сетки.
[0080] Посредством приспособления таких конфигураций контактные окна 110 формируются непрерывно, и, соответственно, для анодных областей 106 появляется возможность соединяться с электродами 112 истока, непрерывно встроенными в контактные окна 110 непосредственно над ними. Таким образом, площадь контакта между анодными областями 106 и электродами 112 истока увеличивается, и они могут соединяться между собой при низком сопротивлении. Как результат, может предоставляться полупроводниковое устройство с малыми потерями, в котором уменьшается сопротивление во включенном состоянии диода.
[0081] Как описано выше, в соответствующих вышеупомянутых вариантах 1-4 осуществления, хотя единичный элемент проиллюстрирован в каждом виде в разрезе полупроводниковых устройств, может формироваться структура параллельного соединения, в которой множество единичных элементов группируются и повторяются. Кроме того, структура релаксации электрического поля, состоящая из охранного кольца или контактной структуры, может предоставляться на крайнем внешнем периферийном участке устройства.
[0082] Данная заявка притязает на приоритет на основе заявки на патент Японии № 2011-092962, поданной 19 апреля 2011 года, и содержимое этой заявки содержится в подробном описании настоящего изобретения по ссылке.
ПРОМЫШЛЕННАЯ ПРИМЕНИМОСТЬ
[0083] В соответствии с настоящим изобретением, анодная область формируется в нижнем участке канавки, в которой формируется электрод затвора, или в дрейфовой области непосредственно под канавкой. Соответственно, относительно электрода затвора, диод может формироваться в вертикальном направлении подложки. Как результат, повышается эффективность использования площади элемента в полупроводниковой подложке, посредством чего может повышаться степень интеграции.

Claims (9)

1. Полупроводниковое устройство, содержащее:
- полупроводниковую подложку;
- дрейфовую область с первым типом удельной проводимости, сформированную на одной из основных поверхностей полупроводниковой подложки;
- область кармана со вторым типом удельной проводимости, сформированную в дрейфовой области;
- область истока с первым типом удельной проводимости, сформированную в области кармана;
- канавку с глубиной, обеспечивающей проникновение через область истока и область кармана и достижение дрейфовой области;
- электрод затвора, сформированный в боковом участке канавки при размещении изолирующей пленки затвора между ними;
- электрод истока, соединенный с областью кармана и областью истока;
- электрод стока, соединенный с другой из основных поверхностей полупроводниковой подложки;
- межслойную изолирующую пленку, которая сформирована на электроде затвора и покрывает электрод затвора;
- анодную область, сформированную в нижнем участке канавки или в дрейфовой области непосредственно под канавкой;
- контактное окно, сформированное на глубине, обеспечивающей достижение анодной области в канавке; и
- изолирующую пленку внутренней стенки, сформированную на боковой поверхности внутренней стенки контактного окна при
нахождении в контакте с электродом затвора,
при этом электрод истока встроен в контактное окно при размещении изолирующей пленки внутренней стенки между электродом истока и электродом затвора и электрически соединен с анодной областью в состоянии изоляции от электрода затвора посредством изолирующей пленки внутренней стенки, и
множество контактных окон сформировано дискретно в канавке относительно направления основной поверхности полупроводниковой подложки, и ширина канавки в участках, в которых сформированы контактные окна, превышает ширину канавки в участках, в которых не сформированы контактные окна.
2. Полупроводниковое устройство по п. 1, в котором анодная область сформирована в качестве области со вторым типом удельной проводимости в дрейфовой области и составляет диод с p-n-переходом на поверхности перехода с дрейфовой областью, причем диод с p-n-переходом использует дрейфовую область в качестве катода.
3. Полупроводниковое устройство по п. 1, в котором анодная область сформирована из материала, отличающегося от дрейфовой области в нижнем участке канавки, и составляет униполярный диод на поверхности перехода с дрейфовой областью.
4. Полупроводниковое устройство по п. 3, в котором анодная область сформирована из полупроводника, отличающегося по запрещенной зоне от дрейфовой области.
5. Полупроводниковое устройство по любому из пп. 1-4, в котором множество канавок сформировано линейно относительно направления основной поверхности полупроводниковой подложки, и
множество контактных окон сформировано дискретно в канавках относительно направления основной поверхности полупроводниковой подложки, и контактные окна, сформированные в канавках, смежных друг с другом, размещены и сформированы попеременно так, что они не расположены напротив друг друга.
6. Полупроводниковое устройство, содержащее:
- полупроводниковую подложку;
- дрейфовую область с первым типом удельной проводимости, сформированную на одной из основных поверхностей полупроводниковой подложки;
- область кармана со вторым типом удельной проводимости, сформированную в дрейфовой области;
- область истока с первым типом удельной проводимости, сформированную в области кармана;
- канавку с глубиной, обеспечивающей проникновение через область истока и область кармана и достижение дрейфовой области;
- электрод затвора, сформированный в боковом участке канавки при размещении изолирующей пленки затвора между ними;
- электрод истока, соединенный с областью кармана и областью истока;
- электрод стока, соединенный с другой из основных поверхностей полупроводниковой подложки;
- межслойную изолирующую пленку, которая сформирована на электроде затвора и покрывает электрод затвора;
- анодную область, сформированную в нижнем участке канавки или в дрейфовой области непосредственно под канавкой;
- контактное окно, сформированное на глубине,
обеспечивающей достижение анодной области в канавке; и
- изолирующую пленку внутренней стенки, сформированную на боковой поверхности внутренней стенки контактного окна при нахождении в контакте с электродом затвора,
при этом электрод истока встроен в контактное окно при размещении изолирующей пленки внутренней стенки между электродом истока и электродом затвора и электрически соединен с анодной областью в состоянии изоляции от электрода затвора посредством изолирующей пленки внутренней стенки, и
анодная область сформирована из полупроводника, отличающегося по запрещенной зоне от дрейфовой области.
7. Полупроводниковое устройство по п. 6, в котором канавки сформированы в форме сетки относительно направления основной поверхности полупроводниковой подложки, и множество контактных окон размещены и сформированы дискретно на пересечениях сетки канавок.
8. Полупроводниковое устройство по п. 6, в котором канавка сформирована линейно относительно направления основной поверхности полупроводниковой подложки, и контактные окна сформированы линейно вдоль внутренней части канавки.
9. Полупроводниковое устройство по п. 6, в котором канавка сформирована в форме сетки относительно направления основной поверхности полупроводниковой подложки, и контактные окна сформированы в форме сетки вдоль внутренней части канавки.
RU2013151267/28A 2011-04-19 2012-02-24 Полупроводниковое устройство и способ его изготовления RU2548058C1 (ru)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011-092962 2011-04-19
JP2011092962 2011-04-19
PCT/JP2012/054622 WO2012144271A1 (ja) 2011-04-19 2012-02-24 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
RU2548058C1 true RU2548058C1 (ru) 2015-04-10

Family

ID=47041393

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2013151267/28A RU2548058C1 (ru) 2011-04-19 2012-02-24 Полупроводниковое устройство и способ его изготовления

Country Status (9)

Country Link
US (1) US9252261B2 (ru)
EP (1) EP2701201B1 (ru)
JP (1) JP5862660B2 (ru)
KR (1) KR101473141B1 (ru)
CN (1) CN103493208B (ru)
BR (1) BR112013027105B1 (ru)
MX (1) MX2013012149A (ru)
RU (1) RU2548058C1 (ru)
WO (1) WO2012144271A1 (ru)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2702405C1 (ru) * 2016-05-30 2019-10-08 Ниссан Мотор Ко., Лтд. Полупроводниковое устройство
RU2705761C1 (ru) * 2016-08-10 2019-11-11 Ниссан Мотор Ко., Лтд. Полупроводниковое устройство
RU2719569C1 (ru) * 2017-02-14 2020-04-21 Ниссан Мотор Ко., Лтд. Полупроводниковое устройство и способ его изготовления

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0251196A (ja) * 1988-08-12 1990-02-21 Nec Corp 塗りつぶしパターン参照方式
JPH0367976A (ja) * 1989-08-04 1991-03-22 Takashi Asae 蒸発促進装置
JP6286824B2 (ja) * 2012-12-26 2018-03-07 日産自動車株式会社 半導体装置およびその製造方法
JP6286823B2 (ja) * 2012-12-26 2018-03-07 日産自動車株式会社 半導体装置の製造方法
KR20150131195A (ko) * 2013-03-13 2015-11-24 디3 세미컨덕터 엘엘씨 수직 전계 효과 디바이스들의 온도 보상을 위한 디바이스 아키텍처 및 방법
WO2014178262A1 (ja) * 2013-04-30 2014-11-06 日産自動車株式会社 半導体装置及びその製造方法
DE102013213007B4 (de) * 2013-07-03 2017-02-02 Robert Bosch Gmbh Halbleiterbauelement, Trench-Feldeffekttransistor, Verfahren zur Herstellung eines Trench-Feldeffekttransistors und Verfahren zur Herstellung eines Halbleiterbauelements
JP6104743B2 (ja) * 2013-07-18 2017-03-29 株式会社豊田中央研究所 ショットキーダイオードを内蔵するｆｅｔ
JP2015023166A (ja) * 2013-07-19 2015-02-02 株式会社東芝 半導体装置
JP6127820B2 (ja) * 2013-08-02 2017-05-17 トヨタ自動車株式会社 半導体装置
JP6219704B2 (ja) * 2013-12-17 2017-10-25 トヨタ自動車株式会社 半導体装置
WO2015155828A1 (ja) * 2014-04-08 2015-10-15 日産自動車株式会社 半導体装置及びその製造方法
US9543427B2 (en) * 2014-09-04 2017-01-10 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device and method for fabricating the same
CN106796955B (zh) * 2014-09-30 2020-05-26 三菱电机株式会社 半导体装置
JP6458994B2 (ja) * 2015-03-30 2019-01-30 サンケン電気株式会社 半導体装置
JP2017054959A (ja) 2015-09-10 2017-03-16 株式会社東芝 半導体装置
WO2017064887A1 (ja) 2015-10-16 2017-04-20 三菱電機株式会社 半導体装置
CN107275406B (zh) * 2017-06-09 2019-11-01 电子科技大学 一种碳化硅TrenchMOS器件及其制作方法
JP6750590B2 (ja) * 2017-09-27 2020-09-02 株式会社デンソー 炭化珪素半導体装置
CN109755310B (zh) * 2017-11-01 2021-01-01 苏州东微半导体有限公司 一种分栅结构的功率晶体管
CN112447846A (zh) * 2019-09-05 2021-03-05 比亚迪半导体股份有限公司 沟槽型mos场效应晶体管及方法、电子设备
KR102531554B1 (ko) * 2020-07-01 2023-05-11 서강대학교산학협력단 실리콘카바이드 트랜지스터 및 이의 제조방법
KR102387574B1 (ko) * 2020-09-22 2022-04-19 현대모비스 주식회사 전력 반도체 소자
KR102387575B1 (ko) * 2020-09-22 2022-04-19 현대모비스 주식회사 전력 반도체 소자
JP2023147422A (ja) * 2022-03-30 2023-10-13 株式会社 日立パワーデバイス 半導体装置および電力変換装置
CN115207130B (zh) * 2022-09-09 2023-01-13 深圳芯能半导体技术有限公司 一种侧壁栅双沟槽碳化硅mosfet及其制备方法
CN117080269A (zh) * 2023-10-13 2023-11-17 深圳基本半导体有限公司 一种碳化硅mosfet器件及其制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH057002A (ja) * 1991-06-27 1993-01-14 Mitsubishi Electric Corp 絶縁ゲート型トランジスタ
JP2002203967A (ja) * 2000-10-23 2002-07-19 Matsushita Electric Ind Co Ltd 半導体素子
RU2195747C1 (ru) * 2001-06-25 2002-12-27 Государственное унитарное предприятие "Научно-производственное предприятие "Пульсар" Мощный свч мдп - транзистор
US6906372B2 (en) * 2000-12-06 2005-06-14 Kabushiki Kaisha Toshiba Semiconductor device with vertical transistor formed in a silicon-on-insulator substrate
US7615847B2 (en) * 2007-03-23 2009-11-10 Infineon Technologies Austria Ag Method for producing a semiconductor component
US7635893B2 (en) * 2004-06-29 2009-12-22 Infineon Technologies Ag Transistor, memory cell array and method of manufacturing a transistor
JP2010109221A (ja) * 2008-10-31 2010-05-13 Rohm Co Ltd 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7126169B2 (en) 2000-10-23 2006-10-24 Matsushita Electric Industrial Co., Ltd. Semiconductor element
JP4797265B2 (ja) * 2001-03-21 2011-10-19 富士電機株式会社 半導体装置および半導体装置の製造方法
US6621107B2 (en) 2001-08-23 2003-09-16 General Semiconductor, Inc. Trench DMOS transistor with embedded trench schottky rectifier
US7138668B2 (en) 2003-07-30 2006-11-21 Nissan Motor Co., Ltd. Heterojunction diode with reduced leakage current
JP4211642B2 (ja) 2004-03-09 2009-01-21 日産自動車株式会社 半導体装置
JP4066946B2 (ja) 2003-12-18 2008-03-26 日産自動車株式会社 半導体装置
US7405452B2 (en) * 2004-02-02 2008-07-29 Hamza Yilmaz Semiconductor device containing dielectrically isolated PN junction for enhanced breakdown characteristics
JP2007189192A (ja) * 2005-12-15 2007-07-26 Toshiba Corp 半導体装置
JP2011199041A (ja) * 2010-03-19 2011-10-06 Toshiba Corp 半導体装置
JP5772177B2 (ja) * 2011-04-19 2015-09-02 日産自動車株式会社 半導体装置の製造方法
JP5764046B2 (ja) * 2011-11-21 2015-08-12 住友電気工業株式会社 炭化珪素半導体装置の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH057002A (ja) * 1991-06-27 1993-01-14 Mitsubishi Electric Corp 絶縁ゲート型トランジスタ
JP2002203967A (ja) * 2000-10-23 2002-07-19 Matsushita Electric Ind Co Ltd 半導体素子
US6906372B2 (en) * 2000-12-06 2005-06-14 Kabushiki Kaisha Toshiba Semiconductor device with vertical transistor formed in a silicon-on-insulator substrate
RU2195747C1 (ru) * 2001-06-25 2002-12-27 Государственное унитарное предприятие "Научно-производственное предприятие "Пульсар" Мощный свч мдп - транзистор
US7635893B2 (en) * 2004-06-29 2009-12-22 Infineon Technologies Ag Transistor, memory cell array and method of manufacturing a transistor
US7615847B2 (en) * 2007-03-23 2009-11-10 Infineon Technologies Austria Ag Method for producing a semiconductor component
JP2010109221A (ja) * 2008-10-31 2010-05-13 Rohm Co Ltd 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2702405C1 (ru) * 2016-05-30 2019-10-08 Ниссан Мотор Ко., Лтд. Полупроводниковое устройство
RU2705761C1 (ru) * 2016-08-10 2019-11-11 Ниссан Мотор Ко., Лтд. Полупроводниковое устройство
RU2719569C1 (ru) * 2017-02-14 2020-04-21 Ниссан Мотор Ко., Лтд. Полупроводниковое устройство и способ его изготовления

Also Published As

Publication number Publication date
EP2701201A4 (en) 2015-04-22
CN103493208B (zh) 2017-03-22
KR101473141B1 (ko) 2014-12-15
BR112013027105B1 (pt) 2021-01-12
JP5862660B2 (ja) 2016-02-16
WO2012144271A1 (ja) 2012-10-26
KR20130141701A (ko) 2013-12-26
MX2013012149A (es) 2013-12-06
CN103493208A (zh) 2014-01-01
EP2701201B1 (en) 2020-04-08
US20140042523A1 (en) 2014-02-13
EP2701201A1 (en) 2014-02-26
US9252261B2 (en) 2016-02-02
JPWO2012144271A1 (ja) 2014-07-28

Similar Documents

Publication Publication Date Title
RU2548058C1 (ru) Полупроводниковое устройство и способ его изготовления
KR101396611B1 (ko) 반도체 장치
US7915705B2 (en) SiC semiconductor device having outer periphery structure
CN110291620B (zh) 半导体装置及半导体装置的制造方法
JP6286823B2 (ja) 半導体装置の製造方法
TWI702722B (zh) 半導體裝置及半導體裝置之製造方法
JP6005903B2 (ja) 半導体装置の製造方法
EP3467869B1 (en) Semiconductor device
US11557674B2 (en) Semiconductor device and method for manufacturing the same
JP6092680B2 (ja) 半導体装置及び半導体装置の製造方法
JP2013055177A (ja) 半導体装置及びその製造方法
JP7257423B2 (ja) 半導体装置及びその製造方法
JP5895750B2 (ja) 炭化珪素半導体装置およびその製造方法
JP5046886B2 (ja) 半導体装置
JP6286824B2 (ja) 半導体装置およびその製造方法
JP2023105554A (ja) 半導体装置及びその製造方法