JP2002203967A - 半導体素子 - Google Patents
半導体素子Info
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- JP2002203967A JP2002203967A JP2001320705A JP2001320705A JP2002203967A JP 2002203967 A JP2002203967 A JP 2002203967A JP 2001320705 A JP2001320705 A JP 2001320705A JP 2001320705 A JP2001320705 A JP 2001320705A JP 2002203967 A JP2002203967 A JP 2002203967A
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- semiconductor
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Abstract
(57)【要約】
【課題】 半導体素子の素子面積が拡大しないようにシ
ョットキーダイオードを配置して寄生ダイオードによる
逆回復時間を短縮する。また、この半導体素子における
絶縁耐圧を向上させる。 【解決手段】 半導体の一表面上に配置されたソース電
極１９、反対側の表面上に配置されたドレイン電極１
７、および半導体内に形成された第１導電型のソース領
域１４およびドレイン領域１１，１２を含む電界効果ト
ランジスタと、第１導電型半導体と金属電極２０との接
触により形成されたショットキーダイオードとを、オフ
状態において、ショットキーダイオードに由来する空乏
層と、電界効果トランジスタを構成する第２導電型半導
体の周囲に広がる空乏層とが重なり合うように配置す
る。
ョットキーダイオードを配置して寄生ダイオードによる
逆回復時間を短縮する。また、この半導体素子における
絶縁耐圧を向上させる。 【解決手段】 半導体の一表面上に配置されたソース電
極１９、反対側の表面上に配置されたドレイン電極１
７、および半導体内に形成された第１導電型のソース領
域１４およびドレイン領域１１，１２を含む電界効果ト
ランジスタと、第１導電型半導体と金属電極２０との接
触により形成されたショットキーダイオードとを、オフ
状態において、ショットキーダイオードに由来する空乏
層と、電界効果トランジスタを構成する第２導電型半導
体の周囲に広がる空乏層とが重なり合うように配置す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子、特に
インバータなどを制御するための半導体パワースイッチ
ング素子に関する。
インバータなどを制御するための半導体パワースイッチ
ング素子に関する。
【０００２】
【従来の技術】従来の半導体パワースイッチング素子
を、図１１を参照して説明する。図１１に示したシリコ
ン半導体を用いた半導体素子は、ｎ+型シリコン基板１
１１上にｎ型エピタキシャル成長層１１２を形成したシ
リコン半導体が用いられている。このｎ型エピタキシャ
ル成長層１１２の表面には、ｐ型半導体領域１１３が形
成され、このｐ型領域内に、ソース領域となるｎ+型半
導体領域１１４が形成されている。また、電極として、
ｎ+型領域１１４に接するようにソース電極１１９が、
酸化処理により形成された絶縁層１１６を介してゲート
電極１１８がそれぞれ配置されており、さらに、裏面側
にはドレイン電極１１７が配置されている。こうして構
成された縦型の絶縁ゲート型電界効果トランジスタ（Ｍ
ＯＳＦＥＴ）では、ゲート電極１１８にバイアス電圧を
印加すると、ゲート電極直下のｐ型領域１１３の表層に
反転層が生成する。
を、図１１を参照して説明する。図１１に示したシリコ
ン半導体を用いた半導体素子は、ｎ+型シリコン基板１
１１上にｎ型エピタキシャル成長層１１２を形成したシ
リコン半導体が用いられている。このｎ型エピタキシャ
ル成長層１１２の表面には、ｐ型半導体領域１１３が形
成され、このｐ型領域内に、ソース領域となるｎ+型半
導体領域１１４が形成されている。また、電極として、
ｎ+型領域１１４に接するようにソース電極１１９が、
酸化処理により形成された絶縁層１１６を介してゲート
電極１１８がそれぞれ配置されており、さらに、裏面側
にはドレイン電極１１７が配置されている。こうして構
成された縦型の絶縁ゲート型電界効果トランジスタ（Ｍ
ＯＳＦＥＴ）では、ゲート電極１１８にバイアス電圧を
印加すると、ゲート電極直下のｐ型領域１１３の表層に
反転層が生成する。
【０００３】この半導体素子では、ｐ型領域１１３の電
位を定めるため、ソース電極１１９がｐ型領域１１３に
も接している。このため、トランジスタのソース／ドレ
イン間には、ソースがｐ型、ドレインがｎ型の寄生ダイ
オードが存在する。
位を定めるため、ソース電極１１９がｐ型領域１１３に
も接している。このため、トランジスタのソース／ドレ
イン間には、ソースがｐ型、ドレインがｎ型の寄生ダイ
オードが存在する。
【０００４】図１２に示した炭化珪素（ＳｉＣ）半導体
を用いた半導体素子には、いわゆるトレンチ構造を有す
る縦型のＭＯＳＦＥＴが形成されている。この半導体素
子には、ｎ+型の炭化珪素基板１２１上に、ｎ型のエピ
タキシャル成長層１２２とｐ型のエピタキシャル成長層
１２３とを順に形成した炭化珪素半導体が用いられてい
る。ｐ型層１２３の表面にはソース領域となるｎ+型半
導体領域１２４が形成されている。ｎ+型領域１２４に
は、トレンチ構造を実現するためにフォトリソグラフィ
ーおよびエッチングにより、ｐ型層１２３を貫通する凹
部が形成されている。凹部の表面には、酸化処理により
形成された絶縁膜１２６を介してゲート電極１２８が配
置されている。こうして構成されたトレンチ構造を有す
る炭化珪素ＭＯＳＦＥＴでは、ゲート電極１２８にバイ
アス電圧を印加すると、トレンチ壁面に接するｐ型領域
１２３に反転層（チャネル）が生成する。なお、この素
子は、例えば、Silicon Carbide; A Review of Fundame
ntal Questions and Applications, edited by W.J.Cho
yke, H.Matsunami, and G. Pensl, Akademie Verlag 19
97のVol. II pp. 369-388 に開示されている。
を用いた半導体素子には、いわゆるトレンチ構造を有す
る縦型のＭＯＳＦＥＴが形成されている。この半導体素
子には、ｎ+型の炭化珪素基板１２１上に、ｎ型のエピ
タキシャル成長層１２２とｐ型のエピタキシャル成長層
１２３とを順に形成した炭化珪素半導体が用いられてい
る。ｐ型層１２３の表面にはソース領域となるｎ+型半
導体領域１２４が形成されている。ｎ+型領域１２４に
は、トレンチ構造を実現するためにフォトリソグラフィ
ーおよびエッチングにより、ｐ型層１２３を貫通する凹
部が形成されている。凹部の表面には、酸化処理により
形成された絶縁膜１２６を介してゲート電極１２８が配
置されている。こうして構成されたトレンチ構造を有す
る炭化珪素ＭＯＳＦＥＴでは、ゲート電極１２８にバイ
アス電圧を印加すると、トレンチ壁面に接するｐ型領域
１２３に反転層（チャネル）が生成する。なお、この素
子は、例えば、Silicon Carbide; A Review of Fundame
ntal Questions and Applications, edited by W.J.Cho
yke, H.Matsunami, and G. Pensl, Akademie Verlag 19
97のVol. II pp. 369-388 に開示されている。
【０００５】この半導体素子においても、上記と同様の
理由から、ソース電極１２９がｐ型層１２３にも接して
いるため、ソース／ドレイン間には、ソースがｐ型、ド
レインがｎ型の寄生ダイオードが存在する。
理由から、ソース電極１２９がｐ型層１２３にも接して
いるため、ソース／ドレイン間には、ソースがｐ型、ド
レインがｎ型の寄生ダイオードが存在する。
【０００６】これらの半導体素子では、上記のように、
ソース／ドレイン間に寄生ダイオードが乗っているた
め、オン（on）状態からオフ（off）状態にスイッチン
グされたときに、寄生ダイオードの逆回復（リカバリ
ー）に要する時間遅れが発生していた。この時間遅れ
は、on状態の間に寄生ダイオードを構成する各層に注入
される少数キャリアの存在により、off状態となった後
もｐ／ｎ接合の導通状態が持続するために発生する。ま
た、ｐ／ｎ接合の導通状態が解消するまでに流れる電流
がスイッチング損失となる。
ソース／ドレイン間に寄生ダイオードが乗っているた
め、オン（on）状態からオフ（off）状態にスイッチン
グされたときに、寄生ダイオードの逆回復（リカバリ
ー）に要する時間遅れが発生していた。この時間遅れ
は、on状態の間に寄生ダイオードを構成する各層に注入
される少数キャリアの存在により、off状態となった後
もｐ／ｎ接合の導通状態が持続するために発生する。ま
た、ｐ／ｎ接合の導通状態が解消するまでに流れる電流
がスイッチング損失となる。
【０００７】寄生ダイオードの生成に伴う上記問題を解
決できる半導体素子が提案されている（特開平９−５５
５０７号公報）。図１３に示すように、この半導体素子
は、図１１と同様のＭＯＳＦＥＴ（図面中の符号も図１
１に同じ）が形成された領域に隣接してショットキーダ
イオード領域が設けられている。このショットキーダイ
オード領域では、ＭＯＳＦＥＴ領域ではソース電極とな
っている電極１１９がｎ型層１１２とショットキー接合
している。こうして寄生ダイオードと並列にショットキ
ーダイオードを配置すれば、少数キャリアによる逆回復
時間を短縮することができる。
決できる半導体素子が提案されている（特開平９−５５
５０７号公報）。図１３に示すように、この半導体素子
は、図１１と同様のＭＯＳＦＥＴ（図面中の符号も図１
１に同じ）が形成された領域に隣接してショットキーダ
イオード領域が設けられている。このショットキーダイ
オード領域では、ＭＯＳＦＥＴ領域ではソース電極とな
っている電極１１９がｎ型層１１２とショットキー接合
している。こうして寄生ダイオードと並列にショットキ
ーダイオードを配置すれば、少数キャリアによる逆回復
時間を短縮することができる。
【０００８】図１３に示した半導体素子では、耐圧を確
保するために、ショットキーダイオードが環状のｐ型ガ
ードリング領域１２１で囲まれている。また、これに伴
い、ｐ型領域１１３とｐ型ガードリング領域１２１との
間にｎ+型チャネルストッパ領域１２２が追加されてい
る。
保するために、ショットキーダイオードが環状のｐ型ガ
ードリング領域１２１で囲まれている。また、これに伴
い、ｐ型領域１１３とｐ型ガードリング領域１２１との
間にｎ+型チャネルストッパ領域１２２が追加されてい
る。
【０００９】
【発明が解決しようとする課題】図１３の半導体素子の
ように、ショットキーダイオード領域を設ければ、素子
面積が拡大する。素子面積の拡大は、半導体素子の小型
化の支障となる。この装置では、トランジスタよりも相
対的に耐圧が小さいショットキーダイオードの周囲にガ
ードリング領域１２１を設けてショットキーダイオード
の耐圧の向上が図られている。しかし、追加されたガー
ドリング領域１２１やチャネルストッパ領域１２２の存
在によって、素子面積は例えば２倍程度にまで拡大する
ことになる。
ように、ショットキーダイオード領域を設ければ、素子
面積が拡大する。素子面積の拡大は、半導体素子の小型
化の支障となる。この装置では、トランジスタよりも相
対的に耐圧が小さいショットキーダイオードの周囲にガ
ードリング領域１２１を設けてショットキーダイオード
の耐圧の向上が図られている。しかし、追加されたガー
ドリング領域１２１やチャネルストッパ領域１２２の存
在によって、素子面積は例えば２倍程度にまで拡大する
ことになる。
【００１０】また、図１３に示した半導体素子では、図
１１に示した半導体素子でも同様であるが、隣接するｐ
型層１１３の間隔ｄ（図１１）が広いほうが大電流を流
す上では有利である。しかし、間隔ｄを広げると、ｐ／
ｎ接合による空乏層１１５（図１１）が重なり合わない
か、重なり合ったとしても間隔中央付近における空乏層
の厚さが不足する。このため、間隔ｄを大きくして電流
容量を上げようとすると、ゲート電極１１８とドレイン
電極１１７との間の電圧のすべてが実質的には絶縁膜１
１６に印加され、この絶縁膜が絶縁破壊しやすくなって
しまう。このように、半導体パワースイッチング素子で
は、特に大電流に適した素子とする場合の絶縁耐圧の確
保も重要な課題となっている。
１１に示した半導体素子でも同様であるが、隣接するｐ
型層１１３の間隔ｄ（図１１）が広いほうが大電流を流
す上では有利である。しかし、間隔ｄを広げると、ｐ／
ｎ接合による空乏層１１５（図１１）が重なり合わない
か、重なり合ったとしても間隔中央付近における空乏層
の厚さが不足する。このため、間隔ｄを大きくして電流
容量を上げようとすると、ゲート電極１１８とドレイン
電極１１７との間の電圧のすべてが実質的には絶縁膜１
１６に印加され、この絶縁膜が絶縁破壊しやすくなって
しまう。このように、半導体パワースイッチング素子で
は、特に大電流に適した素子とする場合の絶縁耐圧の確
保も重要な課題となっている。
【００１１】本発明は、少なくともその好適な実施形態
において、上記従来の半導体素子において、素子面積の
拡大を抑制しながら寄生ダイオードによる逆回復時間を
短縮すること、および／または絶縁耐圧を向上するこ
と、を目的とする。
において、上記従来の半導体素子において、素子面積の
拡大を抑制しながら寄生ダイオードによる逆回復時間を
短縮すること、および／または絶縁耐圧を向上するこ
と、を目的とする。
【００１２】
【課題を解決するための手段】本発明の半導体素子は、
半導体の一表面上に配置されたソース電極、上記一表面
と反対側の表面上に配置されたドレイン電極、ならびに
上記半導体内に形成された第１導電型のドリフト領域を
含む電界効果トランジスタと、第１導電型半導体と金属
電極との接触により形成されたショットキーダイオード
とを含み、オフ（off）状態において、上記ショットキ
ーダイオードに由来する空乏層と、上記電界効果トラン
ジスタを構成する第２導電型半導体の周囲に広がる空乏
層とが重なり合うように、上記電界効果トランジスタと
上記ショットキーダイオードとが配置されていることを
特徴とする。
半導体の一表面上に配置されたソース電極、上記一表面
と反対側の表面上に配置されたドレイン電極、ならびに
上記半導体内に形成された第１導電型のドリフト領域を
含む電界効果トランジスタと、第１導電型半導体と金属
電極との接触により形成されたショットキーダイオード
とを含み、オフ（off）状態において、上記ショットキ
ーダイオードに由来する空乏層と、上記電界効果トラン
ジスタを構成する第２導電型半導体の周囲に広がる空乏
層とが重なり合うように、上記電界効果トランジスタと
上記ショットキーダイオードとが配置されていることを
特徴とする。
【００１３】本発明の別の半導体素子は、上記電界効果
トランジスタと上記ショットキーダイオードとを含み、
上記電界効果トランジスタと上記ショットキーダイオー
ドとの間に、上記電界効果トランジスタを構成する第２
導電型半導体以外の第２導電型半導体が介在しないよう
に、上記電界効果トランジスタと上記ショットキーダイ
オードが近接して配置されていることを特徴とする。
トランジスタと上記ショットキーダイオードとを含み、
上記電界効果トランジスタと上記ショットキーダイオー
ドとの間に、上記電界効果トランジスタを構成する第２
導電型半導体以外の第２導電型半導体が介在しないよう
に、上記電界効果トランジスタと上記ショットキーダイ
オードが近接して配置されていることを特徴とする。
【００１４】
【発明の実施の形態】以下、本発明の好ましい形態につ
いて説明する。
いて説明する。
【００１５】本発明は、より具体的には、以下の第１〜
第３の半導体素子を提供する。
第３の半導体素子を提供する。
【００１６】第１の半導体素子は、図１１および図１３
に示したような半導体素子を改善したものである。この
半導体素子は、一表面側に形成された第２導電型領域お
よびこの第２導電型領域内に形成された第１導電型のソ
ース領域を含む第１導電型半導体と、上記第２導電型領
域および上記ソース領域に接するように配置されたソー
ス電極と、上記一表面と反対側の表面において第１導電
型のドレイン領域に接するように配置されたドレイン電
極と、上記第２導電型領域上に絶縁膜を介して配置され
たゲート電極とを含むＭＯＳＦＥＴが複数個形成された
トランジスタ素子群領域を有する。そして、この素子群
領域内に、上記ＭＯＳＦＥＴの間から上記一表面側に露
出した第１導電型のドリフト領域と金属電極との接触に
より形成されたショットキーダイオードを含むことを特
徴とする。この半導体素子によれば、素子面積の拡大を
抑制しながら寄生ダイオードの逆回復時間を短縮でき
る。また、耐圧を確保しながら電流容量を増加させる点
でも、有利な構造を有する。
に示したような半導体素子を改善したものである。この
半導体素子は、一表面側に形成された第２導電型領域お
よびこの第２導電型領域内に形成された第１導電型のソ
ース領域を含む第１導電型半導体と、上記第２導電型領
域および上記ソース領域に接するように配置されたソー
ス電極と、上記一表面と反対側の表面において第１導電
型のドレイン領域に接するように配置されたドレイン電
極と、上記第２導電型領域上に絶縁膜を介して配置され
たゲート電極とを含むＭＯＳＦＥＴが複数個形成された
トランジスタ素子群領域を有する。そして、この素子群
領域内に、上記ＭＯＳＦＥＴの間から上記一表面側に露
出した第１導電型のドリフト領域と金属電極との接触に
より形成されたショットキーダイオードを含むことを特
徴とする。この半導体素子によれば、素子面積の拡大を
抑制しながら寄生ダイオードの逆回復時間を短縮でき
る。また、耐圧を確保しながら電流容量を増加させる点
でも、有利な構造を有する。
【００１７】第２の半導体素子は、図１２に示したよう
な半導体素子を改善したものである。この半導体素子
は、一表面側に形成された第２導電型領域、この第２導
電型領域内に形成された第１導電型のソース領域、およ
びこのソース領域から上記第２導電型領域を貫通して第
１導電型のドリフト領域にまで達する凹部を含む第１導
電型半導体と、上記第２導電型領域および上記ソース領
域に接するように配置されたソース電極と、上記一表面
と反対側の表面において第１導電型のドレイン領域に接
するように配置されたドレイン電極と、上記凹部内に絶
縁膜を介して配置されたゲート電極とを含むＭＯＳＦＥ
Ｔが複数個形成されたトランジスタ素子群領域を有す
る。そして、この素子群領域内に、上記ＭＯＳＦＥＴの
間から上記一表面側に露出した第１導電型のドリフト領
域と、金属電極との接触により形成されたショットキー
ダイオードを含むことを特徴とする。この半導体素子の
構造も、素子の小型化と逆回復時間の短縮とを両立させ
る点のみならず、絶縁耐圧を確保する点でも有利であ
る。
な半導体素子を改善したものである。この半導体素子
は、一表面側に形成された第２導電型領域、この第２導
電型領域内に形成された第１導電型のソース領域、およ
びこのソース領域から上記第２導電型領域を貫通して第
１導電型のドリフト領域にまで達する凹部を含む第１導
電型半導体と、上記第２導電型領域および上記ソース領
域に接するように配置されたソース電極と、上記一表面
と反対側の表面において第１導電型のドレイン領域に接
するように配置されたドレイン電極と、上記凹部内に絶
縁膜を介して配置されたゲート電極とを含むＭＯＳＦＥ
Ｔが複数個形成されたトランジスタ素子群領域を有す
る。そして、この素子群領域内に、上記ＭＯＳＦＥＴの
間から上記一表面側に露出した第１導電型のドリフト領
域と、金属電極との接触により形成されたショットキー
ダイオードを含むことを特徴とする。この半導体素子の
構造も、素子の小型化と逆回復時間の短縮とを両立させ
る点のみならず、絶縁耐圧を確保する点でも有利であ
る。
【００１８】さらに第２の半導体素子の別の形態は、一
表面側に形成された第２導電型領域、この第２導電型領
域内に形成された第１導電型のソース領域、およびこの
ソース領域から上記第２導電型領域を貫通して第１導電
型のドリフト領域にまで達する凹部を含む第１導電型半
導体と、上記第２導電型領域および上記ソース領域に接
するように配置されたソース電極と、上記一表面と反対
側の表面において第１導電型のドレイン領域に接するよ
うに配置されたドレイン電極と、上記凹部内に絶縁膜を
介して配置されたゲート電極とを含むＭＯＳＦＥＴを有
する。そして、上記凹部に接する上記ドリフト領域と金
属電極との接触により形成されたショットキーダイオー
ドを含むことを特徴とする。この半導体素子の構造も、
素子の小型化と逆回復時間の短縮とを両立させる点のみ
ならず、絶縁耐圧を確保する点でも有利である。
表面側に形成された第２導電型領域、この第２導電型領
域内に形成された第１導電型のソース領域、およびこの
ソース領域から上記第２導電型領域を貫通して第１導電
型のドリフト領域にまで達する凹部を含む第１導電型半
導体と、上記第２導電型領域および上記ソース領域に接
するように配置されたソース電極と、上記一表面と反対
側の表面において第１導電型のドレイン領域に接するよ
うに配置されたドレイン電極と、上記凹部内に絶縁膜を
介して配置されたゲート電極とを含むＭＯＳＦＥＴを有
する。そして、上記凹部に接する上記ドリフト領域と金
属電極との接触により形成されたショットキーダイオー
ドを含むことを特徴とする。この半導体素子の構造も、
素子の小型化と逆回復時間の短縮とを両立させる点のみ
ならず、絶縁耐圧を確保する点でも有利である。
【００１９】本発明は、さらに接合型電界効果トランジ
スタ（ジャンクションＦＥＴ）にも適用できる。ジャン
クションＦＥＴを含む本発明の第３の半導体素子は、第
１導電型のドリフト領域およびこのドリフト領域内に形
成された第２導電型領域を含む第１導電型半導体と、こ
の半導体の一表面上に第１導電型のソース領域に接する
ように配置されたソース電極と、上記一表面と反対側の
表面上に第１導電型のドレイン領域に接するように配置
されたドレイン電極と、上記第２導電型領域に接するよ
うに配置されたゲート電極とを含むジャンクションＦＥ
Ｔを有する。そして、上記一表面側に露出したドリフト
領域と金属電極との接触により形成されたショットキー
ダイオードを含むことを特徴とする。この半導体素子に
よれば、ノーマリーoffを実現でき、絶縁耐圧を向上さ
せることができる。
スタ（ジャンクションＦＥＴ）にも適用できる。ジャン
クションＦＥＴを含む本発明の第３の半導体素子は、第
１導電型のドリフト領域およびこのドリフト領域内に形
成された第２導電型領域を含む第１導電型半導体と、こ
の半導体の一表面上に第１導電型のソース領域に接する
ように配置されたソース電極と、上記一表面と反対側の
表面上に第１導電型のドレイン領域に接するように配置
されたドレイン電極と、上記第２導電型領域に接するよ
うに配置されたゲート電極とを含むジャンクションＦＥ
Ｔを有する。そして、上記一表面側に露出したドリフト
領域と金属電極との接触により形成されたショットキー
ダイオードを含むことを特徴とする。この半導体素子に
よれば、ノーマリーoffを実現でき、絶縁耐圧を向上さ
せることができる。
【００２０】以下、本発明の好ましい実施形態について
図面を参照してさらに説明する。
図面を参照してさらに説明する。
【００２１】（第１の実施形態）第１の半導体素子の一
形態を、図１を参照しながら説明する。
形態を、図１を参照しながら説明する。
【００２２】この半導体素子１では、ｎ+型炭化珪素
（ＳｉＣ）基板１１上にｎ型エピタキシャル成長層１２
が形成された半導体が基板として用いられている。基板
の表面には、イオン打ち込みや拡散によって、複数の島
状のｐ型半導体領域１３が所定の位置に形成されてい
る。同じくイオン打ち込みなどによって、ｐ型領域１３
内にはソース領域となるｎ+型半導体領域１４が形成さ
れている。
（ＳｉＣ）基板１１上にｎ型エピタキシャル成長層１２
が形成された半導体が基板として用いられている。基板
の表面には、イオン打ち込みや拡散によって、複数の島
状のｐ型半導体領域１３が所定の位置に形成されてい
る。同じくイオン打ち込みなどによって、ｐ型領域１３
内にはソース領域となるｎ+型半導体領域１４が形成さ
れている。
【００２３】また、基板の表面にはソース電極１９がｎ
+型領域１４に接するように形成され、基板の裏面側で
はドレイン領域となるｎ+型基板１１上にドレイン電極
１７が形成されている。ソース電極１９およびドレイン
電極１７と半導体との接合はオーミック接合である。ゲ
ート電極１８は、酸化処理により形成された絶縁膜（シ
リコン酸化膜）１６を介してｐ型領域１３上に形成され
ている。ゲート電極へのバイアス電圧の印加により、ゲ
ート電極直下のｐ型領域１３の表層に反転層（チャネ
ル）が形成されると、ＭＯＳＦＥＴがon状態となる。
+型領域１４に接するように形成され、基板の裏面側で
はドレイン領域となるｎ+型基板１１上にドレイン電極
１７が形成されている。ソース電極１９およびドレイン
電極１７と半導体との接合はオーミック接合である。ゲ
ート電極１８は、酸化処理により形成された絶縁膜（シ
リコン酸化膜）１６を介してｐ型領域１３上に形成され
ている。ゲート電極へのバイアス電圧の印加により、ゲ
ート電極直下のｐ型領域１３の表層に反転層（チャネ
ル）が形成されると、ＭＯＳＦＥＴがon状態となる。
【００２４】この半導体素子では、隣接するＭＯＳＦＥ
Ｔ、換言すれば隣接するｐ型領域１３，１３の間から半
導体表面に露出しているｎ型層１２上に、このｎ型層と
ショットキー接合する金属電極（ショットキー電極）２
０が配置されている。このドリフト領域上に形成された
ショットキー電極２０は、配線によりソース電極１９と
電気的に接続されている。
Ｔ、換言すれば隣接するｐ型領域１３，１３の間から半
導体表面に露出しているｎ型層１２上に、このｎ型層と
ショットキー接合する金属電極（ショットキー電極）２
０が配置されている。このドリフト領域上に形成された
ショットキー電極２０は、配線によりソース電極１９と
電気的に接続されている。
【００２５】この半導体素子においても、ソース／ドレ
イン間には、ｐ型領域１３とｎ型層１２とからなる寄生
ダイオードが存在する。しかし、この寄生ダイオードに
よるon状態からoff状態への逆回復時間の遅れは、ショ
ットキー電極２０とｎ型層１２との接合により構成され
たショットキーダイオードにより短縮される。すなわ
ち、ｐ型領域１３の表層に反転層（チャネル）が生成し
たon状態から、バイアス電圧を負に変化させてチャネル
を消失させると、off状態への速い応答が実現できる。
これは、寄生ダイオードと並列に配置されたショットキ
ーダイオードにより、ソース／ドレイン間の電圧が、寄
生ダイオードの遅いリカバリー特性を反映することなく
迅速に上昇するからである。一方、このＭＯＳＦＥＴが
on状態の際にはショットキーダイオードに電流は流れな
いから、このダイオードが素子動作に影響を及ぼすこと
はない。
イン間には、ｐ型領域１３とｎ型層１２とからなる寄生
ダイオードが存在する。しかし、この寄生ダイオードに
よるon状態からoff状態への逆回復時間の遅れは、ショ
ットキー電極２０とｎ型層１２との接合により構成され
たショットキーダイオードにより短縮される。すなわ
ち、ｐ型領域１３の表層に反転層（チャネル）が生成し
たon状態から、バイアス電圧を負に変化させてチャネル
を消失させると、off状態への速い応答が実現できる。
これは、寄生ダイオードと並列に配置されたショットキ
ーダイオードにより、ソース／ドレイン間の電圧が、寄
生ダイオードの遅いリカバリー特性を反映することなく
迅速に上昇するからである。一方、このＭＯＳＦＥＴが
on状態の際にはショットキーダイオードに電流は流れな
いから、このダイオードが素子動作に影響を及ぼすこと
はない。
【００２６】また、off状態においては、ショットキー
電極２０の直下にも空乏層１５が広がるため、間隔ｄの
中央付近における空乏層の厚さが増加する。したがっ
て、大電流を取り出しやすくするために隣接するｐ型領
域１３，１３の間隔ｄを広くした場合にも、素子の絶縁
耐圧を確保しやすい。
電極２０の直下にも空乏層１５が広がるため、間隔ｄの
中央付近における空乏層の厚さが増加する。したがっ
て、大電流を取り出しやすくするために隣接するｐ型領
域１３，１３の間隔ｄを広くした場合にも、素子の絶縁
耐圧を確保しやすい。
【００２７】しかも、この半導体素子は、ショットキー
ダイオードに隣接して、耐圧を確保するための新たな反
対導電型領域（例えば図１３におけるガードリング領域
１２１）を必要としない。このように、本発明の半導体
素子の特徴は、電界効果トランジスタとショットキーダ
イオードとの間に、この電界効果トランジスタを構成す
る第２導電型半導体以外の第２導電型半導体が介在しな
いように、電界効果トランジスタとショットキーダイオ
ードとが近接して配置されている、と把握することもで
きる。
ダイオードに隣接して、耐圧を確保するための新たな反
対導電型領域（例えば図１３におけるガードリング領域
１２１）を必要としない。このように、本発明の半導体
素子の特徴は、電界効果トランジスタとショットキーダ
イオードとの間に、この電界効果トランジスタを構成す
る第２導電型半導体以外の第２導電型半導体が介在しな
いように、電界効果トランジスタとショットキーダイオ
ードとが近接して配置されている、と把握することもで
きる。
【００２８】この半導体素子では、ショットキーダイオ
ードの近傍にｐ型領域１３が存在するため、ショットキ
ーダイオードによる空乏層は、ｐ型領域１３／ｎ型層１
２の界面からｎ型層内へと広がる空乏層と重なり合って
（重畳して）形成される。したがって、ダイオード自体
の耐圧も確保しやすくなる。
ードの近傍にｐ型領域１３が存在するため、ショットキ
ーダイオードによる空乏層は、ｐ型領域１３／ｎ型層１
２の界面からｎ型層内へと広がる空乏層と重なり合って
（重畳して）形成される。したがって、ダイオード自体
の耐圧も確保しやすくなる。
【００２９】図２は、半導体素子の平面図（図１は図２
のＩ−Ｉ断面図）である。ここでは計６個のＭＯＳＦＥ
Ｔを配置した例を示しているが、ＭＯＳＦＥＴの個数に
制限はなく、所望の電流容量などに基づいて集積化する
ＭＯＳＦＥＴの数を適宜定めればよい。また、ここでは
同形（平面視正方形）のＭＯＳＦＥＴを縦横に規則的に
配列しているが、ＭＯＳＦＥＴの形状や配列方法にも特
に制限はない。例えば、平面視正方形のゲート電極１８
の隅角部を丸みを帯びた形状とすると、耐圧を確保する
上で有利となる。電極全体を多角形や円形（図６参照）
としてもよい。さらに、絶縁耐圧を上げるために、ＭＯ
ＳＦＥＴ領域全体の外側にガードリングなど耐圧が向上
する構造を配置してもよい。
のＩ−Ｉ断面図）である。ここでは計６個のＭＯＳＦＥ
Ｔを配置した例を示しているが、ＭＯＳＦＥＴの個数に
制限はなく、所望の電流容量などに基づいて集積化する
ＭＯＳＦＥＴの数を適宜定めればよい。また、ここでは
同形（平面視正方形）のＭＯＳＦＥＴを縦横に規則的に
配列しているが、ＭＯＳＦＥＴの形状や配列方法にも特
に制限はない。例えば、平面視正方形のゲート電極１８
の隅角部を丸みを帯びた形状とすると、耐圧を確保する
上で有利となる。電極全体を多角形や円形（図６参照）
としてもよい。さらに、絶縁耐圧を上げるために、ＭＯ
ＳＦＥＴ領域全体の外側にガードリングなど耐圧が向上
する構造を配置してもよい。
【００３０】所定個数のＭＯＳＦＥＴを配置したＭＯＳ
ＦＥＴ領域内において、ショットキー電極２０は、各Ｍ
ＯＳＦＥＴの間を縦横に伸長している。このように隣接
するＭＯＳＦＥＴ間にショットキー電極を配置すると、
従来の素子のように、新たにショットキー電極を形成す
るための領域（図１３のショットキーダイオード領域参
照）を設けることなく各ＭＯＳＦＥＴに近接してショッ
トキーダイオードを形成できる。活用されていなかった
領域（ＭＯＳＦＥＴの間の領域）を利用しているため、
ショットキーダイオードを形成しても素子の小型化の支
障にはならない。
ＦＥＴ領域内において、ショットキー電極２０は、各Ｍ
ＯＳＦＥＴの間を縦横に伸長している。このように隣接
するＭＯＳＦＥＴ間にショットキー電極を配置すると、
従来の素子のように、新たにショットキー電極を形成す
るための領域（図１３のショットキーダイオード領域参
照）を設けることなく各ＭＯＳＦＥＴに近接してショッ
トキーダイオードを形成できる。活用されていなかった
領域（ＭＯＳＦＥＴの間の領域）を利用しているため、
ショットキーダイオードを形成しても素子の小型化の支
障にはならない。
【００３１】ショットキー電極２０は、図２に示したよ
うに格子状に配置する必要はなく、縞状（ストライプ
状）、散点状などとなるように形成してもよい。散点状
に形成する場合には、例えば、少なくとも、縦横に伸長
する格子パターンの交点２０ａ，２０ｂ・・・・を含む位置
に形成するとよい。
うに格子状に配置する必要はなく、縞状（ストライプ
状）、散点状などとなるように形成してもよい。散点状
に形成する場合には、例えば、少なくとも、縦横に伸長
する格子パターンの交点２０ａ，２０ｂ・・・・を含む位置
に形成するとよい。
【００３２】上記では炭化珪素半導体を用いた例につい
て説明したが、上記半導体素子は、ＡｌＮ、ＧａＮなど
その他の化合物半導体（シリコンよりもバンドギャップ
が広いいわゆる化合物ワイドバンドギャップ半導体）を
用いて形成してもよい。炭化珪素などの化合物ワイドバ
ンドギャップ半導体を用いると、ショットキー電極とド
レイン電極との間の耐圧を確保しやすい。なお、炭化珪
素半導体を、以下の、のいずれかの面である炭化珪
素基板の表面に、炭化珪素半導体をエピタキシャル成長
して得た半導体とすると、結晶性が良好なエピタキシャ
ル成長層が得られる。 β−ＳｉＣの(111)Ｓｉ面、６Ｈもしくは４Ｈ−Ｓｉ
Ｃの(0001)Ｓｉ面、もしくは１５Ｒ−ＳｉＣのＳｉ面ま
たはこれらのＳｉ面の１０度以内のオフカット面 β−ＳｉＣの(100)面、β−ＳｉＣの(110)面、６Ｈも
しくは４Ｈ−ＳｉＣの(1-100)面、６Ｈもしくは４Ｈ−
ＳｉＣの(11-20)面またはこれらの面の１５度以内のオ
フカット面 また、上記では、ｎ型を第１導電型、ｐ型を第２導電型
として説明したが、ｎ型、ｐ型が逆であってもよい。
て説明したが、上記半導体素子は、ＡｌＮ、ＧａＮなど
その他の化合物半導体（シリコンよりもバンドギャップ
が広いいわゆる化合物ワイドバンドギャップ半導体）を
用いて形成してもよい。炭化珪素などの化合物ワイドバ
ンドギャップ半導体を用いると、ショットキー電極とド
レイン電極との間の耐圧を確保しやすい。なお、炭化珪
素半導体を、以下の、のいずれかの面である炭化珪
素基板の表面に、炭化珪素半導体をエピタキシャル成長
して得た半導体とすると、結晶性が良好なエピタキシャ
ル成長層が得られる。 β−ＳｉＣの(111)Ｓｉ面、６Ｈもしくは４Ｈ−Ｓｉ
Ｃの(0001)Ｓｉ面、もしくは１５Ｒ−ＳｉＣのＳｉ面ま
たはこれらのＳｉ面の１０度以内のオフカット面 β−ＳｉＣの(100)面、β−ＳｉＣの(110)面、６Ｈも
しくは４Ｈ−ＳｉＣの(1-100)面、６Ｈもしくは４Ｈ−
ＳｉＣの(11-20)面またはこれらの面の１５度以内のオ
フカット面 また、上記では、ｎ型を第１導電型、ｐ型を第２導電型
として説明したが、ｎ型、ｐ型が逆であってもよい。
【００３３】（第２の実施形態）第２の半導体素子の一
形態を、図３を参照しながら説明する。
形態を、図３を参照しながら説明する。
【００３４】この半導体素子では、ｎ+型炭化珪素基板
２１上にｎ型エピタキシャル成長層２２が形成された半
導体が基板として用いられている。基板の表面には、イ
オン打ち込みや拡散によってｐ型半導体領域２３が部分
的に形成されている。同じくイオン打ち込みなどによっ
て、ｐ型領域２３内にはソース領域となるｎ+型半導体
領域２４が形成されている。ｎ+型領域２４には、トレ
ンチ構造を実現するために、フォトリソグラフィーおよ
びエッチングにより、ｐ型層２３を貫通してｎ型層２２
に至る凹部が形成されている。
２１上にｎ型エピタキシャル成長層２２が形成された半
導体が基板として用いられている。基板の表面には、イ
オン打ち込みや拡散によってｐ型半導体領域２３が部分
的に形成されている。同じくイオン打ち込みなどによっ
て、ｐ型領域２３内にはソース領域となるｎ+型半導体
領域２４が形成されている。ｎ+型領域２４には、トレ
ンチ構造を実現するために、フォトリソグラフィーおよ
びエッチングにより、ｐ型層２３を貫通してｎ型層２２
に至る凹部が形成されている。
【００３５】凹部内には、酸化処理により形成された絶
縁膜（シリコン酸化膜）２６を介してゲート電極２８が
配置されている。ソース電極２９はｎ+型領域２４およ
びｐ型領域２３に接するように配置され、ドレイン電極
２７は反対側表面においてドレイン領域となるｎ+型炭
化珪素基板２１に接するように配置されている。ソース
電極２９およびドレイン電極２７と各半導体との接合は
オーミック接合である。このトレンチ構造を有する炭化
珪素ＭＯＳＦＥＴでは、ゲート電極２８へのバイアス電
圧の印加により生成する反転層は、トレンチ壁面に接す
るｐ型領域２３内に半導体の厚さ方向に沿って伸長する
ように形成される。この反転層がチャネルとなってＭＯ
ＳＦＥＴはon状態となる。
縁膜（シリコン酸化膜）２６を介してゲート電極２８が
配置されている。ソース電極２９はｎ+型領域２４およ
びｐ型領域２３に接するように配置され、ドレイン電極
２７は反対側表面においてドレイン領域となるｎ+型炭
化珪素基板２１に接するように配置されている。ソース
電極２９およびドレイン電極２７と各半導体との接合は
オーミック接合である。このトレンチ構造を有する炭化
珪素ＭＯＳＦＥＴでは、ゲート電極２８へのバイアス電
圧の印加により生成する反転層は、トレンチ壁面に接す
るｐ型領域２３内に半導体の厚さ方向に沿って伸長する
ように形成される。この反転層がチャネルとなってＭＯ
ＳＦＥＴはon状態となる。
【００３６】この半導体素子にも、さらに、ショットキ
ー電極２０が配置されている。この電極は、ｐ型領域２
３に隣接して半導体表面に露出しているｎ型層２２とシ
ョットキー接合する金属電極である。ショットキー電極
２０は、基板となる半導体のドレイン領域と電気的に連
続している（同導電型の）ドリフト領域表面でソース電
極２９と接触した金属層として形成されている。ショッ
トキー電極２０をソース電極２９の一部と見れば、この
半導体素子では、ソース電極の一部がｎ型半導体領域と
ショットキー接合していることになる。
ー電極２０が配置されている。この電極は、ｐ型領域２
３に隣接して半導体表面に露出しているｎ型層２２とシ
ョットキー接合する金属電極である。ショットキー電極
２０は、基板となる半導体のドレイン領域と電気的に連
続している（同導電型の）ドリフト領域表面でソース電
極２９と接触した金属層として形成されている。ショッ
トキー電極２０をソース電極２９の一部と見れば、この
半導体素子では、ソース電極の一部がｎ型半導体領域と
ショットキー接合していることになる。
【００３７】この半導体素子においても、ソース／ドレ
イン間には、ｐ型領域２３とｎ型層２２とからなる寄生
ダイオードが存在する。しかし、ここでも、この寄生ダ
イオードによるon状態からoff状態への逆回復時間は、
ショットキー電極２０とｎ型層２２との接合により構成
されたショットキーダイオードにより短縮される。
イン間には、ｐ型領域２３とｎ型層２２とからなる寄生
ダイオードが存在する。しかし、ここでも、この寄生ダ
イオードによるon状態からoff状態への逆回復時間は、
ショットキー電極２０とｎ型層２２との接合により構成
されたショットキーダイオードにより短縮される。
【００３８】また、ショットキー電極２０の直下に広が
る空乏層により、素子の絶縁耐圧が確保しやすくなる。
すなわち、従来のトレンチ構造を有する半導体素子で
は、ｐ型領域２３とｎ型層２２との半導体表面における
界面（電界集中点）Ｂにおいてブレークダウンが発生し
やすいという問題があった。しかし、ショットキー電極
２０の配置によって、半導体表面における界面Ｂ近傍に
も空乏層が広がるため、ブレークダウンが発生しにくく
なってoff状態におけるソース／ドレイン間の耐圧が向
上する。
る空乏層により、素子の絶縁耐圧が確保しやすくなる。
すなわち、従来のトレンチ構造を有する半導体素子で
は、ｐ型領域２３とｎ型層２２との半導体表面における
界面（電界集中点）Ｂにおいてブレークダウンが発生し
やすいという問題があった。しかし、ショットキー電極
２０の配置によって、半導体表面における界面Ｂ近傍に
も空乏層が広がるため、ブレークダウンが発生しにくく
なってoff状態におけるソース／ドレイン間の耐圧が向
上する。
【００３９】この半導体素子も、基本的には、ショット
キーダイオードに隣接して、ガードリング領域のような
耐圧を確保するための新たな反対導電型（この場合はｐ
型）領域を必要としない。ショットキーダイオードによ
る空乏層がｐ型領域２３／ｎ型層２２の界面からｎ型層
内へと広がる空乏層と重畳するため、ダイオード自体の
耐圧も確保しやすいからである。この半導体素子では、
炭化珪素半導体を用いているため、シリコン半導体を用
いた場合よりも高い耐圧を得ることができる。トレンチ
構造を採用しているため、高い耐圧と大きな電流容量を
得る点でも有利である。
キーダイオードに隣接して、ガードリング領域のような
耐圧を確保するための新たな反対導電型（この場合はｐ
型）領域を必要としない。ショットキーダイオードによ
る空乏層がｐ型領域２３／ｎ型層２２の界面からｎ型層
内へと広がる空乏層と重畳するため、ダイオード自体の
耐圧も確保しやすいからである。この半導体素子では、
炭化珪素半導体を用いているため、シリコン半導体を用
いた場合よりも高い耐圧を得ることができる。トレンチ
構造を採用しているため、高い耐圧と大きな電流容量を
得る点でも有利である。
【００４０】図４は、図３の半導体素子の配置例を示す
平面図である。ここでも、図２を参照して説明したよう
に、ＭＯＳＦＥＴの個数、形状、配置方法などに特に制
限はない。ショットキー電極２０の配置および形状につ
いても、格子状に制限されない。
平面図である。ここでも、図２を参照して説明したよう
に、ＭＯＳＦＥＴの個数、形状、配置方法などに特に制
限はない。ショットキー電極２０の配置および形状につ
いても、格子状に制限されない。
【００４１】第２の半導体素子の別の形態を図５〜図７
に示す。
に示す。
【００４２】図５および図６に示した半導体素子では、
ショットキー電極２０が、半導体の表面ではなくトレン
チ構造の底面においてｎ型層２２と接触している。トレ
ンチ構造を形成する凹部内には、トレンチ構造壁面と絶
縁膜（シリコン酸化膜）２６ａを介して接するゲート電
極２８が配置されている。ゲート電極２８とショットキ
ー電極２０とは絶縁膜（シリコン酸化膜）２６ｂにより
互いに絶縁されている。このように、トレンチ構造底面
に接するドリフト領域に金属電極を形成してショットキ
ーダイオードを形成しても、上記と同様、on状態からof
f状態への逆回復時間を短縮できる。なお、ここでも、
図６に示した電極等の形状は例示に過ぎない。
ショットキー電極２０が、半導体の表面ではなくトレン
チ構造の底面においてｎ型層２２と接触している。トレ
ンチ構造を形成する凹部内には、トレンチ構造壁面と絶
縁膜（シリコン酸化膜）２６ａを介して接するゲート電
極２８が配置されている。ゲート電極２８とショットキ
ー電極２０とは絶縁膜（シリコン酸化膜）２６ｂにより
互いに絶縁されている。このように、トレンチ構造底面
に接するドリフト領域に金属電極を形成してショットキ
ーダイオードを形成しても、上記と同様、on状態からof
f状態への逆回復時間を短縮できる。なお、ここでも、
図６に示した電極等の形状は例示に過ぎない。
【００４３】図５および図６に示した形態を採用する
と、トレンチ構造の底面から下方へと空乏層を広げるこ
とができる。したがって、off状態におけるゲート／ド
レイン間の耐圧を上げることができる。電界集中点Ｂに
おけるブレークダウンも抑制しやすくなる。
と、トレンチ構造の底面から下方へと空乏層を広げるこ
とができる。したがって、off状態におけるゲート／ド
レイン間の耐圧を上げることができる。電界集中点Ｂに
おけるブレークダウンも抑制しやすくなる。
【００４４】図７に示した半導体素子では、ｐ型半導体
領域として、半導体の表層内に形成した領域ではなくｎ
型層２２上にさらにエピタキシャル成長させたｐ型半導
体層３３を用いている。ここでは、トレンチ構造を形成
するための凹部は、ｐ型層３３の表面に形成されたｎ+
型領域２４からｐ型層を貫通してｎ型層２２に至るよう
に形成されている。ソース電極２９はｎ+型領域２４お
よびｐ型層３３に接し、ショットキー電極２０はｎ型層
２２に接し、これら両電極は互いに接触している。この
形態でも、上記と同様、on状態からoff状態への逆回復
時間を短縮できる。
領域として、半導体の表層内に形成した領域ではなくｎ
型層２２上にさらにエピタキシャル成長させたｐ型半導
体層３３を用いている。ここでは、トレンチ構造を形成
するための凹部は、ｐ型層３３の表面に形成されたｎ+
型領域２４からｐ型層を貫通してｎ型層２２に至るよう
に形成されている。ソース電極２９はｎ+型領域２４お
よびｐ型層３３に接し、ショットキー電極２０はｎ型層
２２に接し、これら両電極は互いに接触している。この
形態でも、上記と同様、on状態からoff状態への逆回復
時間を短縮できる。
【００４５】図７に示した形態においても、ショットキ
ー電極２０の配置により、ブレークダウンが発生しやす
い電界集中点Ｂ近傍にも空乏層が広がるため、off状態
におけるソース／ドレイン間の耐圧が向上する。
ー電極２０の配置により、ブレークダウンが発生しやす
い電界集中点Ｂ近傍にも空乏層が広がるため、off状態
におけるソース／ドレイン間の耐圧が向上する。
【００４６】上記第１および第２実施形態の半導体素子
では、ＦＥＴを構成し、ＦＥＴの動作に関与するｐ型領
域以外の余分なｐ型領域を、ＦＥＴとショットキーダイ
オードとの間に含んでいない。むしろ、ＦＥＴを構成す
るｐ型領域を利用してショットキーダイオードの耐圧も
確保しながら、分離領域を形成することなく、小さな素
子面積で極めて合理的に寄生ダイオードによる逆回復時
間を短縮する構成が採用されている。なお、本実施形態
でも、炭化珪素半導体を、上記、のいずれかの面で
ある炭化珪素基板の表面に、炭化珪素半導体をエピタキ
シャル成長して得た半導体とすると、結晶性が良好なエ
ピタキシャル成長層が得られる。また、上記では、ｎ型
を第１導電型として説明したが、ｎ型、ｐ型が逆であっ
てもよい。
では、ＦＥＴを構成し、ＦＥＴの動作に関与するｐ型領
域以外の余分なｐ型領域を、ＦＥＴとショットキーダイ
オードとの間に含んでいない。むしろ、ＦＥＴを構成す
るｐ型領域を利用してショットキーダイオードの耐圧も
確保しながら、分離領域を形成することなく、小さな素
子面積で極めて合理的に寄生ダイオードによる逆回復時
間を短縮する構成が採用されている。なお、本実施形態
でも、炭化珪素半導体を、上記、のいずれかの面で
ある炭化珪素基板の表面に、炭化珪素半導体をエピタキ
シャル成長して得た半導体とすると、結晶性が良好なエ
ピタキシャル成長層が得られる。また、上記では、ｎ型
を第１導電型として説明したが、ｎ型、ｐ型が逆であっ
てもよい。
【００４７】（第３の実施形態）第３の半導体素子の一
形態を、図８および図９を参照しながら説明する。
形態を、図８および図９を参照しながら説明する。
【００４８】この半導体素子には、ジャンクションＦＥ
Ｔが形成されている。この半導体素子では、ドレイン領
域となるｎ+型炭化珪素基板１１上に、第１ｎ型エピタ
キシャル成長層１２ａおよび第２ｎ型エピタキシャル成
長層１２ｂがこの順に形成された半導体が基板として用
いられている。この基板には、第１ｐ型半導体領域４３
ａおよび第２ｐ型半導体領域４３ｂが形成されている。
第１ｐ型領域４３ａおよび第２ｐ型領域４３ｂは、それ
ぞれ第１ｎ型層１２ａおよび第２ｎ型層１２ｂが形成さ
れた後に、各成長層の表面からのイオン打ち込みなどに
より形成される。第１ｐ型領域４３ａは、ドリフト領域
を構成するｎ型層の分離層として機能する。
Ｔが形成されている。この半導体素子では、ドレイン領
域となるｎ+型炭化珪素基板１１上に、第１ｎ型エピタ
キシャル成長層１２ａおよび第２ｎ型エピタキシャル成
長層１２ｂがこの順に形成された半導体が基板として用
いられている。この基板には、第１ｐ型半導体領域４３
ａおよび第２ｐ型半導体領域４３ｂが形成されている。
第１ｐ型領域４３ａおよび第２ｐ型領域４３ｂは、それ
ぞれ第１ｎ型層１２ａおよび第２ｎ型層１２ｂが形成さ
れた後に、各成長層の表面からのイオン打ち込みなどに
より形成される。第１ｐ型領域４３ａは、ドリフト領域
を構成するｎ型層の分離層として機能する。
【００４９】同じくイオン打ち込みなどによって、第２
ｎ型層１２ｂの表面には、ソース領域となるｎ+型半導
体領域１４が形成されている。また、基板の表面にはソ
ース電極１９がｎ+型領域１４に接するように形成さ
れ、基板の反対面にはドレイン電極１７がｎ+型シリコ
ン基板１１上に接するように形成されている。ソース電
極１９およびドレイン電極１７と半導体とはオーミック
接合している。ゲート電極１８は第２ｐ型領域４３ｂに
接するように配置されている。
ｎ型層１２ｂの表面には、ソース領域となるｎ+型半導
体領域１４が形成されている。また、基板の表面にはソ
ース電極１９がｎ+型領域１４に接するように形成さ
れ、基板の反対面にはドレイン電極１７がｎ+型シリコ
ン基板１１上に接するように形成されている。ソース電
極１９およびドレイン電極１７と半導体とはオーミック
接合している。ゲート電極１８は第２ｐ型領域４３ｂに
接するように配置されている。
【００５０】この半導体素子では、on状態で電子が流れ
るドリフト領域の一部となる第２ｎ型層１２ｂ上に、金
属電極（ショットキー電極）２０が配置されている。こ
のショットキー電極２０は、ソース電極１９と接触して
いる。ショットキー電極２０をソース電極１９の一部と
見れば、この半導体素子では、ソース電極の一部がｎ型
領域とショットキー接合していることになる。
るドリフト領域の一部となる第２ｎ型層１２ｂ上に、金
属電極（ショットキー電極）２０が配置されている。こ
のショットキー電極２０は、ソース電極１９と接触して
いる。ショットキー電極２０をソース電極１９の一部と
見れば、この半導体素子では、ソース電極の一部がｎ型
領域とショットキー接合していることになる。
【００５１】この半導体素子では、ゲート電極１８にバ
イアス電圧を印加しない場合には、空乏層１５が、図８
に示したように分離層となる第１ｐ型領域４３ａの周囲
に広がるように設計されている。また、ショットキー電
極２０の近傍の第２ｎ型層１２ｂでも、ショットキー電
極に由来する空乏層が広がってｐ型領域の周囲に広がる
空乏層と重なり合う。このようなドリフト領域における
空乏層の広がりと重畳とにより、上記半導体素子では、
（通常のジャンクションＦＥＴとは異なり）ノーマリー
off型のジャンクションＦＥＴを実現できる。また、シ
ョットキー電極２０を第２ｐ型層４３ｂで囲まれた領域
に配置しているため、素子面積を拡大することなく絶縁
耐圧を改善できる。
イアス電圧を印加しない場合には、空乏層１５が、図８
に示したように分離層となる第１ｐ型領域４３ａの周囲
に広がるように設計されている。また、ショットキー電
極２０の近傍の第２ｎ型層１２ｂでも、ショットキー電
極に由来する空乏層が広がってｐ型領域の周囲に広がる
空乏層と重なり合う。このようなドリフト領域における
空乏層の広がりと重畳とにより、上記半導体素子では、
（通常のジャンクションＦＥＴとは異なり）ノーマリー
off型のジャンクションＦＥＴを実現できる。また、シ
ョットキー電極２０を第２ｐ型層４３ｂで囲まれた領域
に配置しているため、素子面積を拡大することなく絶縁
耐圧を改善できる。
【００５２】この半導体素子では、ゲート電極に正のバ
イアス電圧を印加して空乏層を後退させると、図９に示
したように、ｐ型領域４３ａ，４３ａの間に、分離層の
上下を導通するチャネル４１が生じる。また、第２ｎ型
層１２ｂでも、第１ｐ型領域４３ａとショットキー電極
２０との間で空乏化していた領域にチャネルが生じる。
こうして、ソース電極１９からドレイン電極へと至る電
子の流れ４２が生じて素子がon状態となる。
イアス電圧を印加して空乏層を後退させると、図９に示
したように、ｐ型領域４３ａ，４３ａの間に、分離層の
上下を導通するチャネル４１が生じる。また、第２ｎ型
層１２ｂでも、第１ｐ型領域４３ａとショットキー電極
２０との間で空乏化していた領域にチャネルが生じる。
こうして、ソース電極１９からドレイン電極へと至る電
子の流れ４２が生じて素子がon状態となる。
【００５３】このジャンクションＦＥＴでは、図１０に
示したように、金属層２０の直下にｐ型領域４３ｃをさ
らに形成してもよい。この領域４３ｃを形成すると、空
乏層の広がりをより確実にできる。したがって、バイア
ス電圧を印加しない状態におけるoff状態をより確実に
実現できる。
示したように、金属層２０の直下にｐ型領域４３ｃをさ
らに形成してもよい。この領域４３ｃを形成すると、空
乏層の広がりをより確実にできる。したがって、バイア
ス電圧を印加しない状態におけるoff状態をより確実に
実現できる。
【００５４】本実施形態でも、絶縁耐圧をさらに改善す
るために、炭化珪素半導体に代えてＡｌＮ、ＧａＮなど
その他の化合物半導体を用いてもよい。炭化珪素を用い
る場合は、上記、のいずれかの面である炭化珪素基
板の表面に、炭化珪素半導体をエピタキシャル成長して
得た半導体とすると、結晶性が良好なエピタキシャル成
長層が得られる。また、上記では、ｎ型を第１導電型と
して説明したが、ｎ型、ｐ型が逆であってもよい。
るために、炭化珪素半導体に代えてＡｌＮ、ＧａＮなど
その他の化合物半導体を用いてもよい。炭化珪素を用い
る場合は、上記、のいずれかの面である炭化珪素基
板の表面に、炭化珪素半導体をエピタキシャル成長して
得た半導体とすると、結晶性が良好なエピタキシャル成
長層が得られる。また、上記では、ｎ型を第１導電型と
して説明したが、ｎ型、ｐ型が逆であってもよい。
【００５５】本実施形態でも、第１および第２の実施形
態と同様、電流容量を上げるために、所定個数のＦＥＴ
を配列したＦＥＴ領域を用意してもよい。ここでも、Ｆ
ＥＴは、図２および図４を参照して上記で説明したよう
に配列すればよい。また、本実施形態の半導体素子も、
上記第１および第２の実施形態の半導体素子と同様、Ｆ
ＥＴを構成し、ＦＥＴの動作に関与するｐ型領域以外の
余分なｐ型領域を、ＦＥＴとショットキーダイオードと
の間に含んでいない。この半導体素子では、ＦＥＴとシ
ョットキーダイオードとを近接して配置することによ
り、絶縁耐圧の向上を実現している。
態と同様、電流容量を上げるために、所定個数のＦＥＴ
を配列したＦＥＴ領域を用意してもよい。ここでも、Ｆ
ＥＴは、図２および図４を参照して上記で説明したよう
に配列すればよい。また、本実施形態の半導体素子も、
上記第１および第２の実施形態の半導体素子と同様、Ｆ
ＥＴを構成し、ＦＥＴの動作に関与するｐ型領域以外の
余分なｐ型領域を、ＦＥＴとショットキーダイオードと
の間に含んでいない。この半導体素子では、ＦＥＴとシ
ョットキーダイオードとを近接して配置することによ
り、絶縁耐圧の向上を実現している。
【００５６】
【実施例】以下、本発明を実施例によりさらに説明する
が、本発明は以下の実施例に制限されるものではない。
が、本発明は以下の実施例に制限されるものではない。
【００５７】（実施例１）本実施例では、図１と同様の
構造を有する半導体素子を作製した。
構造を有する半導体素子を作製した。
【００５８】まず、濃度３×１０18ｃｍ-3となるように
窒素がドープされたｎ型６Ｈ−ＳｉＣ（０００１）Ｓｉ
面の［１１−２０］方向４度オフカット面を有する基板
を用意した。この基板を洗浄した後に、上記オフカット
面に、１．３×１０16ｃｍ-3の窒素ドープｎ型エピタキ
シャル成長層を形成した。このｎ型層は、ＣＶＤ法によ
り厚さ１０μｍとなるように成膜した。このｎ型層の表
面に金属マスクを形成し、選択的に０．９〜４．０Ｍｅ
Ｖの範囲から５段のイオンエネルギーを選択し、それぞ
れ３×１０14ｃｍ-2のドーズ量でホウ素イオンを打ち込
んだ。このイオン打ち込みにより、ｎ型層の表層に、深
さ２μｍ程度のｐ型領域が島状に形成された。さらに、
別の金属マスクを用いて、ｐ型領域に、部分的に、２０
ｋｅＶのエネルギー、５×１０15ｃｍ-2のドーズ量で窒
素のイオン打ち込みを行って、ソース領域となるｎ+型
半導体領域を形成した。なお、ホウ素および窒素のイオ
ン打ち込みにおける基板温度は５００℃とした。この基
板は、Ａｒ雰囲気において１７００℃で１時間熱処理し
てイオン打ち込みにより形成した領域を活性化した。こ
うして形成したＭＯＳＦＥＴのチャネル領域の長さは約
２μｍである。
窒素がドープされたｎ型６Ｈ−ＳｉＣ（０００１）Ｓｉ
面の［１１−２０］方向４度オフカット面を有する基板
を用意した。この基板を洗浄した後に、上記オフカット
面に、１．３×１０16ｃｍ-3の窒素ドープｎ型エピタキ
シャル成長層を形成した。このｎ型層は、ＣＶＤ法によ
り厚さ１０μｍとなるように成膜した。このｎ型層の表
面に金属マスクを形成し、選択的に０．９〜４．０Ｍｅ
Ｖの範囲から５段のイオンエネルギーを選択し、それぞ
れ３×１０14ｃｍ-2のドーズ量でホウ素イオンを打ち込
んだ。このイオン打ち込みにより、ｎ型層の表層に、深
さ２μｍ程度のｐ型領域が島状に形成された。さらに、
別の金属マスクを用いて、ｐ型領域に、部分的に、２０
ｋｅＶのエネルギー、５×１０15ｃｍ-2のドーズ量で窒
素のイオン打ち込みを行って、ソース領域となるｎ+型
半導体領域を形成した。なお、ホウ素および窒素のイオ
ン打ち込みにおける基板温度は５００℃とした。この基
板は、Ａｒ雰囲気において１７００℃で１時間熱処理し
てイオン打ち込みにより形成した領域を活性化した。こ
うして形成したＭＯＳＦＥＴのチャネル領域の長さは約
２μｍである。
【００５９】引き続いて、上記炭化珪素半導体基板を酸
化処理炉内で１１００℃で３時間ウェット酸化した。こ
の酸化処理により、半導体基板表面には、厚さ４０ｎｍ
のシリコン酸化膜が形成された。このシリコン酸化膜
に、フォトリソグラフィーおよびエッチングにより、コ
ンタクトホールなどを形成し、さらに、ソース電極およ
びドレイン電極として、それぞれＮｉを堆積し、熱処理
してオーミック電極を形成した。また、シリコン酸化膜
上にはゲート電極を形成した。さらに、隣接するｐ型領
域の間から露出しているｎ型層に接合するＮｉのショッ
トキー電極を形成した。各電極の配置は、図１に示した
とおりとした。
化処理炉内で１１００℃で３時間ウェット酸化した。こ
の酸化処理により、半導体基板表面には、厚さ４０ｎｍ
のシリコン酸化膜が形成された。このシリコン酸化膜
に、フォトリソグラフィーおよびエッチングにより、コ
ンタクトホールなどを形成し、さらに、ソース電極およ
びドレイン電極として、それぞれＮｉを堆積し、熱処理
してオーミック電極を形成した。また、シリコン酸化膜
上にはゲート電極を形成した。さらに、隣接するｐ型領
域の間から露出しているｎ型層に接合するＮｉのショッ
トキー電極を形成した。各電極の配置は、図１に示した
とおりとした。
【００６０】こうして得た炭化珪素ＭＯＳＦＥＴの絶縁
耐圧は、ショットキー電極を形成しない場合が５００Ｖ
程度であるのに対し、６００Ｖ以上の絶縁耐圧を示し
た。さらに、この半導体素子のon状態からoff状態への
逆回復時間は、ショットキー電極を形成しない場合が３
００ｎｓ以上であるのに対し、１００ｎｓ以下となっ
た。このように、隣接するＭＯＳＦＥＴ間にショットキ
ー電極を配置することにより、低損失・高絶縁耐圧のＭ
ＯＳＦＥＴを得ることができた。
耐圧は、ショットキー電極を形成しない場合が５００Ｖ
程度であるのに対し、６００Ｖ以上の絶縁耐圧を示し
た。さらに、この半導体素子のon状態からoff状態への
逆回復時間は、ショットキー電極を形成しない場合が３
００ｎｓ以上であるのに対し、１００ｎｓ以下となっ
た。このように、隣接するＭＯＳＦＥＴ間にショットキ
ー電極を配置することにより、低損失・高絶縁耐圧のＭ
ＯＳＦＥＴを得ることができた。
【００６１】（実施例２）本実施例では、図３と同様の
構造を有する半導体素子を作製した。
構造を有する半導体素子を作製した。
【００６２】まず、濃度３×１０18ｃｍ-3となるように
窒素がドープされたｎ型６Ｈ−ＳｉＣ（０００１）Ｓｉ
面の［１１−２０］方向４度オフカット面を有する基板
を用意した。この基板を洗浄した後に、上記オフカット
面に、１．３×１０16ｃｍ-3の窒素ドープｎ型エピタキ
シャル成長層を形成した。このｎ型層は、ＣＶＤ法によ
り厚さ１０μｍとなるように成膜した。このｎ型層の表
面に金属マスクを形成し、選択的に０．９〜４．０Ｍｅ
Ｖの範囲から５段のイオンエネルギーを選択し、それぞ
れ３×１０14ｃｍ-2のドーズ量でホウ素イオンを打ち込
んだ。このイオン打ち込みにより、ｎ型層の表層に、深
さ２μｍ程度のｐ型領域が形成された。さらに、別の金
属マスクを用いて、ｐ型領域に、部分的に、２０ｋｅＶ
のエネルギー、５×１０15ｃｍ-2のドーズ量で窒素のイ
オン打ち込みを行って、ソース領域となるｎ+型領域を
形成した。なお、ホウ素および窒素のイオン打ち込みに
おける基板温度は５００℃とした。この基板は、Ａｒ雰
囲気において１７００℃で１時間熱処理してイオン打ち
込みにより形成した領域を活性化した。
窒素がドープされたｎ型６Ｈ−ＳｉＣ（０００１）Ｓｉ
面の［１１−２０］方向４度オフカット面を有する基板
を用意した。この基板を洗浄した後に、上記オフカット
面に、１．３×１０16ｃｍ-3の窒素ドープｎ型エピタキ
シャル成長層を形成した。このｎ型層は、ＣＶＤ法によ
り厚さ１０μｍとなるように成膜した。このｎ型層の表
面に金属マスクを形成し、選択的に０．９〜４．０Ｍｅ
Ｖの範囲から５段のイオンエネルギーを選択し、それぞ
れ３×１０14ｃｍ-2のドーズ量でホウ素イオンを打ち込
んだ。このイオン打ち込みにより、ｎ型層の表層に、深
さ２μｍ程度のｐ型領域が形成された。さらに、別の金
属マスクを用いて、ｐ型領域に、部分的に、２０ｋｅＶ
のエネルギー、５×１０15ｃｍ-2のドーズ量で窒素のイ
オン打ち込みを行って、ソース領域となるｎ+型領域を
形成した。なお、ホウ素および窒素のイオン打ち込みに
おける基板温度は５００℃とした。この基板は、Ａｒ雰
囲気において１７００℃で１時間熱処理してイオン打ち
込みにより形成した領域を活性化した。
【００６３】さらに、この炭化珪素半導体基板にトレン
チ構造を実現するための凹部を形成した。凹部は、マス
ク形成後、ＩＣＰ（インダクティブ・カップルド・プラ
ズマ）エッチング装置を用いて形成した。エッチングに
は、ＣＦ4とＯ2との混合ガスを用いた。形成した凹部の
深さは２．５μｍであり、ｎ+型およびｐ型両半導体領
域を貫通し、ｎ型層に達している。
チ構造を実現するための凹部を形成した。凹部は、マス
ク形成後、ＩＣＰ（インダクティブ・カップルド・プラ
ズマ）エッチング装置を用いて形成した。エッチングに
は、ＣＦ4とＯ2との混合ガスを用いた。形成した凹部の
深さは２．５μｍであり、ｎ+型およびｐ型両半導体領
域を貫通し、ｎ型層に達している。
【００６４】引き続き、上記半導体基板を酸化処理炉内
で１１００℃で１時間ウェット酸化した。この酸化処理
により、半導体基板表面には、厚さ４０ｎｍのシリコン
酸化膜が形成された。このシリコン酸化膜に、フォトリ
ソグラフィーおよびエッチングにより、コンタクトホー
ルなどを形成し、さらに、ソース電極およびドレイン電
極として、それぞれＮｉを堆積し、熱処理してオーミッ
ク電極を形成した。また、凹部内にはＡｌのゲート電極
を形成した。さらに、ソース電極に隣接してｎ型層に接
するＮｉのショットキー電極を形成した。各電極の配置
は、図３に示したとおりとした。
で１１００℃で１時間ウェット酸化した。この酸化処理
により、半導体基板表面には、厚さ４０ｎｍのシリコン
酸化膜が形成された。このシリコン酸化膜に、フォトリ
ソグラフィーおよびエッチングにより、コンタクトホー
ルなどを形成し、さらに、ソース電極およびドレイン電
極として、それぞれＮｉを堆積し、熱処理してオーミッ
ク電極を形成した。また、凹部内にはＡｌのゲート電極
を形成した。さらに、ソース電極に隣接してｎ型層に接
するＮｉのショットキー電極を形成した。各電極の配置
は、図３に示したとおりとした。
【００６５】こうして得た炭化珪素ＭＯＳＦＥＴの絶縁
耐圧は、ショットキー電極を形成しない場合が５００Ｖ
程度であるのに対し、６００Ｖ以上の絶縁耐圧を示し
た。さらに、この半導体素子のon状態からoff状態への
逆回復時間は、ショットキー電極を形成しない場合が３
００ｎｓ以上であるのに対し、１００ｎｓ以下となっ
た。このように、隣接するＭＯＳＦＥＴ間にショットキ
ー電極を配置することにより、低損失・高絶縁耐圧のＭ
ＯＳＦＥＴを得ることができた。
耐圧は、ショットキー電極を形成しない場合が５００Ｖ
程度であるのに対し、６００Ｖ以上の絶縁耐圧を示し
た。さらに、この半導体素子のon状態からoff状態への
逆回復時間は、ショットキー電極を形成しない場合が３
００ｎｓ以上であるのに対し、１００ｎｓ以下となっ
た。このように、隣接するＭＯＳＦＥＴ間にショットキ
ー電極を配置することにより、低損失・高絶縁耐圧のＭ
ＯＳＦＥＴを得ることができた。
【００６６】（実施例３）本実施例では、図７と同様の
構造を有する半導体素子を作製した。
構造を有する半導体素子を作製した。
【００６７】まず、濃度３×１０18ｃｍ-3となるように
窒素がドープされたｎ型６Ｈ−ＳｉＣ（０００１）Ｓｉ
面の［１１−２０］方向４度オフカット面を有する基板
を用意した。この基板を洗浄した後に、上記オフカット
面に、１．３×１０16ｃｍ-3の窒素ドープｎ型エピタキ
シャル成長層を形成した。このｎ型層は、ＣＶＤ法によ
り厚さ１０μｍとなるように成膜した。このｎ型層の表
面に、部分的に、ＣＶＤ法による成膜中にＴＭＡを添加
して２×１０17ｃｍ-3のＡｌドープｐ型エピタキシャル
成長層を成膜した。ｐ型層の厚さは２μｍとした。さら
に、金属マスクを用いて、ｐ型層に、部分的に、２０ｋ
ｅＶのエネルギー、５×１０15ｃｍ-2のドーズ量で窒素
のイオン打ち込みを行って、ソース領域となるｎ+型半
導体領域を形成した。なお、ここでもイオン打ち込みに
おける基板温度は５００℃とした。この基板は、Ａｒ雰
囲気において１７００℃で１時間熱処理してイオン打ち
込みにより形成した領域を活性化した。
窒素がドープされたｎ型６Ｈ−ＳｉＣ（０００１）Ｓｉ
面の［１１−２０］方向４度オフカット面を有する基板
を用意した。この基板を洗浄した後に、上記オフカット
面に、１．３×１０16ｃｍ-3の窒素ドープｎ型エピタキ
シャル成長層を形成した。このｎ型層は、ＣＶＤ法によ
り厚さ１０μｍとなるように成膜した。このｎ型層の表
面に、部分的に、ＣＶＤ法による成膜中にＴＭＡを添加
して２×１０17ｃｍ-3のＡｌドープｐ型エピタキシャル
成長層を成膜した。ｐ型層の厚さは２μｍとした。さら
に、金属マスクを用いて、ｐ型層に、部分的に、２０ｋ
ｅＶのエネルギー、５×１０15ｃｍ-2のドーズ量で窒素
のイオン打ち込みを行って、ソース領域となるｎ+型半
導体領域を形成した。なお、ここでもイオン打ち込みに
おける基板温度は５００℃とした。この基板は、Ａｒ雰
囲気において１７００℃で１時間熱処理してイオン打ち
込みにより形成した領域を活性化した。
【００６８】さらに、この半導体基板にトレンチ構造を
実現するための凹部を形成した。凹部は、マスク形成
後、ＩＣＰエッチング装置を用いて形成した。エッチン
グには、ＣＦ4＋Ｏ2混合ガスを用いた。形成した凹部の
深さは２．５μｍであり、ｎ+型半導体領域およびｐ型
層を貫通し、ｎ型層に達している。
実現するための凹部を形成した。凹部は、マスク形成
後、ＩＣＰエッチング装置を用いて形成した。エッチン
グには、ＣＦ4＋Ｏ2混合ガスを用いた。形成した凹部の
深さは２．５μｍであり、ｎ+型半導体領域およびｐ型
層を貫通し、ｎ型層に達している。
【００６９】引き続き、上記半導体基板を酸化処理炉内
で１１００℃で１時間ウェット酸化した。この酸化処理
により、半導体基板表面には、厚さ４０ｎｍのシリコン
酸化膜が形成された。このシリコン酸化膜に、フォトリ
ソグラフィーおよびエッチングにより、コンタクトホー
ルなどを形成し、さらに、ソース電極およびドレイン電
極として、それぞれＮｉを堆積し、熱処理してオーミッ
ク電極を形成した。また、凹部内にはＡｌのゲート電極
を形成した。さらに、ソース電極に隣接してｎ型層に接
するＮｉのショットキー電極を形成した。各電極の配置
は、図７に示したとおりとした。
で１１００℃で１時間ウェット酸化した。この酸化処理
により、半導体基板表面には、厚さ４０ｎｍのシリコン
酸化膜が形成された。このシリコン酸化膜に、フォトリ
ソグラフィーおよびエッチングにより、コンタクトホー
ルなどを形成し、さらに、ソース電極およびドレイン電
極として、それぞれＮｉを堆積し、熱処理してオーミッ
ク電極を形成した。また、凹部内にはＡｌのゲート電極
を形成した。さらに、ソース電極に隣接してｎ型層に接
するＮｉのショットキー電極を形成した。各電極の配置
は、図７に示したとおりとした。
【００７０】こうして得た炭化珪素ＭＯＳＦＥＴの絶縁
耐圧は、ショットキー電極を形成しない場合が５００Ｖ
程度であるのに対し、６００Ｖ以上の絶縁耐圧を示し
た。さらに、この半導体素子のon状態からoff状態への
逆回復時間は、ショットキー電極を形成しない場合が３
００ｎｓ以上であるのに対し、１００ｎｓ以下となっ
た。このように、隣接するＭＯＳＦＥＴ間にショットキ
ー電極を配置することにより、低損失・高絶縁耐圧のＭ
ＯＳＦＥＴを得ることができた。
耐圧は、ショットキー電極を形成しない場合が５００Ｖ
程度であるのに対し、６００Ｖ以上の絶縁耐圧を示し
た。さらに、この半導体素子のon状態からoff状態への
逆回復時間は、ショットキー電極を形成しない場合が３
００ｎｓ以上であるのに対し、１００ｎｓ以下となっ
た。このように、隣接するＭＯＳＦＥＴ間にショットキ
ー電極を配置することにより、低損失・高絶縁耐圧のＭ
ＯＳＦＥＴを得ることができた。
【００７１】（実施例４）本実施例では、図８および図
９と同様の構造を有する半導体素子を作製した。
９と同様の構造を有する半導体素子を作製した。
【００７２】まず、濃度３×１０18ｃｍ-3となるように
窒素がドープされたｎ型６Ｈ−ＳｉＣ（０００１）Ｓｉ
面の［１１−２０］方向４度オフカット面を有する基板
を用意した。この基板を洗浄した後に、上記オフカット
面に、１．３×１０16ｃｍ-3の窒素ドープ第１ｎ型エピ
タキシャル成長層を形成した。この第１ｎ型層は、ＣＶ
Ｄ法により厚さ１０μｍとなるように成長させた。この
第１ｎ型層の表面に金属マスクを形成し、選択的に２０
０ｋｅＶ、３×１０14ｃｍ-2のドーズ量でアルミニウム
イオンを打ち込んだ。このイオン打ち込みにより、第１
ｎ型層の表層に、深さ０．３μｍ程度の第１ｐ型半導体
領域が形成された。さらに、第１ｎ型層上に、１．３×
１０16ｃｍ-3の窒素ドープ第２ｎ型エピタキシャル成長
層を形成した。この第２ｎ型層は、ＣＶＤ法により厚さ
０．５μｍとなるように成膜した。この第２ｎ型層の表
面に金属マスクを形成し、選択的に５０ｋｅＶ〜１．０
ＭｅＶ、３×１０14ｃｍ-2のドーズ量でアルミニウムイ
オンを打ち込んだ。このイオン打ち込みにより、第２ｎ
型層を貫通し、第１ｐ型半導体領域と接続する第２ｐ型
半導体領域が形成された。さらに、別の金属マスクを用
いて、部分的に、２０ｋｅＶのエネルギー、５×１０15
ｃｍ-2のドーズ量で窒素のイオン打ち込みを行って、ソ
ース領域となるｎ+型半導体領域を形成した。なお、こ
こでもイオン打ち込みの際の基板温度は５００℃とし
た。この基板は、Ａｒ雰囲気において１７００℃で１時
間熱処理してイオン打ち込みにより形成した領域を活性
化した。
窒素がドープされたｎ型６Ｈ−ＳｉＣ（０００１）Ｓｉ
面の［１１−２０］方向４度オフカット面を有する基板
を用意した。この基板を洗浄した後に、上記オフカット
面に、１．３×１０16ｃｍ-3の窒素ドープ第１ｎ型エピ
タキシャル成長層を形成した。この第１ｎ型層は、ＣＶ
Ｄ法により厚さ１０μｍとなるように成長させた。この
第１ｎ型層の表面に金属マスクを形成し、選択的に２０
０ｋｅＶ、３×１０14ｃｍ-2のドーズ量でアルミニウム
イオンを打ち込んだ。このイオン打ち込みにより、第１
ｎ型層の表層に、深さ０．３μｍ程度の第１ｐ型半導体
領域が形成された。さらに、第１ｎ型層上に、１．３×
１０16ｃｍ-3の窒素ドープ第２ｎ型エピタキシャル成長
層を形成した。この第２ｎ型層は、ＣＶＤ法により厚さ
０．５μｍとなるように成膜した。この第２ｎ型層の表
面に金属マスクを形成し、選択的に５０ｋｅＶ〜１．０
ＭｅＶ、３×１０14ｃｍ-2のドーズ量でアルミニウムイ
オンを打ち込んだ。このイオン打ち込みにより、第２ｎ
型層を貫通し、第１ｐ型半導体領域と接続する第２ｐ型
半導体領域が形成された。さらに、別の金属マスクを用
いて、部分的に、２０ｋｅＶのエネルギー、５×１０15
ｃｍ-2のドーズ量で窒素のイオン打ち込みを行って、ソ
ース領域となるｎ+型半導体領域を形成した。なお、こ
こでもイオン打ち込みの際の基板温度は５００℃とし
た。この基板は、Ａｒ雰囲気において１７００℃で１時
間熱処理してイオン打ち込みにより形成した領域を活性
化した。
【００７３】引き続いて、ソース電極およびドレイン電
極として、それぞれＮｉを堆積し、熱処理してオーミッ
ク電極を形成した。また、Ａｌからなるゲート電極を形
成した。さらに、Ｎｉのショットキー電極を形成した。
各電極の配置は、図８および図９に示したとおりとし
た。
極として、それぞれＮｉを堆積し、熱処理してオーミッ
ク電極を形成した。また、Ａｌからなるゲート電極を形
成した。さらに、Ｎｉのショットキー電極を形成した。
各電極の配置は、図８および図９に示したとおりとし
た。
【００７４】こうして得た炭化珪素ジャンクションＦＥ
Ｔの絶縁耐圧は、ショットキー電極を形成しない場合が
５００Ｖ程度であるのに対し、６００Ｖ以上の絶縁耐圧
を示した。このように、隣接するジャンクションＦＥＴ
間にショットキー電極を配置することにより、高絶縁耐
圧でノーマリーoff型のジャンクションＦＥＴを得るこ
とができた。
Ｔの絶縁耐圧は、ショットキー電極を形成しない場合が
５００Ｖ程度であるのに対し、６００Ｖ以上の絶縁耐圧
を示した。このように、隣接するジャンクションＦＥＴ
間にショットキー電極を配置することにより、高絶縁耐
圧でノーマリーoff型のジャンクションＦＥＴを得るこ
とができた。
【００７５】以上では炭化珪素を用いた場合を説明した
が、本発明の半導体素子をその他の半導体、例えばシリ
コン、を用いて形成することも可能である。シリコンを
用いた半導体素子において、上述の公報が開示するよう
にショットキーダイオードを形成したとしても、絶縁耐
圧は数十ボルトから１００Ｖ程度に止まる。しかし、本
発明を適用することにより、１５０Ｖ程度の絶縁耐圧を
有するシリコン半導体素子を得ることができる。絶縁耐
圧の上昇には、空乏層の重複が寄与していると考えられ
る。
が、本発明の半導体素子をその他の半導体、例えばシリ
コン、を用いて形成することも可能である。シリコンを
用いた半導体素子において、上述の公報が開示するよう
にショットキーダイオードを形成したとしても、絶縁耐
圧は数十ボルトから１００Ｖ程度に止まる。しかし、本
発明を適用することにより、１５０Ｖ程度の絶縁耐圧を
有するシリコン半導体素子を得ることができる。絶縁耐
圧の上昇には、空乏層の重複が寄与していると考えられ
る。
【００７６】
【発明の効果】本発明によれば、半導体素子において、
素子面積の拡大を抑制しながら寄生ダイオードによる逆
回復時間による遅れを短縮できる。また、半導体素子に
おける絶縁耐圧を増加できる。本発明によれば、絶縁耐
圧を、シリコン半導体において１５０Ｖ程度、炭化珪素
半導体において数百ボルトから１ｋＶにまで上昇させる
ことができる。
素子面積の拡大を抑制しながら寄生ダイオードによる逆
回復時間による遅れを短縮できる。また、半導体素子に
おける絶縁耐圧を増加できる。本発明によれば、絶縁耐
圧を、シリコン半導体において１５０Ｖ程度、炭化珪素
半導体において数百ボルトから１ｋＶにまで上昇させる
ことができる。
【図１】 本発明の半導体素子の一例を示す断面（図２
のＩ−Ｉ断面）図である。
のＩ−Ｉ断面）図である。
【図２】 本発明の半導体素子の一例を示す平面図であ
る。
る。
【図３】 本発明の半導体素子の一例としてトレンチ構
造を有する素子を示す断面図である。
造を有する素子を示す断面図である。
【図４】 図３の半導体素子の配置例を示す平面図であ
る。
る。
【図５】 トレンチ構造を有する本発明の半導体素子の
別の例を示す断面図である。
別の例を示す断面図である。
【図６】 図５の半導体素子の配置例を示す平面図であ
る。
る。
【図７】 トレンチ構造を有する本発明の半導体素子の
また別の例を示す断面図である。
また別の例を示す断面図である。
【図８】 ジャンクションＦＥＴを含む本発明の半導体
素子の例（off状態）を示す断面図である。
素子の例（off状態）を示す断面図である。
【図９】 図８の半導体素子のon状態を示す断面図であ
る。
る。
【図１０】 ジャンクションＦＥＴを含む本発明の半導
体素子の別の例を示す断面図である。
体素子の別の例を示す断面図である。
【図１１】 従来の半導体素子の一例を示す断面図であ
る。
る。
【図１２】 従来のトレンチ構造を有する半導体素子の
例を示す断面図である。
例を示す断面図である。
【図１３】 ＭＯＳＦＥＴとショットキーダイオードと
を含む従来の半導体素子の例を示す断面図である。
を含む従来の半導体素子の例を示す断面図である。
１１ ｎ+型シリコン基板 ２１ ｎ+型炭化珪素基板 １２，２２ ｎ型エピタキシャル成長層 １２ａ 第１ｎ型エピタキシャル成長層 １２ｂ 第２ｎ型エピタキシャル成長層 １３，２３，４３ ｐ型半導体領域 ４３ａ，４３ｃ 第１ｐ型半導体領域 ４３ｂ 第２ｐ型半導体領域 ３３ ｐ型エピタキシャル成長層 １４，２４ ｎ+型半導体領域 １５ 空乏層 １６，２６ 絶縁膜 １７，２７ ドレイン電極 １８，２８ ゲート電極 １９，２９ ソース電極 ２０ ショットキー電極 ４１ チャネル ４２ 電子の流れ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/417 Ｈ０１Ｌ 29/50 Ｓ 29/80 29/80 Ｖ
Claims (8)
- 【請求項１】 半導体の一表面上に配置されたソース電
極、前記一表面と反対側の表面上に配置されたドレイン
電極、ならびに前記半導体内に形成された第１導電型の
ドリフト領域を含む電界効果トランジスタと、第１導電
型半導体と金属電極との接触により形成されたショット
キーダイオードとを含み、オフ状態において、前記ショ
ットキーダイオードに由来する空乏層と、前記電界効果
トランジスタを構成する第２導電型半導体の周囲に広が
る空乏層とが重なり合うように、前記電界効果トランジ
スタと前記ショットキーダイオードが配置されたことを
特徴とする半導体素子。 - 【請求項２】 半導体の一表面上に配置されたソース電
極、前記一表面と反対側の表面上に配置されたドレイン
電極、ならびに前記半導体内に形成された第１導電型の
ドリフト領域を含む電界効果トランジスタと、第１導電
型半導体と金属電極との接触により形成されたショット
キーダイオードとを含み、前記電界効果トランジスタと
前記ショットキーダイオードとの間に、前記電界効果ト
ランジスタを構成する第２導電型半導体以外の第２導電
型半導体が介在しないように、前記電界効果トランジス
タと前記ショットキーダイオードとが近接して配置され
ていることを特徴とする半導体素子。 - 【請求項３】 一表面側に形成された第２導電型領域お
よび前記第２導電型領域内に形成された第１導電型のソ
ース領域を含む第１導電型半導体と、前記第２導電型領
域および前記ソース領域に接するように配置されたソー
ス電極と、前記一表面と反対側の表面において第１導電
型のドレイン領域に接するように配置されたドレイン電
極と、前記第２導電型領域上に絶縁膜を介して配置され
たゲート電極とを含む絶縁ゲート型電界効果トランジス
タが複数個形成されたトランジスタ素子群領域を有し、
前記素子群領域内に、前記トランジスタの間から前記一
表面側に露出した第１導電型のドリフト領域と金属電極
との接触により形成されたショットキーダイオードを含
む請求項１または２に記載の半導体素子。 - 【請求項４】 一表面側に形成された第２導電型領域、
前記第２導電型領域内に形成された第１導電型のソース
領域、および前記ソース領域から前記第２導電型領域を
貫通して第１導電型のドリフト領域にまで達する凹部を
含む第１導電型半導体と、前記第２導電型領域および前
記ソース領域に接するように配置されたソース電極と、
前記一表面と反対側の表面において第１導電型のドレイ
ン領域に接するように配置されたドレイン電極と、前記
凹部内に絶縁膜を介して配置されたゲート電極とを含む
絶縁ゲート型電界効果トランジスタが複数個形成された
トランジスタ素子群領域を有し、前記素子群領域内に、
前記トランジスタの間から前記一表面側に露出した前記
ドリフト領域と金属電極との接触により形成されたショ
ットキーダイオードを含む請求項１または２に記載の半
導体素子。 - 【請求項５】 一表面側に形成された第２導電型領域、
前記第２導電型領域内に形成された第１導電型のソース
領域、および前記ソース領域から前記第２導電型領域を
貫通して第１導電型のドリフト領域にまで達する凹部を
含む第１導電型半導体と、前記第２導電型領域および前
記ソース領域に接するように配置されたソース電極と、
前記一表面と反対側の表面において第１導電型のドレイ
ン領域に接するように配置されたドレイン電極と、前記
凹部内に絶縁膜を介して配置されたゲート電極とを含む
絶縁ゲート型電界効果トランジスタを有し、前記凹部に
接する前記ドリフト領域と金属電極との接触により形成
されたショットキーダイオードを含む請求項１または２
に記載の半導体素子。 - 【請求項６】 第１導電型のドリフト領域および前記ド
リフト領域内に形成された第２導電型領域を含む第１導
電型半導体と、前記半導体の一表面上に第１導電型のソ
ース領域に接するように配置されたソース電極と、前記
一表面と反対側の表面上に第１導電型のドレイン領域に
接するように配置されたドレイン電極と、前記第２導電
型領域に接するように配置されたゲート電極とを含む接
合型電界効果トランジスタを有し、前記一表面側に露出
した前記ドリフト領域と金属電極との接触により形成さ
れたショットキーダイオードを含む請求項１または２に
記載の半導体素子。 - 【請求項７】 半導体が炭化珪素半導体である請求項１
〜６のいずれかに記載の半導体素子。 - 【請求項８】 炭化珪素半導体が、下記またはのい
ずれかの炭化珪素基板の表面に、炭化珪素半導体層をエ
ピタキシャル成長して得たものである請求項７に記載の
半導体素子。 β−ＳｉＣの(111)Ｓｉ面、６Ｈもしくは４Ｈ−Ｓｉ
Ｃの(0001)Ｓｉ面、もしくは１５Ｒ−ＳｉＣのＳｉ面ま
たはこれらのＳｉ面の１０度以内のオフカット面 β−ＳｉＣの(100)面、β−ＳｉＣの(110)面、６Ｈも
しくは４Ｈ−ＳｉＣの(1-100)面、６Ｈもしくは４Ｈ−
ＳｉＣの(11-20)面またはこれらの面の１５度以内のオ
フカット面
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001320705A JP3502371B2 (ja) | 2000-10-23 | 2001-10-18 | 半導体素子 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-323088 | 2000-10-23 | ||
| JP2000323088 | 2000-10-23 | ||
| JP2001320705A JP3502371B2 (ja) | 2000-10-23 | 2001-10-18 | 半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002203967A true JP2002203967A (ja) | 2002-07-19 |
| JP3502371B2 JP3502371B2 (ja) | 2004-03-02 |
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ID=26602614
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001320705A Expired - Lifetime JP3502371B2 (ja) | 2000-10-23 | 2001-10-18 | 半導体素子 |
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