JP2002203967A - 半導体素子 - Google Patents
半導体素子Info
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Abstract
ョットキーダイオードを配置して寄生ダイオードによる
逆回復時間を短縮する。また、この半導体素子における
絶縁耐圧を向上させる。 【解決手段】 半導体の一表面上に配置されたソース電
極19、反対側の表面上に配置されたドレイン電極1
7、および半導体内に形成された第1導電型のソース領
域14およびドレイン領域11,12を含む電界効果ト
ランジスタと、第1導電型半導体と金属電極20との接
触により形成されたショットキーダイオードとを、オフ
状態において、ショットキーダイオードに由来する空乏
層と、電界効果トランジスタを構成する第2導電型半導
体の周囲に広がる空乏層とが重なり合うように配置す
る。
Description
インバータなどを制御するための半導体パワースイッチ
ング素子に関する。
を、図11を参照して説明する。図11に示したシリコ
ン半導体を用いた半導体素子は、n+型シリコン基板1
11上にn型エピタキシャル成長層112を形成したシ
リコン半導体が用いられている。このn型エピタキシャ
ル成長層112の表面には、p型半導体領域113が形
成され、このp型領域内に、ソース領域となるn+型半
導体領域114が形成されている。また、電極として、
n+型領域114に接するようにソース電極119が、
酸化処理により形成された絶縁層116を介してゲート
電極118がそれぞれ配置されており、さらに、裏面側
にはドレイン電極117が配置されている。こうして構
成された縦型の絶縁ゲート型電界効果トランジスタ(M
OSFET)では、ゲート電極118にバイアス電圧を
印加すると、ゲート電極直下のp型領域113の表層に
反転層が生成する。
位を定めるため、ソース電極119がp型領域113に
も接している。このため、トランジスタのソース/ドレ
イン間には、ソースがp型、ドレインがn型の寄生ダイ
オードが存在する。
を用いた半導体素子には、いわゆるトレンチ構造を有す
る縦型のMOSFETが形成されている。この半導体素
子には、n+型の炭化珪素基板121上に、n型のエピ
タキシャル成長層122とp型のエピタキシャル成長層
123とを順に形成した炭化珪素半導体が用いられてい
る。p型層123の表面にはソース領域となるn+型半
導体領域124が形成されている。n+型領域124に
は、トレンチ構造を実現するためにフォトリソグラフィ
ーおよびエッチングにより、p型層123を貫通する凹
部が形成されている。凹部の表面には、酸化処理により
形成された絶縁膜126を介してゲート電極128が配
置されている。こうして構成されたトレンチ構造を有す
る炭化珪素MOSFETでは、ゲート電極128にバイ
アス電圧を印加すると、トレンチ壁面に接するp型領域
123に反転層(チャネル)が生成する。なお、この素
子は、例えば、Silicon Carbide; A Review of Fundame
ntal Questions and Applications, edited by W.J.Cho
yke, H.Matsunami, and G. Pensl, Akademie Verlag 19
97のVol. II pp. 369-388 に開示されている。
理由から、ソース電極129がp型層123にも接して
いるため、ソース/ドレイン間には、ソースがp型、ド
レインがn型の寄生ダイオードが存在する。
ソース/ドレイン間に寄生ダイオードが乗っているた
め、オン(on)状態からオフ(off)状態にスイッチン
グされたときに、寄生ダイオードの逆回復(リカバリ
ー)に要する時間遅れが発生していた。この時間遅れ
は、on状態の間に寄生ダイオードを構成する各層に注入
される少数キャリアの存在により、off状態となった後
もp/n接合の導通状態が持続するために発生する。ま
た、p/n接合の導通状態が解消するまでに流れる電流
がスイッチング損失となる。
決できる半導体素子が提案されている(特開平9−55
507号公報)。図13に示すように、この半導体素子
は、図11と同様のMOSFET(図面中の符号も図1
1に同じ)が形成された領域に隣接してショットキーダ
イオード領域が設けられている。このショットキーダイ
オード領域では、MOSFET領域ではソース電極とな
っている電極119がn型層112とショットキー接合
している。こうして寄生ダイオードと並列にショットキ
ーダイオードを配置すれば、少数キャリアによる逆回復
時間を短縮することができる。
保するために、ショットキーダイオードが環状のp型ガ
ードリング領域121で囲まれている。また、これに伴
い、p型領域113とp型ガードリング領域121との
間にn+型チャネルストッパ領域122が追加されてい
る。
ように、ショットキーダイオード領域を設ければ、素子
面積が拡大する。素子面積の拡大は、半導体素子の小型
化の支障となる。この装置では、トランジスタよりも相
対的に耐圧が小さいショットキーダイオードの周囲にガ
ードリング領域121を設けてショットキーダイオード
の耐圧の向上が図られている。しかし、追加されたガー
ドリング領域121やチャネルストッパ領域122の存
在によって、素子面積は例えば2倍程度にまで拡大する
ことになる。
11に示した半導体素子でも同様であるが、隣接するp
型層113の間隔d(図11)が広いほうが大電流を流
す上では有利である。しかし、間隔dを広げると、p/
n接合による空乏層115(図11)が重なり合わない
か、重なり合ったとしても間隔中央付近における空乏層
の厚さが不足する。このため、間隔dを大きくして電流
容量を上げようとすると、ゲート電極118とドレイン
電極117との間の電圧のすべてが実質的には絶縁膜1
16に印加され、この絶縁膜が絶縁破壊しやすくなって
しまう。このように、半導体パワースイッチング素子で
は、特に大電流に適した素子とする場合の絶縁耐圧の確
保も重要な課題となっている。
において、上記従来の半導体素子において、素子面積の
拡大を抑制しながら寄生ダイオードによる逆回復時間を
短縮すること、および/または絶縁耐圧を向上するこ
と、を目的とする。
半導体の一表面上に配置されたソース電極、上記一表面
と反対側の表面上に配置されたドレイン電極、ならびに
上記半導体内に形成された第1導電型のドリフト領域を
含む電界効果トランジスタと、第1導電型半導体と金属
電極との接触により形成されたショットキーダイオード
とを含み、オフ(off)状態において、上記ショットキ
ーダイオードに由来する空乏層と、上記電界効果トラン
ジスタを構成する第2導電型半導体の周囲に広がる空乏
層とが重なり合うように、上記電界効果トランジスタと
上記ショットキーダイオードとが配置されていることを
特徴とする。
トランジスタと上記ショットキーダイオードとを含み、
上記電界効果トランジスタと上記ショットキーダイオー
ドとの間に、上記電界効果トランジスタを構成する第2
導電型半導体以外の第2導電型半導体が介在しないよう
に、上記電界効果トランジスタと上記ショットキーダイ
オードが近接して配置されていることを特徴とする。
いて説明する。
第3の半導体素子を提供する。
に示したような半導体素子を改善したものである。この
半導体素子は、一表面側に形成された第2導電型領域お
よびこの第2導電型領域内に形成された第1導電型のソ
ース領域を含む第1導電型半導体と、上記第2導電型領
域および上記ソース領域に接するように配置されたソー
ス電極と、上記一表面と反対側の表面において第1導電
型のドレイン領域に接するように配置されたドレイン電
極と、上記第2導電型領域上に絶縁膜を介して配置され
たゲート電極とを含むMOSFETが複数個形成された
トランジスタ素子群領域を有する。そして、この素子群
領域内に、上記MOSFETの間から上記一表面側に露
出した第1導電型のドリフト領域と金属電極との接触に
より形成されたショットキーダイオードを含むことを特
徴とする。この半導体素子によれば、素子面積の拡大を
抑制しながら寄生ダイオードの逆回復時間を短縮でき
る。また、耐圧を確保しながら電流容量を増加させる点
でも、有利な構造を有する。
な半導体素子を改善したものである。この半導体素子
は、一表面側に形成された第2導電型領域、この第2導
電型領域内に形成された第1導電型のソース領域、およ
びこのソース領域から上記第2導電型領域を貫通して第
1導電型のドリフト領域にまで達する凹部を含む第1導
電型半導体と、上記第2導電型領域および上記ソース領
域に接するように配置されたソース電極と、上記一表面
と反対側の表面において第1導電型のドレイン領域に接
するように配置されたドレイン電極と、上記凹部内に絶
縁膜を介して配置されたゲート電極とを含むMOSFE
Tが複数個形成されたトランジスタ素子群領域を有す
る。そして、この素子群領域内に、上記MOSFETの
間から上記一表面側に露出した第1導電型のドリフト領
域と、金属電極との接触により形成されたショットキー
ダイオードを含むことを特徴とする。この半導体素子の
構造も、素子の小型化と逆回復時間の短縮とを両立させ
る点のみならず、絶縁耐圧を確保する点でも有利であ
る。
表面側に形成された第2導電型領域、この第2導電型領
域内に形成された第1導電型のソース領域、およびこの
ソース領域から上記第2導電型領域を貫通して第1導電
型のドリフト領域にまで達する凹部を含む第1導電型半
導体と、上記第2導電型領域および上記ソース領域に接
するように配置されたソース電極と、上記一表面と反対
側の表面において第1導電型のドレイン領域に接するよ
うに配置されたドレイン電極と、上記凹部内に絶縁膜を
介して配置されたゲート電極とを含むMOSFETを有
する。そして、上記凹部に接する上記ドリフト領域と金
属電極との接触により形成されたショットキーダイオー
ドを含むことを特徴とする。この半導体素子の構造も、
素子の小型化と逆回復時間の短縮とを両立させる点のみ
ならず、絶縁耐圧を確保する点でも有利である。
スタ(ジャンクションFET)にも適用できる。ジャン
クションFETを含む本発明の第3の半導体素子は、第
1導電型のドリフト領域およびこのドリフト領域内に形
成された第2導電型領域を含む第1導電型半導体と、こ
の半導体の一表面上に第1導電型のソース領域に接する
ように配置されたソース電極と、上記一表面と反対側の
表面上に第1導電型のドレイン領域に接するように配置
されたドレイン電極と、上記第2導電型領域に接するよ
うに配置されたゲート電極とを含むジャンクションFE
Tを有する。そして、上記一表面側に露出したドリフト
領域と金属電極との接触により形成されたショットキー
ダイオードを含むことを特徴とする。この半導体素子に
よれば、ノーマリーoffを実現でき、絶縁耐圧を向上さ
せることができる。
図面を参照してさらに説明する。
形態を、図1を参照しながら説明する。
(SiC)基板11上にn型エピタキシャル成長層12
が形成された半導体が基板として用いられている。基板
の表面には、イオン打ち込みや拡散によって、複数の島
状のp型半導体領域13が所定の位置に形成されてい
る。同じくイオン打ち込みなどによって、p型領域13
内にはソース領域となるn+型半導体領域14が形成さ
れている。
+型領域14に接するように形成され、基板の裏面側で
はドレイン領域となるn+型基板11上にドレイン電極
17が形成されている。ソース電極19およびドレイン
電極17と半導体との接合はオーミック接合である。ゲ
ート電極18は、酸化処理により形成された絶縁膜(シ
リコン酸化膜)16を介してp型領域13上に形成され
ている。ゲート電極へのバイアス電圧の印加により、ゲ
ート電極直下のp型領域13の表層に反転層(チャネ
ル)が形成されると、MOSFETがon状態となる。
T、換言すれば隣接するp型領域13,13の間から半
導体表面に露出しているn型層12上に、このn型層と
ショットキー接合する金属電極(ショットキー電極)2
0が配置されている。このドリフト領域上に形成された
ショットキー電極20は、配線によりソース電極19と
電気的に接続されている。
イン間には、p型領域13とn型層12とからなる寄生
ダイオードが存在する。しかし、この寄生ダイオードに
よるon状態からoff状態への逆回復時間の遅れは、ショ
ットキー電極20とn型層12との接合により構成され
たショットキーダイオードにより短縮される。すなわ
ち、p型領域13の表層に反転層(チャネル)が生成し
たon状態から、バイアス電圧を負に変化させてチャネル
を消失させると、off状態への速い応答が実現できる。
これは、寄生ダイオードと並列に配置されたショットキ
ーダイオードにより、ソース/ドレイン間の電圧が、寄
生ダイオードの遅いリカバリー特性を反映することなく
迅速に上昇するからである。一方、このMOSFETが
on状態の際にはショットキーダイオードに電流は流れな
いから、このダイオードが素子動作に影響を及ぼすこと
はない。
電極20の直下にも空乏層15が広がるため、間隔dの
中央付近における空乏層の厚さが増加する。したがっ
て、大電流を取り出しやすくするために隣接するp型領
域13,13の間隔dを広くした場合にも、素子の絶縁
耐圧を確保しやすい。
ダイオードに隣接して、耐圧を確保するための新たな反
対導電型領域(例えば図13におけるガードリング領域
121)を必要としない。このように、本発明の半導体
素子の特徴は、電界効果トランジスタとショットキーダ
イオードとの間に、この電界効果トランジスタを構成す
る第2導電型半導体以外の第2導電型半導体が介在しな
いように、電界効果トランジスタとショットキーダイオ
ードとが近接して配置されている、と把握することもで
きる。
ードの近傍にp型領域13が存在するため、ショットキ
ーダイオードによる空乏層は、p型領域13/n型層1
2の界面からn型層内へと広がる空乏層と重なり合って
(重畳して)形成される。したがって、ダイオード自体
の耐圧も確保しやすくなる。
のI−I断面図)である。ここでは計6個のMOSFE
Tを配置した例を示しているが、MOSFETの個数に
制限はなく、所望の電流容量などに基づいて集積化する
MOSFETの数を適宜定めればよい。また、ここでは
同形(平面視正方形)のMOSFETを縦横に規則的に
配列しているが、MOSFETの形状や配列方法にも特
に制限はない。例えば、平面視正方形のゲート電極18
の隅角部を丸みを帯びた形状とすると、耐圧を確保する
上で有利となる。電極全体を多角形や円形(図6参照)
としてもよい。さらに、絶縁耐圧を上げるために、MO
SFET領域全体の外側にガードリングなど耐圧が向上
する構造を配置してもよい。
FET領域内において、ショットキー電極20は、各M
OSFETの間を縦横に伸長している。このように隣接
するMOSFET間にショットキー電極を配置すると、
従来の素子のように、新たにショットキー電極を形成す
るための領域(図13のショットキーダイオード領域参
照)を設けることなく各MOSFETに近接してショッ
トキーダイオードを形成できる。活用されていなかった
領域(MOSFETの間の領域)を利用しているため、
ショットキーダイオードを形成しても素子の小型化の支
障にはならない。
うに格子状に配置する必要はなく、縞状(ストライプ
状)、散点状などとなるように形成してもよい。散点状
に形成する場合には、例えば、少なくとも、縦横に伸長
する格子パターンの交点20a,20b・・・・を含む位置
に形成するとよい。
て説明したが、上記半導体素子は、AlN、GaNなど
その他の化合物半導体(シリコンよりもバンドギャップ
が広いいわゆる化合物ワイドバンドギャップ半導体)を
用いて形成してもよい。炭化珪素などの化合物ワイドバ
ンドギャップ半導体を用いると、ショットキー電極とド
レイン電極との間の耐圧を確保しやすい。なお、炭化珪
素半導体を、以下の、のいずれかの面である炭化珪
素基板の表面に、炭化珪素半導体をエピタキシャル成長
して得た半導体とすると、結晶性が良好なエピタキシャ
ル成長層が得られる。 β−SiCの(111)Si面、6Hもしくは4H−Si
Cの(0001)Si面、もしくは15R−SiCのSi面ま
たはこれらのSi面の10度以内のオフカット面 β−SiCの(100)面、β−SiCの(110)面、6Hも
しくは4H−SiCの(1-100)面、6Hもしくは4H−
SiCの(11-20)面またはこれらの面の15度以内のオ
フカット面 また、上記では、n型を第1導電型、p型を第2導電型
として説明したが、n型、p型が逆であってもよい。
形態を、図3を参照しながら説明する。
21上にn型エピタキシャル成長層22が形成された半
導体が基板として用いられている。基板の表面には、イ
オン打ち込みや拡散によってp型半導体領域23が部分
的に形成されている。同じくイオン打ち込みなどによっ
て、p型領域23内にはソース領域となるn+型半導体
領域24が形成されている。n+型領域24には、トレ
ンチ構造を実現するために、フォトリソグラフィーおよ
びエッチングにより、p型層23を貫通してn型層22
に至る凹部が形成されている。
縁膜(シリコン酸化膜)26を介してゲート電極28が
配置されている。ソース電極29はn+型領域24およ
びp型領域23に接するように配置され、ドレイン電極
27は反対側表面においてドレイン領域となるn+型炭
化珪素基板21に接するように配置されている。ソース
電極29およびドレイン電極27と各半導体との接合は
オーミック接合である。このトレンチ構造を有する炭化
珪素MOSFETでは、ゲート電極28へのバイアス電
圧の印加により生成する反転層は、トレンチ壁面に接す
るp型領域23内に半導体の厚さ方向に沿って伸長する
ように形成される。この反転層がチャネルとなってMO
SFETはon状態となる。
ー電極20が配置されている。この電極は、p型領域2
3に隣接して半導体表面に露出しているn型層22とシ
ョットキー接合する金属電極である。ショットキー電極
20は、基板となる半導体のドレイン領域と電気的に連
続している(同導電型の)ドリフト領域表面でソース電
極29と接触した金属層として形成されている。ショッ
トキー電極20をソース電極29の一部と見れば、この
半導体素子では、ソース電極の一部がn型半導体領域と
ショットキー接合していることになる。
イン間には、p型領域23とn型層22とからなる寄生
ダイオードが存在する。しかし、ここでも、この寄生ダ
イオードによるon状態からoff状態への逆回復時間は、
ショットキー電極20とn型層22との接合により構成
されたショットキーダイオードにより短縮される。
る空乏層により、素子の絶縁耐圧が確保しやすくなる。
すなわち、従来のトレンチ構造を有する半導体素子で
は、p型領域23とn型層22との半導体表面における
界面(電界集中点)Bにおいてブレークダウンが発生し
やすいという問題があった。しかし、ショットキー電極
20の配置によって、半導体表面における界面B近傍に
も空乏層が広がるため、ブレークダウンが発生しにくく
なってoff状態におけるソース/ドレイン間の耐圧が向
上する。
キーダイオードに隣接して、ガードリング領域のような
耐圧を確保するための新たな反対導電型(この場合はp
型)領域を必要としない。ショットキーダイオードによ
る空乏層がp型領域23/n型層22の界面からn型層
内へと広がる空乏層と重畳するため、ダイオード自体の
耐圧も確保しやすいからである。この半導体素子では、
炭化珪素半導体を用いているため、シリコン半導体を用
いた場合よりも高い耐圧を得ることができる。トレンチ
構造を採用しているため、高い耐圧と大きな電流容量を
得る点でも有利である。
平面図である。ここでも、図2を参照して説明したよう
に、MOSFETの個数、形状、配置方法などに特に制
限はない。ショットキー電極20の配置および形状につ
いても、格子状に制限されない。
に示す。
ショットキー電極20が、半導体の表面ではなくトレン
チ構造の底面においてn型層22と接触している。トレ
ンチ構造を形成する凹部内には、トレンチ構造壁面と絶
縁膜(シリコン酸化膜)26aを介して接するゲート電
極28が配置されている。ゲート電極28とショットキ
ー電極20とは絶縁膜(シリコン酸化膜)26bにより
互いに絶縁されている。このように、トレンチ構造底面
に接するドリフト領域に金属電極を形成してショットキ
ーダイオードを形成しても、上記と同様、on状態からof
f状態への逆回復時間を短縮できる。なお、ここでも、
図6に示した電極等の形状は例示に過ぎない。
と、トレンチ構造の底面から下方へと空乏層を広げるこ
とができる。したがって、off状態におけるゲート/ド
レイン間の耐圧を上げることができる。電界集中点Bに
おけるブレークダウンも抑制しやすくなる。
領域として、半導体の表層内に形成した領域ではなくn
型層22上にさらにエピタキシャル成長させたp型半導
体層33を用いている。ここでは、トレンチ構造を形成
するための凹部は、p型層33の表面に形成されたn+
型領域24からp型層を貫通してn型層22に至るよう
に形成されている。ソース電極29はn+型領域24お
よびp型層33に接し、ショットキー電極20はn型層
22に接し、これら両電極は互いに接触している。この
形態でも、上記と同様、on状態からoff状態への逆回復
時間を短縮できる。
ー電極20の配置により、ブレークダウンが発生しやす
い電界集中点B近傍にも空乏層が広がるため、off状態
におけるソース/ドレイン間の耐圧が向上する。
では、FETを構成し、FETの動作に関与するp型領
域以外の余分なp型領域を、FETとショットキーダイ
オードとの間に含んでいない。むしろ、FETを構成す
るp型領域を利用してショットキーダイオードの耐圧も
確保しながら、分離領域を形成することなく、小さな素
子面積で極めて合理的に寄生ダイオードによる逆回復時
間を短縮する構成が採用されている。なお、本実施形態
でも、炭化珪素半導体を、上記、のいずれかの面で
ある炭化珪素基板の表面に、炭化珪素半導体をエピタキ
シャル成長して得た半導体とすると、結晶性が良好なエ
ピタキシャル成長層が得られる。また、上記では、n型
を第1導電型として説明したが、n型、p型が逆であっ
てもよい。
形態を、図8および図9を参照しながら説明する。
Tが形成されている。この半導体素子では、ドレイン領
域となるn+型炭化珪素基板11上に、第1n型エピタ
キシャル成長層12aおよび第2n型エピタキシャル成
長層12bがこの順に形成された半導体が基板として用
いられている。この基板には、第1p型半導体領域43
aおよび第2p型半導体領域43bが形成されている。
第1p型領域43aおよび第2p型領域43bは、それ
ぞれ第1n型層12aおよび第2n型層12bが形成さ
れた後に、各成長層の表面からのイオン打ち込みなどに
より形成される。第1p型領域43aは、ドリフト領域
を構成するn型層の分離層として機能する。
n型層12bの表面には、ソース領域となるn+型半導
体領域14が形成されている。また、基板の表面にはソ
ース電極19がn+型領域14に接するように形成さ
れ、基板の反対面にはドレイン電極17がn+型シリコ
ン基板11上に接するように形成されている。ソース電
極19およびドレイン電極17と半導体とはオーミック
接合している。ゲート電極18は第2p型領域43bに
接するように配置されている。
るドリフト領域の一部となる第2n型層12b上に、金
属電極(ショットキー電極)20が配置されている。こ
のショットキー電極20は、ソース電極19と接触して
いる。ショットキー電極20をソース電極19の一部と
見れば、この半導体素子では、ソース電極の一部がn型
領域とショットキー接合していることになる。
イアス電圧を印加しない場合には、空乏層15が、図8
に示したように分離層となる第1p型領域43aの周囲
に広がるように設計されている。また、ショットキー電
極20の近傍の第2n型層12bでも、ショットキー電
極に由来する空乏層が広がってp型領域の周囲に広がる
空乏層と重なり合う。このようなドリフト領域における
空乏層の広がりと重畳とにより、上記半導体素子では、
(通常のジャンクションFETとは異なり)ノーマリー
off型のジャンクションFETを実現できる。また、シ
ョットキー電極20を第2p型層43bで囲まれた領域
に配置しているため、素子面積を拡大することなく絶縁
耐圧を改善できる。
イアス電圧を印加して空乏層を後退させると、図9に示
したように、p型領域43a,43aの間に、分離層の
上下を導通するチャネル41が生じる。また、第2n型
層12bでも、第1p型領域43aとショットキー電極
20との間で空乏化していた領域にチャネルが生じる。
こうして、ソース電極19からドレイン電極へと至る電
子の流れ42が生じて素子がon状態となる。
示したように、金属層20の直下にp型領域43cをさ
らに形成してもよい。この領域43cを形成すると、空
乏層の広がりをより確実にできる。したがって、バイア
ス電圧を印加しない状態におけるoff状態をより確実に
実現できる。
るために、炭化珪素半導体に代えてAlN、GaNなど
その他の化合物半導体を用いてもよい。炭化珪素を用い
る場合は、上記、のいずれかの面である炭化珪素基
板の表面に、炭化珪素半導体をエピタキシャル成長して
得た半導体とすると、結晶性が良好なエピタキシャル成
長層が得られる。また、上記では、n型を第1導電型と
して説明したが、n型、p型が逆であってもよい。
態と同様、電流容量を上げるために、所定個数のFET
を配列したFET領域を用意してもよい。ここでも、F
ETは、図2および図4を参照して上記で説明したよう
に配列すればよい。また、本実施形態の半導体素子も、
上記第1および第2の実施形態の半導体素子と同様、F
ETを構成し、FETの動作に関与するp型領域以外の
余分なp型領域を、FETとショットキーダイオードと
の間に含んでいない。この半導体素子では、FETとシ
ョットキーダイオードとを近接して配置することによ
り、絶縁耐圧の向上を実現している。
が、本発明は以下の実施例に制限されるものではない。
構造を有する半導体素子を作製した。
窒素がドープされたn型6H−SiC(0001)Si
面の[11−20]方向4度オフカット面を有する基板
を用意した。この基板を洗浄した後に、上記オフカット
面に、1.3×1016cm-3の窒素ドープn型エピタキ
シャル成長層を形成した。このn型層は、CVD法によ
り厚さ10μmとなるように成膜した。このn型層の表
面に金属マスクを形成し、選択的に0.9〜4.0Me
Vの範囲から5段のイオンエネルギーを選択し、それぞ
れ3×1014cm-2のドーズ量でホウ素イオンを打ち込
んだ。このイオン打ち込みにより、n型層の表層に、深
さ2μm程度のp型領域が島状に形成された。さらに、
別の金属マスクを用いて、p型領域に、部分的に、20
keVのエネルギー、5×1015cm-2のドーズ量で窒
素のイオン打ち込みを行って、ソース領域となるn+型
半導体領域を形成した。なお、ホウ素および窒素のイオ
ン打ち込みにおける基板温度は500℃とした。この基
板は、Ar雰囲気において1700℃で1時間熱処理し
てイオン打ち込みにより形成した領域を活性化した。こ
うして形成したMOSFETのチャネル領域の長さは約
2μmである。
化処理炉内で1100℃で3時間ウェット酸化した。こ
の酸化処理により、半導体基板表面には、厚さ40nm
のシリコン酸化膜が形成された。このシリコン酸化膜
に、フォトリソグラフィーおよびエッチングにより、コ
ンタクトホールなどを形成し、さらに、ソース電極およ
びドレイン電極として、それぞれNiを堆積し、熱処理
してオーミック電極を形成した。また、シリコン酸化膜
上にはゲート電極を形成した。さらに、隣接するp型領
域の間から露出しているn型層に接合するNiのショッ
トキー電極を形成した。各電極の配置は、図1に示した
とおりとした。
耐圧は、ショットキー電極を形成しない場合が500V
程度であるのに対し、600V以上の絶縁耐圧を示し
た。さらに、この半導体素子のon状態からoff状態への
逆回復時間は、ショットキー電極を形成しない場合が3
00ns以上であるのに対し、100ns以下となっ
た。このように、隣接するMOSFET間にショットキ
ー電極を配置することにより、低損失・高絶縁耐圧のM
OSFETを得ることができた。
構造を有する半導体素子を作製した。
窒素がドープされたn型6H−SiC(0001)Si
面の[11−20]方向4度オフカット面を有する基板
を用意した。この基板を洗浄した後に、上記オフカット
面に、1.3×1016cm-3の窒素ドープn型エピタキ
シャル成長層を形成した。このn型層は、CVD法によ
り厚さ10μmとなるように成膜した。このn型層の表
面に金属マスクを形成し、選択的に0.9〜4.0Me
Vの範囲から5段のイオンエネルギーを選択し、それぞ
れ3×1014cm-2のドーズ量でホウ素イオンを打ち込
んだ。このイオン打ち込みにより、n型層の表層に、深
さ2μm程度のp型領域が形成された。さらに、別の金
属マスクを用いて、p型領域に、部分的に、20keV
のエネルギー、5×1015cm-2のドーズ量で窒素のイ
オン打ち込みを行って、ソース領域となるn+型領域を
形成した。なお、ホウ素および窒素のイオン打ち込みに
おける基板温度は500℃とした。この基板は、Ar雰
囲気において1700℃で1時間熱処理してイオン打ち
込みにより形成した領域を活性化した。
チ構造を実現するための凹部を形成した。凹部は、マス
ク形成後、ICP(インダクティブ・カップルド・プラ
ズマ)エッチング装置を用いて形成した。エッチングに
は、CF4とO2との混合ガスを用いた。形成した凹部の
深さは2.5μmであり、n+型およびp型両半導体領
域を貫通し、n型層に達している。
で1100℃で1時間ウェット酸化した。この酸化処理
により、半導体基板表面には、厚さ40nmのシリコン
酸化膜が形成された。このシリコン酸化膜に、フォトリ
ソグラフィーおよびエッチングにより、コンタクトホー
ルなどを形成し、さらに、ソース電極およびドレイン電
極として、それぞれNiを堆積し、熱処理してオーミッ
ク電極を形成した。また、凹部内にはAlのゲート電極
を形成した。さらに、ソース電極に隣接してn型層に接
するNiのショットキー電極を形成した。各電極の配置
は、図3に示したとおりとした。
耐圧は、ショットキー電極を形成しない場合が500V
程度であるのに対し、600V以上の絶縁耐圧を示し
た。さらに、この半導体素子のon状態からoff状態への
逆回復時間は、ショットキー電極を形成しない場合が3
00ns以上であるのに対し、100ns以下となっ
た。このように、隣接するMOSFET間にショットキ
ー電極を配置することにより、低損失・高絶縁耐圧のM
OSFETを得ることができた。
構造を有する半導体素子を作製した。
窒素がドープされたn型6H−SiC(0001)Si
面の[11−20]方向4度オフカット面を有する基板
を用意した。この基板を洗浄した後に、上記オフカット
面に、1.3×1016cm-3の窒素ドープn型エピタキ
シャル成長層を形成した。このn型層は、CVD法によ
り厚さ10μmとなるように成膜した。このn型層の表
面に、部分的に、CVD法による成膜中にTMAを添加
して2×1017cm-3のAlドープp型エピタキシャル
成長層を成膜した。p型層の厚さは2μmとした。さら
に、金属マスクを用いて、p型層に、部分的に、20k
eVのエネルギー、5×1015cm-2のドーズ量で窒素
のイオン打ち込みを行って、ソース領域となるn+型半
導体領域を形成した。なお、ここでもイオン打ち込みに
おける基板温度は500℃とした。この基板は、Ar雰
囲気において1700℃で1時間熱処理してイオン打ち
込みにより形成した領域を活性化した。
実現するための凹部を形成した。凹部は、マスク形成
後、ICPエッチング装置を用いて形成した。エッチン
グには、CF4+O2混合ガスを用いた。形成した凹部の
深さは2.5μmであり、n+型半導体領域およびp型
層を貫通し、n型層に達している。
で1100℃で1時間ウェット酸化した。この酸化処理
により、半導体基板表面には、厚さ40nmのシリコン
酸化膜が形成された。このシリコン酸化膜に、フォトリ
ソグラフィーおよびエッチングにより、コンタクトホー
ルなどを形成し、さらに、ソース電極およびドレイン電
極として、それぞれNiを堆積し、熱処理してオーミッ
ク電極を形成した。また、凹部内にはAlのゲート電極
を形成した。さらに、ソース電極に隣接してn型層に接
するNiのショットキー電極を形成した。各電極の配置
は、図7に示したとおりとした。
耐圧は、ショットキー電極を形成しない場合が500V
程度であるのに対し、600V以上の絶縁耐圧を示し
た。さらに、この半導体素子のon状態からoff状態への
逆回復時間は、ショットキー電極を形成しない場合が3
00ns以上であるのに対し、100ns以下となっ
た。このように、隣接するMOSFET間にショットキ
ー電極を配置することにより、低損失・高絶縁耐圧のM
OSFETを得ることができた。
9と同様の構造を有する半導体素子を作製した。
窒素がドープされたn型6H−SiC(0001)Si
面の[11−20]方向4度オフカット面を有する基板
を用意した。この基板を洗浄した後に、上記オフカット
面に、1.3×1016cm-3の窒素ドープ第1n型エピ
タキシャル成長層を形成した。この第1n型層は、CV
D法により厚さ10μmとなるように成長させた。この
第1n型層の表面に金属マスクを形成し、選択的に20
0keV、3×1014cm-2のドーズ量でアルミニウム
イオンを打ち込んだ。このイオン打ち込みにより、第1
n型層の表層に、深さ0.3μm程度の第1p型半導体
領域が形成された。さらに、第1n型層上に、1.3×
1016cm-3の窒素ドープ第2n型エピタキシャル成長
層を形成した。この第2n型層は、CVD法により厚さ
0.5μmとなるように成膜した。この第2n型層の表
面に金属マスクを形成し、選択的に50keV〜1.0
MeV、3×1014cm-2のドーズ量でアルミニウムイ
オンを打ち込んだ。このイオン打ち込みにより、第2n
型層を貫通し、第1p型半導体領域と接続する第2p型
半導体領域が形成された。さらに、別の金属マスクを用
いて、部分的に、20keVのエネルギー、5×1015
cm-2のドーズ量で窒素のイオン打ち込みを行って、ソ
ース領域となるn+型半導体領域を形成した。なお、こ
こでもイオン打ち込みの際の基板温度は500℃とし
た。この基板は、Ar雰囲気において1700℃で1時
間熱処理してイオン打ち込みにより形成した領域を活性
化した。
極として、それぞれNiを堆積し、熱処理してオーミッ
ク電極を形成した。また、Alからなるゲート電極を形
成した。さらに、Niのショットキー電極を形成した。
各電極の配置は、図8および図9に示したとおりとし
た。
Tの絶縁耐圧は、ショットキー電極を形成しない場合が
500V程度であるのに対し、600V以上の絶縁耐圧
を示した。このように、隣接するジャンクションFET
間にショットキー電極を配置することにより、高絶縁耐
圧でノーマリーoff型のジャンクションFETを得るこ
とができた。
が、本発明の半導体素子をその他の半導体、例えばシリ
コン、を用いて形成することも可能である。シリコンを
用いた半導体素子において、上述の公報が開示するよう
にショットキーダイオードを形成したとしても、絶縁耐
圧は数十ボルトから100V程度に止まる。しかし、本
発明を適用することにより、150V程度の絶縁耐圧を
有するシリコン半導体素子を得ることができる。絶縁耐
圧の上昇には、空乏層の重複が寄与していると考えられ
る。
素子面積の拡大を抑制しながら寄生ダイオードによる逆
回復時間による遅れを短縮できる。また、半導体素子に
おける絶縁耐圧を増加できる。本発明によれば、絶縁耐
圧を、シリコン半導体において150V程度、炭化珪素
半導体において数百ボルトから1kVにまで上昇させる
ことができる。
のI−I断面)図である。
る。
造を有する素子を示す断面図である。
る。
別の例を示す断面図である。
る。
また別の例を示す断面図である。
素子の例(off状態)を示す断面図である。
る。
体素子の別の例を示す断面図である。
る。
例を示す断面図である。
を含む従来の半導体素子の例を示す断面図である。
Claims (8)
- 【請求項1】 半導体の一表面上に配置されたソース電
極、前記一表面と反対側の表面上に配置されたドレイン
電極、ならびに前記半導体内に形成された第1導電型の
ドリフト領域を含む電界効果トランジスタと、第1導電
型半導体と金属電極との接触により形成されたショット
キーダイオードとを含み、オフ状態において、前記ショ
ットキーダイオードに由来する空乏層と、前記電界効果
トランジスタを構成する第2導電型半導体の周囲に広が
る空乏層とが重なり合うように、前記電界効果トランジ
スタと前記ショットキーダイオードが配置されたことを
特徴とする半導体素子。 - 【請求項2】 半導体の一表面上に配置されたソース電
極、前記一表面と反対側の表面上に配置されたドレイン
電極、ならびに前記半導体内に形成された第1導電型の
ドリフト領域を含む電界効果トランジスタと、第1導電
型半導体と金属電極との接触により形成されたショット
キーダイオードとを含み、前記電界効果トランジスタと
前記ショットキーダイオードとの間に、前記電界効果ト
ランジスタを構成する第2導電型半導体以外の第2導電
型半導体が介在しないように、前記電界効果トランジス
タと前記ショットキーダイオードとが近接して配置され
ていることを特徴とする半導体素子。 - 【請求項3】 一表面側に形成された第2導電型領域お
よび前記第2導電型領域内に形成された第1導電型のソ
ース領域を含む第1導電型半導体と、前記第2導電型領
域および前記ソース領域に接するように配置されたソー
ス電極と、前記一表面と反対側の表面において第1導電
型のドレイン領域に接するように配置されたドレイン電
極と、前記第2導電型領域上に絶縁膜を介して配置され
たゲート電極とを含む絶縁ゲート型電界効果トランジス
タが複数個形成されたトランジスタ素子群領域を有し、
前記素子群領域内に、前記トランジスタの間から前記一
表面側に露出した第1導電型のドリフト領域と金属電極
との接触により形成されたショットキーダイオードを含
む請求項1または2に記載の半導体素子。 - 【請求項4】 一表面側に形成された第2導電型領域、
前記第2導電型領域内に形成された第1導電型のソース
領域、および前記ソース領域から前記第2導電型領域を
貫通して第1導電型のドリフト領域にまで達する凹部を
含む第1導電型半導体と、前記第2導電型領域および前
記ソース領域に接するように配置されたソース電極と、
前記一表面と反対側の表面において第1導電型のドレイ
ン領域に接するように配置されたドレイン電極と、前記
凹部内に絶縁膜を介して配置されたゲート電極とを含む
絶縁ゲート型電界効果トランジスタが複数個形成された
トランジスタ素子群領域を有し、前記素子群領域内に、
前記トランジスタの間から前記一表面側に露出した前記
ドリフト領域と金属電極との接触により形成されたショ
ットキーダイオードを含む請求項1または2に記載の半
導体素子。 - 【請求項5】 一表面側に形成された第2導電型領域、
前記第2導電型領域内に形成された第1導電型のソース
領域、および前記ソース領域から前記第2導電型領域を
貫通して第1導電型のドリフト領域にまで達する凹部を
含む第1導電型半導体と、前記第2導電型領域および前
記ソース領域に接するように配置されたソース電極と、
前記一表面と反対側の表面において第1導電型のドレイ
ン領域に接するように配置されたドレイン電極と、前記
凹部内に絶縁膜を介して配置されたゲート電極とを含む
絶縁ゲート型電界効果トランジスタを有し、前記凹部に
接する前記ドリフト領域と金属電極との接触により形成
されたショットキーダイオードを含む請求項1または2
に記載の半導体素子。 - 【請求項6】 第1導電型のドリフト領域および前記ド
リフト領域内に形成された第2導電型領域を含む第1導
電型半導体と、前記半導体の一表面上に第1導電型のソ
ース領域に接するように配置されたソース電極と、前記
一表面と反対側の表面上に第1導電型のドレイン領域に
接するように配置されたドレイン電極と、前記第2導電
型領域に接するように配置されたゲート電極とを含む接
合型電界効果トランジスタを有し、前記一表面側に露出
した前記ドリフト領域と金属電極との接触により形成さ
れたショットキーダイオードを含む請求項1または2に
記載の半導体素子。 - 【請求項7】 半導体が炭化珪素半導体である請求項1
〜6のいずれかに記載の半導体素子。 - 【請求項8】 炭化珪素半導体が、下記またはのい
ずれかの炭化珪素基板の表面に、炭化珪素半導体層をエ
ピタキシャル成長して得たものである請求項7に記載の
半導体素子。 β−SiCの(111)Si面、6Hもしくは4H−Si
Cの(0001)Si面、もしくは15R−SiCのSi面ま
たはこれらのSi面の10度以内のオフカット面 β−SiCの(100)面、β−SiCの(110)面、6Hも
しくは4H−SiCの(1-100)面、6Hもしくは4H−
SiCの(11-20)面またはこれらの面の15度以内のオ
フカット面
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