JP2015149373A - ダイオード - Google Patents

ダイオード Download PDF

Info

Publication number
JP2015149373A
JP2015149373A JP2014020943A JP2014020943A JP2015149373A JP 2015149373 A JP2015149373 A JP 2015149373A JP 2014020943 A JP2014020943 A JP 2014020943A JP 2014020943 A JP2014020943 A JP 2014020943A JP 2015149373 A JP2015149373 A JP 2015149373A
Authority
JP
Japan
Prior art keywords
diode
voltage
reverse
blocking
product
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2014020943A
Other languages
English (en)
Inventor
木山 誠
Makoto Kiyama
誠 木山
松浦 尚
Takashi Matsuura
尚 松浦
嶋津 充
Mitsuru Shimazu
充 嶋津
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2014020943A priority Critical patent/JP2015149373A/ja
Priority to CN201510064603.2A priority patent/CN104835856A/zh
Publication of JP2015149373A publication Critical patent/JP2015149373A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • H01L29/872Schottky diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds

Abstract

【課題】優れたスイッチング特性を有するダイオードを提供する。【解決手段】ダイオード1は、炭化珪素基板11と、ストップ層12と、ドリフト層13と、ガードリング14と、ショットキー電極15と、オーミック電極16と、表面保護膜17とを備える。測定温度25℃において、ダイオード1の順方向オン抵抗Rと、ダイオード1の応答電荷Qの積R・Qが、R・Q≰0.24?Vblocking2の関係を満たす。順方向オン抵抗Rは、ダイオード1に順方向電圧が印加されたときに、所定の電流密度Jfが生じるときの電流に対する電圧の変化率である。逆耐電圧Vblockingは、電流密度Jfの10-5倍の電流密度Jrを生じさせるダイオード1の逆方向電圧と定義される。応答電荷Qは、ダイオード1の逆方向容量−電圧特性において得られる容量Cを0V〜Vblockingの範囲で積分することにより求められる。【選択図】図1

Description

本発明は、ダイオードに関し、特に、高い耐圧および低いオン抵抗が要求されるダイオードに関する。
従来より、シリコン(Si)が、パワー半導体素子を作製するための半導体材料に採用されてきた。しかしながら、たとえば、低い損失、高い耐圧、および高い動作速度などといった性能は、シリコン半導体素子の理論上の限界に近付きつつある。
シリコンに比べて大きなバンドギャップを有する半導体は、「ワイドバンドギャップ半導体」と呼ばれる。ワイドバンドギャップ半導体によって、パワー半導体素子の性能が飛躍的に向上することが期待される。たとえば炭化珪素(SiC)、あるいは窒化ガリウム(GaN)といったワイドバンドギャップ半導体が、パワー半導体の材料として注目されている。たとえば、GaN自立基板(Free-standing substrate)に形成されたp−n接合ダイオードのオン抵抗特性が、Yoshitomo Hatakeyama, Kazuki Nomoto, Naoki Kaneda, Toshihiro Kawano, Tomoyoshi Mishima, Tohru Namamura, "Over 3.0 GW/cm2 Figure-of-Merit GaN p-n Junction Diodes on Free-Standing GaN Substartes", IEEE ELECTRON DEVICE LETTERS, Vol. 32, No. 12, p.1674-1676 2011年12月、に報告されている。
Yoshitomo Hatakeyama, Kazuki Nomoto, Naoki Kaneda, Toshihiro Kawano, Tomoyoshi Mishima, Tohru Namamura, "Over 3.0 GW/cm2 Figure-of-Merit GaN p-n Junction Diodes on Free-Standing GaN Substartes", IEEE ELECTRON DEVICE LETTERS, Vol. 32, No. 12, p.1674-1676 2011年12月
特に、電力用のダイオードに関しては、オン抵抗特性が主に評価されてきた。オン抵抗は、ダイオードの動作時におけるダイオードの導通損失の評価に用いることができる。しかしながら、ダイオードのスイッチング損失を、オン抵抗によって評価することは難しい。ダイオードのスイッチング特性を適切な手法を用いて評価することにより、より優れたスイッチング特性を有するダイオードを実現することができる。
本発明の目的は、優れたスイッチング特性を有するダイオードを提供することである。
本発明の一局面に係るダイオードは、活性層と、活性層に順方向電圧および逆方向電圧を印加するための第1および第2の電極とを含む。第1および第2の電極を介して活性層に順方向電圧が印加されるときのダイオードの順方向電流−電圧特性において、活性層の導電率σ(単位:S/mm)に電界強度50(単位:V/mm)を乗じて得られた電流密度Jfに対応する電流値における、電流に対する電圧の変化を、順方向オン抵抗Rと定義する。第1および第2の電極を介して活性層に逆方向電圧が印加されるときのダイオードの逆方向電流−電圧特性において、電流密度Jfの10-5倍の電流密度Jrに対応する電圧を逆耐電圧Vblocking(単位:V)と定義する。第1および第2の電極を介してダイオードに逆方向電圧が印加されるときのダイオードの逆方向容量−電圧特性に従って、逆方向電圧が0からVblockingまでの範囲で逆方向容量を積分することによって得られた電荷をダイオードの応答電荷Qと定義する。測定温度25℃において、順方向オン抵抗Rおよび応答電荷Qの積R・Qが、R・Q≦0.24×Vblocking 2の関係を満たす。ここで、Rの単位はmΩであり、Qの単位はnCである。
本発明の他の局面に係るダイオードは、活性層と、活性層に順方向電圧および逆方向電圧を印加するための第1および第2の電極とを含む。第1および第2の電極を介して活性層に順方向電圧が印加されるときのダイオードの順方向電流−電圧特性において、順方向電流値を接合界面面積で除して得られた電流密度Jfが3(単位:A/mm2)であるときの電流に対する電圧の変化を、順方向オン抵抗Rと定義する。第1および第2の電極を介して活性層に逆方向電圧が印加されるときのダイオードの逆方向電流−電圧特性において、電流密度Jfの10-5倍の密度Jrに対応する電圧を逆耐電圧Vblocking(単位:V)と定義する。第1および第2の電極を介してダイオードに逆方向電圧が印加されるときのダイオードの逆方向容量−電圧特性に従って、逆方向電圧が0からVblockingまでの範囲で逆方向容量を積分することによって得られた電荷をダイオードの応答電荷Qと定義する。測定温度25℃において、順方向オン抵抗Rおよび応答電荷Qの積R・Qが、R・Q≦0.24×Vblocking 2の関係を満たす。ここで、Rの単位はmΩであり、Qの単位はnCである。
本発明によれば、優れたスイッチング特性を有するダイオードを提供することができる。
実施の形態1に係るダイオードの構造を模式的に示す断面図である。 ダイオードの順方向電流−電圧特性の一例を示す図である。 ダイオードの順方向電流−電圧特性を測定するための構成の一例を示した図である。 ダイオードの逆方向電流−電圧特性の一例を示す図である。 ダイオードの逆方向電流−逆方向電圧特性を測定するための構成の一例を示した図である。 ダイオードの逆方向容量−電圧(C−V)特性を測定するための回路の概略構成を示した図である。 ダイオードの逆方向容量−電圧特性の例を示した図である。 実施例1−1(600V級耐圧品)および実施例1−2(1200V級耐圧品)の各5つの試料に関する、オン抵抗R―応答電荷Q特性を示した図である。 実施例1−1,1−2に係る試料についてのRQ積−Vblocking特性を示した図である。 実施例1−3,1−4に係る試料のGR幅−逆耐電圧特性を示した図である。 実施例1−3,1−4に係る試料のGR幅−応答電荷Qの特性を示した図である。 RQ積−逆耐電圧Vblocking特性のGR幅依存性を示した図である。 図12に示した比例係数AのGR幅依存性を示した図である。 実施の形態2に係るダイオードの構造を模式的に示す断面図である。 実施例2−1(150級耐圧品)、実施例2−2(80V級耐圧品)および実施例2−3(40V級耐圧品)に係る試料に関する、オン抵抗R−応答電荷Q特性を示した図である。 実施例2−1〜2−3に係る試料についてのRQ積−Vblocking特性を示した図である。 RQ積−逆耐電圧Vblocking特性のGR幅依存性を示した図である。 実施の形態4に係るダイオードの構造を模式的に示す断面図である。 実施例4−1(600級耐圧品)、実施例4−2(1200V級耐圧品)に係る試料に関する、オン抵抗R−応答電荷Q特性を示した図である。 実施例4−1,4−2に係る試料についてのRQ積−Vblocking特性を示した図である。 実施例5−1,5−2に係る試料のFP幅−逆耐電圧特性を示した図である。 実施例5−1,5−2に係る試料のFP幅−応答電荷Qの特性を示した図である。 RQ積−逆耐電圧Vblocking特性のFP幅依存性を示した図である。 図23に示した比例係数AのFP幅依存性を示した図である。
[本願発明の実施形態の説明]
最初に本発明の実施形態を列記して説明する。
(1)本発明の一実施形態に係るダイオードは、活性層と、活性層に順方向電圧および逆方向電圧を印加するための第1および第2の電極とを含む。第1および第2の電極を介して活性層に順方向電圧が印加されるときのダイオードの順方向電流−電圧特性において、活性層の導電率σ(単位:S/mm)に電界強度50(単位:V/mm)を乗じて得られた電流密度Jfに対応する電流値における、電流に対する電圧の変化を、順方向オン抵抗Rと定義する。第1および第2の電極を介して活性層に逆方向電圧が印加されるときのダイオードの逆方向電流−電圧特性において、電流密度Jfの10-5倍の電流密度Jrに対応する電圧を逆耐電圧Vblocking(単位:V)と定義する。第1および第2の電極を介してダイオードに逆方向電圧が印加されるときのダイオードの逆方向容量−電圧特性に従って、逆方向電圧が0からVblockingまでの範囲で逆方向容量を積分することによって得られた電荷をダイオードの応答電荷Qと定義する。測定温度25℃において、順方向オン抵抗Rおよび応答電荷Qの積R・Qが、R・Q≦0.24×Vblocking 2の関係を満たす。ここで、Rの単位はmΩであり、Qの単位はnCである。
上記の構成によれば、優れたスイッチング特性を有するダイオードを提供することができる。RQ積は、ダイオードの全損失を表す良い指標である。さらにRQ積は逆耐電圧Vblockingの2乗に比例する(R・Q∝Vblocking 2)。この比例係数を0.24以下とすることにより、損失の低減されたダイオードを実現することができる。したがって、優れたスイッチング特性を有するダイオードを実現することができる。
(2)好ましくは、積R・Qが、R・Q≦0.1×Vblocking 2の関係を満たす。
上記の構成によれば、ダイオードの材料にシリコン(Si)を使用した場合において、優れたスイッチング特性を有するダイオードを提供することができる。
(3)好ましくは、ダイオードを構成する半導体材料は、シリコンである。
上記の構成によれば、ダイオードの材料にシリコン(Si)を使用した場合において、優れたスイッチング特性を有するダイオードを提供することができる。
(4)好ましくは、積R・Qが、R・Q≦4.8×10-3×Vblocking 2の関係を満たす。
上記の構成によれば、ダイオードの材料に、ワイドバンドギャップ半導体を使用した場合において、優れたスイッチング特性を有するダイオードを提供することができる。
(5)より好ましくは、ダイオードを構成する半導体材料は、炭化珪素である。
上記の構成によれば、ダイオードの材料に炭化珪素(SiC)を使用した場合において、優れたスイッチング特性を有するダイオードを提供することができる。
(6)好ましくは、積R・Qが、R・Q≦1.3×10-3×Vblocking 2の関係を満たす。
上記の構成によれば、ダイオードの材料に、ワイドバンドギャップ半導体を使用した場合において、優れたスイッチング特性を有するダイオードを提供することができる。
(7)より好ましくは、ダイオードを構成する半導体材料は、窒化ガリウムである。
上記の構成によれば、ダイオードの材料に窒化ガリウム(GaN)を使用した場合において、優れたスイッチング特性を有するダイオードを提供することができる。
(8)好ましくは、ダイオードは、活性層に形成される終端構造を含む。終端構造の幅は、5μm以上200μm以下である。
上記の構成によれば、ダイオードの損失を大幅に増加させることを防ぎながら、ダイオードの高い耐圧を確保することができる。
(9)本発明の他の局面に係るダイオードは、活性層と、活性層に順方向電圧および逆方向電圧を印加するための第1および第2の電極とを含む。第1および第2の電極を介して活性層に順方向電圧が印加されるときのダイオードの順方向電流−電圧特性において、順方向電流値を接合界面面積で除して得られた電流密度Jfが3(単位:A/mm2)であるときの電流に対する電圧の変化を、順方向オン抵抗Rと定義する。第1および第2の電極を介して活性層に逆方向電圧が印加されるときのダイオードの逆方向電流−電圧特性において、電流密度Jfの10-5倍の密度Jrに対応する電圧を逆耐電圧Vblocking(単位:V)と定義する。第1および第2の電極を介してダイオードに逆方向電圧が印加されるときのダイオードの逆方向容量−電圧特性に従って、逆方向電圧が0からVblockingまでの範囲で逆方向容量を積分することによって得られた電荷をダイオードの応答電荷Qと定義する。測定温度25℃において、順方向オン抵抗Rおよび応答電荷Qの積R・Qが、R・Q≦0.24×Vblocking 2の関係を満たす。ここで、Rの単位はmΩであり、Qの単位はnCである。
上記の構成によれば、優れたスイッチング特性を有するダイオードを提供することができる。
(10)好ましくは、積R・Qが、R・Q≦0.1×Vblocking 2の関係を満たす。
上記の構成によれば、ダイオードの材料にシリコン(Si)を使用した場合において、優れたスイッチング特性を有するダイオードを提供することができる。
(11)好ましくは、ダイオードを構成する半導体材料は、シリコンである。
上記の構成によれば、ダイオードの材料にシリコン(Si)を使用した場合において、優れたスイッチング特性を有するダイオードを提供することができる。
(12)好ましくは、積R・Qが、R・Q≦4.8×10-3×Vblocking 2の関係を満たす。
上記の構成によれば、ダイオードの材料に、ワイドバンドギャップ半導体を使用した場合において、優れたスイッチング特性を有するダイオードを提供することができる。
(13)より好ましくは、ダイオードを構成する半導体材料は、炭化珪素である。
上記の構成によれば、ダイオードの材料に炭化珪素(SiC)を使用した場合において、優れたスイッチング特性を有するダイオードを提供することができる。
(14)好ましくは、積R・Qが、R・Q≦1.3×10-3×Vblocking 2の関係を満たす。
上記の構成によれば、ダイオードの材料に、ワイドバンドギャップ半導体を使用した場合において、優れたスイッチング特性を有するダイオードを提供することができる。
(15)より好ましくは、ダイオードを構成する半導体材料は、窒化ガリウムである。
上記の構成によれば、ダイオードの材料に窒化ガリウム(GaN)を使用した場合において、優れたスイッチング特性を有するダイオードを提供することができる。
(16)好ましくは、ダイオードは、活性層に形成される終端構造を含む。終端構造の幅は、5μm以上200μm以下である。
上記の構成によれば、ダイオードの損失を大幅に増加させることを防ぎながら、ダイオードの高い耐圧を確保することができる。
[本願発明の実施形態の詳細]
以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。本明細書中の結晶学的記載においては、個別方位を[]、集合方位を<>、個別面を()、集合面を{}でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”(バー)を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
本発明の実施の形態に係るダイオードは、pn接合ダイオードおよびショットキーダイオードのいずれにも適用することができる。以下に、本発明の実施の形態に係るダイオードのいくつかの例が説明される。しかしながら、本発明の実施の形態は、以下に説明されるダイオードに限定されない。
[実施の形態1]
<素子構造>
実施の形態1に係るダイオード1は、炭化珪素(SiC)からなるショットキーバリアダイオード(SBD)である。図1は、実施の形態1に係るダイオードの構造を模式的に示す断面図である。
図1を参照して、ダイオード1は、炭化珪素基板11と、ストップ層12と、ドリフト層13(活性層)と、ガードリング14と、ショットキー電極15と、オーミック電極16と、表面保護膜17とを備える。
ストップ層12およびドリフト層13は、炭化珪素からなる。ストップ層12は、炭化珪素基板11上に配置される。ドリフト層13は、ストップ層12上に配置される。ガードリング14は、ドリフト層13の表面に接するようにドリフト層13の内部に配置される。炭化珪素基板11、ストップ層12、およびドリフト層13の各々の導電型は、n型である。一方、ガードリング14の導電型は、ドリフト層13の各々の導電型とは逆である。たとえばガードリング14の導電型は、p型である。
ショットキー電極15は、ドリフト層13の表面131と接触する。ショットキー電極15とドリフト層13との間でのショットキー接合が実現されるように、ショットキー電極15の材料が適切に選ばれる。ショットキー電極15は、ガードリング14の一部と重なっている。ショットキー電極15は、ダイオード1のアノード電極に相当する。
オーミック電極16は、炭化珪素基板11の表面111と接触する。炭化珪素基板11の表面111は、ストップ層12が配置される面と反対側に位置する面である。オーミック電極16と炭化珪素基板11との間でのオーミック接合が実現されるように、オーミック電極16の材料が適切に選ばれる。オーミック電極16は、ダイオード1のカソード電極に相当する。
表面保護膜17は、ショットキー電極15と接触している部分以外の、ドリフト層13の表面131の部分を覆う。表面保護膜17は、たとえばポリイミドからなる。
<製造プロセス>
(実施例1−1:600V級 SiC−SBD)
図1に示すダイオード1を形成するための条件の一例を説明する。以下に説明する条件は、たとえば600V級のSiC−SBDを形成するための条件である。
まず、ポリタイプ4Hを有する六方晶炭化珪素単結晶からなる炭化珪素基板11を準備した。炭化珪素基板11の比抵抗は、20(mΩ・cm)であった。炭化珪素基板11の厚みは400μmであった。エピタキシャル層を成長させるための炭化珪素基板11の表面は、Si面((0001)面)からa軸方向に8度オフした面であった。
n型のストップ層12およびn型のドリフト層13を、炭化珪素基板11の上記の面に、エピタキシャル成長によって形成した。ストップ層12のドナー濃度は、2×1018cm-3であった。ストップ層12の厚みは0.5μmであった。ドリフト層13のドナー濃度は、6×1015cm-3であった。ドリフト層13の厚みは5μmであった。炭化珪素基板11、ストップ層12およびドリフト層13からなる基板を、以後、「炭化珪素エピタキシャル基板」とも呼ぶ。
p型のガードリング14をイオン注入法によってドリフト層13に形成した。アルミニウム(Al)からなる注入マスクを用いて、ボロン(B)イオンを選択的にドリフト層13に注入した。ガードリング14の全幅が50μmであり、ガードリング14の深さが0.5μmであり、ガードリング14のピーク濃度が、約5×1017cm-3となるように、ボロンイオンをドリフト層13に注入した。
ボロンイオンの注入後に、炭化珪素エピタキシャル基板に対する活性化アニールを実行した。具体的には、アルゴン(Ar)ガス雰囲気中で、炭化珪素エピタキシャル基板を、30分間、1600℃に加熱した。その後、酸素雰囲気中で、炭化珪素エピタキシャル基板に対して、1150℃、80分の熱処理を行ない、ドリフト層13の表面に約40nmの犠牲酸化膜を形成した。フッ酸によりその犠牲酸化膜をエッチングして、ドリフト層13の表面部に位置するダメージ層を除去した。
次に、スパッタ法により、約0.2μmの厚みのニッケル(Ni)電極を、炭化珪素基板11の表面111(裏面)に形成した。その後、Arガス雰囲気中で、970℃、3分間の熱処理を炭化珪素エピタキシャル基板に対して行なうことにより、オーミック電極16を形成した。
次に、スパッタ法により、ドリフト層13の表面全体に、厚み0.1μmを有するチタン(Ti)電極を形成し、続けて、厚み5μmを有するAl電極を形成した。その後、フォトリソグラフィ、およびリン酸系エッチャント(H3PO4:CH3COOH:HNO3)によりAl電極の選択エッチングを行ない、次に、フォトリソグラフィおよびBHF(緩衝フッ酸)エッチャントにより、Ti電極の選択エッチングを行なった。これにより、図1に示すように、ショットキー電極15の端部がガードリング14上に跨るように、ショットキー電極15が形成された。なお、ショットキー電極15と重なるガードリング14の部分の幅(以下「GR幅」と称する)は、設計値で15μmであった。
表1に示されるように、接合界面の面積が異なる5種類の試料を準備した。「接合界面」とは、ショットキー電極15とドリフト層13とが直接接触する領域である。この領域は、ガードリング14よりも内側にある。なお、ショットキー電極15と接触するドリフト層13の領域(開口部)の形状は正方形であった。角部の電界集中を防止するために、ショットキー電極15の角部とガードリング14の角部とを丸めた(曲率半径は20μm)。
Figure 2015149373
次に、ポリイミドを用いて、表面保護膜17を形成した。その後、EB蒸着法により、Ti膜(厚み50nm)、Pt膜(厚み100nm)およびAu膜(厚み2μm)からなる裏面パッド電極(図示せず)を、オーミック電極16上に形成した。
上記の炭化珪素エピタキシャル基板をダイシングによりチップ化した。ダイボンドおよびワイヤボンドチップを行ない、チップをパッケージに実装した。ダイボンドは、Sn−Ag半田を用い、230℃で行なった。Alワイヤを用いてワイヤボンドを行なった。
(実施例1−2:1200V級 SiC−SBD)
実施例1−1(600V級 SiC−SBD)の製造プロセスの一部の条件を変更して、1200V級 SiC−SBDを作製した。具体的には、ストップ層12のドナー濃度を2×1018cm-3とし、ストップ層12の厚みを1μmとした。ドリフト層13のドナー濃度を4×1015cm-3とし、ドリフト層13の厚みを10μmとした。さらに、GR幅を30μmとした。
表2に示されるように、ショットキー電極15のサイズを変更することにより、接合界面面積が異なる5種類の試料を準備した。
Figure 2015149373
なお、他の条件は、実施例1−1の製造プロセスにおける条件と同じであるので以後の説明は繰り返さない。
<評価方法>
下記の方法により、ダイオード1のオン抵抗R、逆耐電圧Vblockingおよび電荷Qを測定(評価)した。各測定における測定温度はいずれも25℃とした。
(1)オン抵抗
図2は、ダイオードの順方向電流−電圧特性の一例を示す図である。図2を参照して、ダイオードの順方向電流−電圧特性において、所定の電流密度Jfにおける、電流密度に対する電圧の傾きΔV/ΔIから、オン抵抗Rを導出した。電流密度Jfは、ドリフト層13の導電率σに電界強度E=500V/cm=50V/mmを乗じることで得られた。すなわちJf(A/mm2)=σ(S/mm)×50(V/mm)である。単位「S」は、ジーメンスである。
図3は、ダイオードの順方向電流−電圧特性を測定するための構成の一例を示した図である。図3を参照して、測定回路500は、電圧源501と、電圧計502と、電流計503とを備える。電圧源501は、ダイオード1のアノード電極とカソード電極との間に順方向電圧Vfを印加する。電圧源501は、順方向電圧Vfを変化させることができる。電圧計502は、順方向電圧Vfを測定する。電流計503は、順方向電流Ifを測定する。
電流密度Jfは、接合面積あたりの順方向電流If(If/接合面積)に対応する。キャリアである電子に関し、速度の電界依存性(電界Eが1kV/cmを超えると、電子の速度の低下が始まる)、および熱的理由(発熱により電子の移動度の低下が生じる)を考慮すると、実用上の半導体ダイオード(Siダイオード、SiCダイオード、およびGaNダイオード等)では、概ね200〜1kV/cmの電界強度における順方向電流Ifが使用される。この電界強度範囲では、ダイオードの順方向I−V特性は、電流が電圧に比例する線形特性をおおむね示す。
この実施例では、電界強度の代表値として、E=500(V/cm)=50(V/mm)を使用した。電流密度Jfは、ドリフト層13の導電率σを使用した電流密度と定義した。実際には、ドリフト層13以外の場所での電圧降下が存在する。しかし、電流密度Jfの算出にあたっては、電界効果が支配的なドリフト層13のみを考慮した。
なお、ドリフト層13の導電率σは、各種の公知の方法により測定可能である。たとえば、絶縁性基板上でのホール測定、あるいは導電性基板上での抵抗測定によって、ドリフト層の導電率σを求めることができる。別の方法として、CV測定によりドリフト層のキャリア濃度nを測定し、適切な移動度μを用いて、σ=n×μ×eの関係から求めることも可能である(eは素電荷)。
ダイオードの設計に多少依存するものの、上述の定義によって求められる電流密度Jfは、1〜6(A/mm2)の範囲内にある。このため、電流密度自体によるオン抵抗Rの定義も可能である。たとえば順方向電流値を接合界面面積で除して得られた電流密度が3(A/mm2)の場合に、R=ΔV/ΔIの関係から、オン抵抗Rを求めることができる。
(2)逆耐電圧
図4は、ダイオードの逆方向電流−電圧特性の一例を示す図である。図4を参照して、この実施例では、上記の定義に従う順方向電流密度Jfの1/105の大きさを有する逆方向電流密度Jr(Jr=Jf/105)が生じるときの逆方向電圧を逆耐電圧Vblockingと定義した。
図5は、ダイオードの逆方向電流−逆方向電圧特性を測定するための構成の一例を示した図である。図5を参照して、測定回路510は、電圧源511と、電圧計512と、電流計513とを備える。電圧源511は、ダイオード1のアノード電極とカソード電極との間に逆方向電圧Vrを印加する。電圧源511は、逆方向電圧Vrを変化させることができる。電圧計512は、逆方向電圧Vrを測定する。電流計513は、逆方向電流Irを測定する。
(3)応答電荷
ダイオード1の応答電荷Qは、ダイオード1の逆方向容量−電圧(C−V)特性から測定可能である。図6は、ダイオードの逆方向容量−電圧(C−V)特性を測定するための回路の概略構成を示した図である。図7は、ダイオードの逆方向容量−電圧特性の例を示した図である。
図6および図7を参照して、C−V測定装置520は、ダイオード1の逆方向容量−電圧特性を測定する。
この実施例では、測定周波数を1MHzとした。応答電荷Qは、0からVblockingまでの積分範囲で容量Cを積分することにより求めた。すなわち、Q=∫C(V)dv(積分区間:0〜Vblocking)である。
<評価結果>
(1)R−Q特性
図8は、実施例1−1(600V級耐圧品)および実施例1−2(1200V級耐圧品)の各5つの試料に関する、オン抵抗R―応答電荷Q特性を示した図である。図8を参照して、各実施例の試料によれば、オン抵抗Rと応答電荷Qとはほぼ反比例するという関係にある。すなわち、電荷Qをyと表わし、オン抵抗Rをxと表すと、y=ax(aは定数、b≒−1)との関係が導かれる。オン抵抗Rと電荷Qとの積(y×x)は、一定値aにほぼ等しいとみなすことができる。以下、オン抵抗Rと電荷Qとの積R・Qを「RQ積」とも呼ぶ。
上記のR−Q特性は、以下のように説明できる。まず、ダイオード1のオン抵抗Rは、次の式(1)のように表すことができる。
R=Rd+Rs+Rsub+Rc (1)
ここでRdは、ドリフト層抵抗であり、Rsは、ストップ層抵抗であり、Rsubは、基板抵抗であり、Rcは、オーミック電極抵抗である。
一般的に、ストップ層抵抗Rsとオーミック電極抵抗Rcとは、ドリフト層抵抗Rdに比べて極めて小さい。したがって、ストップ層抵抗Rsとオーミック電極抵抗Rcは無視することができる。さらに、ドリフト層抵抗Rdは基板抵抗Rsubよりも支配的である。したがって、式(2)に表されるように、オン抵抗Rは、ドリフト層抵抗Rdに近似することができる。
R〜Rd (2)
ドリフト層抵抗Rdは、式(3)のように表すことができる。
Rd=ρ・d/A (3)
ここで、ρは、ドリフト層比抵抗であり、dは、ドリフト層厚みであり、Aは接合面積である。式(3)は、以下の式(4)のように変形することができる。
Rd=1/(n・μ・q)・d/A (4)
ここで、nは、ドリフト層キャリア濃度であり、μは、ドリフト層移動度である。
次に、逆回復応答の現象を考える。順方向バイアス電圧の印加によってダイオードに順方向電流が流れる。次に、ダイオードに逆バイアス電圧が印加される。ドリフト層中からキャリア(電子)が引き抜かれて、それにより空乏層が形成される。ドリフト層は、完全に空乏化されるものと仮定する。
応答電荷Qは、ダイオードのこのような状態の変化と関連する。したがって、応答電荷Qは、以下の式(5)のように表わされる。
Q=A・q・n・d (5)
式(4)と式(5)とから、応答電荷Qは、以下の式(6)のように表わされる。
R・Q=d2/μ (6)
式(6)は、オン抵抗Rと応答電荷Qとの積R・Qが、接合面積Aには依存せずに、ドリフト層の厚みdとドリフト層移動度μとによって決定されることを表わす。
一方、ダイオードに逆バイアス電圧を印加した場合に、ドリフト層が完全に空乏化しないことも考えらえる。この場合において、逆バイアス電圧がダイオードに印加されたときにドリフト層に形成される空乏層の厚みをd´とする。応答電荷Q´は、以下の式(5´)のように表わされる。
Q’=A・q・n・d’ (5´)
式(4)と式(5´)から、応答電荷Q´は、以下の式(6´)のように表わされる。
R・Q’=d・d’/μ (6´)
式(6)および式(6´)が示すように、ドリフト層が完全に空乏化する場合および、ドリフト層の一部が空乏化する場合の両方において、RQ積は接合面積Aには依存しない。図8は、式(6)および式(6´)によって表わされるRQ積を示している。
(2)RQ積−Vblocking特性
図9は、実施例1−1,1−2に係る試料についてのRQ積−Vblocking特性を示した図である。図9を参照して、RQ積は、逆耐電圧Vblockingの値でほぼ決定される。
RQ積と逆耐電圧Vblockingとの間の関係は、次のように説明することができる。半導体材料の臨界電界強度をEcとし、ドリフト層の厚みをdとする。ダイオードの降伏耐圧Vbreakdownは、次の式(7)のように表わすことができる。
breakdown=Ec・d/2 (7)
式(7)と式(6)とにより、RQ積は、式(8)のように表わすことができる。
R・Q=4/(μ・Ec2)・Vbreakdown 2 (8)
逆耐電圧Vblockingは、降伏耐圧Vbreakdownに比例すると考えられる。したがって、式(9)に示されるように、RQ積は逆耐電圧Vblockingの2乗に比例すると考えられる。
R・Q∝Vblocking 2 (9)
図9に示した実施例1−1,1−2に係る試料についても、RQ積は、逆耐電圧Vblockingの2乗に比例する。各試料におけるRQ積および逆耐電圧Vblockingから、最小2乗フィッティング(LSM)によって、以下の関係式が得られた。
R・Q=3.6×10-3(mΩ・nC/V2)・Vblocking 2
ダイオードの損失は、導通損失とスイッチング損失の和からなる。導通損失はダイオードのオン状態の損失(オン損失)とオフ状態の損失(オフ損失)からなる。しかし、導通損失では、オン損失が支配的である。式(10)によって表わされるように、オン損失Lonは、オン抵抗Rに比例して大きくなる。αは、比例定数である。
Lon=αR (10)
スイッチング損失は、ターンオン損失とターンオフ損失からなる。しかし、スイッチング損失では、ターンオフ損失が支配的である。式(11)によって表わされるように、ターンオフ損失Ltfは、電荷Qに比例する。βは比例定数である。
Ltf=βQ (11)
ダイオードの全損失Ltは、オン損失Lonとターンオフ損失Ltfの和で表される。したがって、全損失Ltは、式(12)のように表わすことができる。ここで、Cは定数である。
Lt=Lon+Ltf=αR+βQ=αR+βC/R (12)
オン抵抗RがR*=(β/α・C)1/2であり、応答電荷QがQ*=(α/β・C)1/2であるときに、全損失Ltは、最小値Lt*となる。最小値Lt*は、以下の式(13)のように表わすことができる。
Lt*=2(α・β・R*・Q*)1/2 (13)
すなわち、全損失Ltの最小値は、RQ積の平方根に比例する。このことは、RQ積がダイオードの全損失を表す良い指標であることを示している。
さらに式(8)から、RQ積の材料依存性を考察する。Si材料、SiC材料、GaN材料について、RQ積の材料限界の比率は、式(14)のように表わすことができる。
RQ材料限界比率(Si):RQ材料限界比率(SiC):RQ材料限界比率(GaN)=約100:約3:1 (14)
したがって、全損失の材料限界比率は、式(15)のように表わすことができる。
全損失材料限界比率(Si):全損失材料限界比率(SiC):全損失材料限界比率(GaN)=10(Si):2(SiC):1(GaN) (15)
(実施例1−3:600V級 SiC−SBD)
実施例1−1に係る試料の作製方法と同様の方法により、実施例1−3に係る試料を作製した。エピタキシャル層の構造は、実施例1−1における構造と同じであった。接合界面の面積を一定とし、GR幅を変化させた。具体的には、接合界面の面積を、実施例1−1に係る試料1での接合界面の面積と同じく0.5mm2とした。表3に示すように、GR幅を0(ガードリングなし)から800μmまで変化させた試料を準備した。GR幅の大きい試料5〜9については、(GR全幅)=(GR幅)+30μmとなるように、GR全幅を設計した。
Figure 2015149373
(実施例1−4:1200V級 SiC−SBD)
実施例1−2に係る試料の作製方法と同様の方法により、実施例1−4に係る試料を作製した。エピタキシャル層の構造は、実施例1−2における構造と同じであった。接合界面の面積を一定とし、GR幅を変化させた。具体的には、接合界面の面積を、実施例1−2に係る試料1での接合界面の面積と同じく0.5mm2とした。表4に示すように、GR幅を0(ガードリングなし)から800μmまで変化させた試料を準備した。GR幅の大きい試料5〜9については、(GR全幅)=(GR幅)+30μmとなるように、GR全幅を設計した。
Figure 2015149373
<評価方法>
実施例1−1,1−2に係る試料の評価方法と同じ方法により、実施例1−3,1−4に係る試料のオン抵抗R、逆耐電圧Vblocking、および応答電荷Qを測定した。したがって、評価方法についての詳細は繰り返さない。
<評価結果>
図10は、実施例1−3,1−4に係る試料のGR幅−逆耐電圧特性を示した図である。図10を参照して、ガードリングなし(GR幅が0)の試料およびGR幅が3μmの試料では、逆耐電圧Vblockingが低下した。なお、図10のグラフの横軸は対数を示す。対数では、GR幅が0であることを表現できない。しかしながら、図10(以下の図も同様)では、便宜上、ガードリングなしの場合のGR幅を0と表わしている。
実施例1−3の場合、GR幅が5μm以上の試料では、逆耐電圧Vblockingは約600Vであり、良好な結果が得られた。実施例1−4の場合も同じく、GR幅が5μm以上の試料では、逆耐電圧Vblockingは約1200Vであり、良好な結果が得られた。
GR幅が3μm以下の場合、ガードリング構造によって電界集中を緩和する効果が弱くなり、リーク電流が増加するとともに逆耐電圧Vblockingが低下したと考えられる。
さらに、表5に示されるように、実施例1−3,1−4のいずれにおいても、オン抵抗Rは、GR幅によってほとんど変化しなかった。
Figure 2015149373
図11は、実施例1−3,1−4に係る試料のGR幅−応答電荷Qの特性を示した図である。図11を参照して、実施例1−3,1−4ともに、GR幅が0〜50μmとなる試料では、応答電荷Qは、ほぼ一定である。GR幅が100μmでは、応答電荷Qは、やや増加した。応答電荷Qの増加の割合は20%程度であった。GR幅が100μm以上の場合には、応答電荷Qが大きく増加した。GR幅が長いとガードリング領域に起因した電荷が、ショットキー電極領域に起因した電荷に対し無視できなくなるため、全電荷が増加すると考えられる。
図12は、RQ積−逆耐電圧Vblocking特性のGR幅依存性を示した図である。式(9)に示される関係では、RQ積は、逆耐電圧Vblockingの2乗に比例する。図13は、図12に示した比例係数AのGR幅依存性を示した図である。図13を参照して、GR幅が3μm以下の場合には、逆耐電圧Vblockingが低下して、Aが大きくなった。言い換えると、RQ積−逆耐電圧Vblocking特性が悪化した。GR幅が5〜200μmの範囲では、Aは、ほぼ最小値となり、かつほぼ一定であった。GR幅が200μmを超えた場合、RQ積が増加し始めたため、RQ積−逆耐電圧Vblocking特性が悪化した。
なお、GR幅が15μmの試料としては、実施例1−3に係る試料を用いた。GR幅が30μmの試料としては、実施例1−4に係る試料を用いた。上記のように、GR幅15〜30μmの範囲ではRQ積は最小を取る。これらの2つの試料のデータから、GR幅20μmの場合の係数Aの値を図13にプロットした。
式(13)から、ダイオードの全損失Ltは、RQ積の平方根に比例する。GR幅が200μm以下であれば、全損失Ltの増加を20%以下に抑えることができる。以上より、GR幅の最適範囲は、5μm以上200μm以下である。この場合のRQ積は、次の式(16)のように表わすことができる。
RQ≦4.8×10-3(mΩ・nC/V2)・Vblocking 2 (16)
なお、以上の議論はガードリング以外の終端構造においても同様である。そのような終端構造の長さの範囲も、5μm以上200μm以下の範囲が適切である。
スイッチング回路では、損失を低減することが要求される。スイッチング回路の損失は、主として、導通損失およびスイッチング損失である。
導通損失は、スイッチング素子のオン状態における、電流と電圧との積である。スイッチング損失は、スイッチング素子がオンおよびオフするときに生じる損失である。スイッチング損失は、スイッチング周波数に比例して増大する。
したがって、パワーダイオードにおいては、オン抵抗損失とスイッチング損失との両方を考慮する必要がある。
実施の形態1によれば、ダイオードのオン抵抗Rと、ダイオードの応答電荷Qとの積R・Q(RQ積)をダイオードの性能の指標に用いることができる。具体的には、RQ積はダイオードの全損失の指標に用いることができる。
実施の形態1によれば、ダイオードの材料にSiCを使用し、エピタキシャル層の構造およびデバイス構造を最適化することにより、最小のRQ積を得ることができる。したがって、実施の形態1によれば、優れたスイッチング特性を有するダイオードを提供することができる。
[実施の形態2]
<素子構造>
実施の形態2に係るダイオードは、シリコン(Si)からなるショットキーバリアダイオードである。図14は、実施の形態2に係るダイオードの構造を模式的に示す断面図である。
図14を参照して、ダイオード2は、シリコン基板21と、ストップ層22と、ドリフト層23と、ガードリング24と、ショットキー電極25と、オーミック電極26と、表面保護膜27とを備える。
図14に示される構造は、基本的に図1に示される構造と同じであるので、詳細な説明は繰り返さない。実施の形態2に係るダイオード2は、実施の形態1に係るダイオード1とは、半導体材料の点で相違する。
<製造プロセス>
(実施例2−1:150V級 Si−SBD)
図14に示すダイオード2を形成するための条件の一例を説明する。以下に説明する条件は、たとえば150V級のSi−SBDを形成するための条件である。
まず、比抵抗2×10-3(Ω・cm)を有するn型のシリコン基板21を準備した。シリコン基板21上に、エピタキシャル法により、ドナー濃度2×1018cm-3かつ厚み0.5μmを有するn型のストップ層22を形成し、次いで、ストップ層22の上に、ドナー濃度8×1014cm-3かつ厚み10μmを有するn型のドリフト層23を形成した。シリコン基板21、ストップ層22およびドリフト層23からなる基板を、以後、「シリコンエピタキシャル基板」とも呼ぶ。
酸素雰囲気中での熱処理により、ドリフト層23の表面に酸化膜を形成した。この酸化膜は、図14の表面保護膜27に相当する。熱処理の温度は1100℃であった。次に、フォトリソグラフィ、およびBHFエッチャントによるエッチングを順次行なった。これにより、ガードリング領域を形成すべき部分の酸化膜を除去して、p型拡散用窓を形成した。酸素雰囲気中で、酸化膜をマスクに用いて、シリコンエピタキシャル基板にボロン(B)を拡散させた。これにより、ガードリング24を形成した。ガードリング24は、表面濃度が1×1019cm-3であり、深さが2μmであるp型領域である。さらに、GR全体幅は50μmであった。
オーミック電極26をEB蒸着法により形成した。オーミック電極26は、Ti膜/Ni膜/Au膜からなる3層構造の膜である。
次に、フォトリソグラフィおよび、BHFによるエッチングを実行することにより、酸化膜(表面保護膜27)に、ショットキー電極25のための窓を形成した。ショットキー電極25の端部がガードリング24に跨る(重なり設計20μm)ように、ショットキー電極25を形成した。実施の形態1と同じく、接合界面面積が異なる3つの試料を作成した(表6を参照)。
Figure 2015149373
その後、EB蒸着により、モリブデン(Mo)膜およびAl膜からなるショットキー電極25を形成した。ショットキー電極25は、リフトオフにより形成された。その後、シリコンエピタキシャル基板の裏面(シリコン基板21の表面211)に、Ti膜/Ni膜/Au膜からなるオーミック電極26を形成した。
上記のシリコンエピタキシャル基板をダイシングによりチップ化した。ダイボンドおよびワイヤボンドチップを行ない、チップをパッケージに実装した。ダイボンドは、Sn−Ag半田を用い、230℃で行なった。Alワイヤを用いてワイヤボンドを行なった。
(実施例2−2:80V級 Si−SBD)
実施例2−1(80V級 Si−SBD)の製造プロセスの一部の条件を変更して、80V級 Si−SBDを作製した。具体的には、ドリフト層23のドナー濃度を1.5×1015cm-3とし、ドリフト層23の厚みを5μmとした。さらに、表7に示されるように、ショットキー電極25のサイズを変更することにより、接合界面面積が異なる3種類の試料を準備した。
Figure 2015149373
なお、他の条件は、実施例2−1の製造プロセスにおける条件と同じであるので以後の説明は繰り返さない。
(実施例2−3:40V級 Si−SBD)
実施例2−1(150V級 Si−SBD)の製造プロセスの一部の条件を変更して、40V級 Si−SBDを作製した。具体的には、ドリフト層23のドナー濃度を3×1015cm-3とし、ドリフト層23の厚みを3μmとした。さらに、表8に示されるように、ショットキー電極25のサイズを変更することにより、接合界面面積が異なる3種類の試料を準備した。
Figure 2015149373
なお、他の条件は、実施例2−1の製造プロセスにおける条件と同じであるので以後の説明は繰り返さない。
<評価方法>
実施の形態1に係る方法と同じ評価方法により、オン抵抗R、逆耐電圧、および応答電荷Qを測定した。したがって、評価方法についての詳細は繰り返さない。
<評価結果>
(1)R−Q特性
図15は、実施例2−1(150級耐圧品)、実施例2−2(80V級耐圧品)および実施例2−3(40V級耐圧品)に係る試料に関する、オン抵抗R−応答電荷Q特性を示した図である。図15を参照して、各実施例の試料によれば、オン抵抗Rと応答電荷Qとはほぼ反比例するという関係にある。このような関係は、式(6)および式(6´)から理解することができる。
(2)RQ積−Vblocking特性
図16は、実施例2−1〜2−3に係る試料についてのRQ積−Vblocking特性を示した図である。図16を参照して、RQ積は、逆耐電圧Vblockingの値でほぼ決定される。RQ積の測定値を式(9)により最小2乗フィッティングすることによって、以下の関係式が得られた。
R・Q=7.8×10-2(mΩ・nC/V2)・Vblocking 2
なお、上記式に従うRQ積の値は、シリコンエピタキシャル層(ドリフト層23およびストップ層22)の構造、あるいは終端構造を最適化した結果、得られた値である。これらに対するRQ積の変化は、次の実施形態を参照しながら説明される。
[実施の形態3]
実施の形態3に係るダイオードは、シリコン(Si)からなるショットキーバリアダイオードである。なお、実施の形態3に係るダイオードの構成は、図14に示された構造と同様であるので以後の説明は繰り返さない。実施の形態3に係るダイオードは、シリコンエピタキシャル層(ドリフト層23およびストップ層22)の構造、および、ガードリング24とショットキー電極25との重なり幅が変更された点で、実施の形態2に係るダイオードと異なる。
表9に示されるように、試料1〜7を準備した。試料1は、実施の形態2に係るダイオードと同一の条件で形成されたダイオードである。すなわち、試料1では、ドリフト層23の厚みdおよびGR幅が最適化されている。試料2〜4は、試料1に対してドリフト層23の厚みdが異なる。試料5〜7は、試料1に対してガードリング14の重なり幅(言い換えるとGR幅)が異なる。
Figure 2015149373
試料6および試料7は、大きいGR幅を有する。試料6および試料7について、GR全幅がGR幅+30μmとなるようにGR全幅を設計した。なお、他の条件は、実施例2−1,2−2の製造プロセスにおける条件と同じであるので以後の説明は繰り返さない。
<評価方法>
実施の形態1に係る方法と同じ評価方法により、オン抵抗R、逆耐電圧、および応答電荷Qを測定した。したがって、評価方法についての詳細は繰り返さない。
<評価結果>
図17は、RQ積−逆耐電圧Vblocking特性のGR幅依存性を示した図である。図17を参照して、試料2および試料3では、試料1に比べてRQ特性が悪化した。具体的には、同じ逆耐電圧Vblockingにおいて、試料2あるいは試料3のRQ積は、試料1のRQ積から増加した。
表9に示されるように、試料2および試料3は、試料1よりもドリフト層厚みが大きい。試料2および試料3の各々のRQ積が試料1のRQ積から増加した理由は、ドリフト層23の厚みが最適の厚みより大きくなったことによって、逆耐電圧Vblockingは変わらない一方で、オン抵抗Rが増加したためと考えられる。
逆耐電圧Vblockingおよび応答電荷Qは、いずれも逆バイアス特性である。逆耐電圧Vblockingは、ショットキー電極の界面における電界強度に依存する。応答電荷Qは、ドリフト層に形成される空乏層の幅に依存する。ドリフト層の厚みが最適な厚みよりも大きくなった場合、界面電界強度および空乏層幅は、ドリフト層の厚みの影響を受けない。一方、ドリフト層の厚みが増加することにより、オン抵抗が高くなる。
試料4は、試料1に比べて、小さいドリフト層厚みを有する。試料4の耐圧は、試料1の耐圧に比べて低下した。試料4の応答電荷Qおよびオン抵抗Rは、試料1の応答電荷Qおよびオン抵抗Rから、それぞれ減少した。この結果、試料4のRQ積−逆耐電圧Vblocking特性は、試料1のRQ積−逆耐電圧Vblocking特性からやや悪化した。なお、RQ積は、基本的に、逆耐電圧Vblockingの2乗に比例する(式(9)を参照)。このため試料4と試料1とをRQ/Vblocking 2、すなわち比例係数Aによって比較した。なお比例係数Aが小さいほど、RQ積−逆耐電圧Vblocking特性が優れている。
試料5は、5μmのGR幅を有する。試料5の耐圧は、試料1に比べて低下した。さらに、試料5の応答電荷Qは、試料1の応答電荷から、やや低下した。この結果、試料5のRQ積−逆耐電圧Vblocking特性は、試料1のRQ積−逆耐電圧Vblocking特性からやや悪化した。
試料6は、100μmのGR幅を有する。試料1と比較すると、試料6の比例係数Aの値は、ほとんど変わらなかった。試料7は、300μmのGR幅を有する。試料1に比べて、試料7では、応答電荷Qが大きく増加した。この結果、比例係数Aは0.12(=1.2×10-1)となった。この値は、試料1における比例係数Aの値から46%増加した値である。すなわち、試料7のRQ積−逆耐電圧Vblocking特性は、試料1のRQ積−逆耐電圧Vblocking特性から悪化した。
試料1〜試料7の中で、最も大きい比例係数Aの値は、2.4×10-1である(試料3)。したがって、このことから、RQ積について、以下の関係が導かれる。
RQ/Vblocking 2=A≦2.4×10-1
すなわち、RQ≦0.24×Vblocking 2である。
このように、ドリフト層の厚み(エピタキシャル層の構造)およびGR幅には、RQ積を最適とするための条件が存在することが分かる。なお実施の形態2に係るダイオードは、この最適条件に従って形成された素子である。ドリフト層の厚み(エピタキシャル層の構造)およびGR幅を最適化することにより、RQ積の増加率を44%以下に抑えることができる。言い換えると、ダイオードの全損失Ltの増加率を約20%以下に抑えることができる。このような関係は、以下の式(17)により表すことができる。
RQ≦0.1×Vblocking (17)
以上のように、実施の形態2,3によれば、ダイオードの材料にSiを使用し、エピタキシャル層の構造およびデバイス構造を最適化することにより、最小のRQ積を得ることができる。したがって、実施の形態2,3によれば、実施の形態1と同様に、優れたスイッチング特性を有するダイオードを提供することができる。
[実施の形態4]
<素子構造>
実施の形態4に係るダイオードは、窒化ガリウム(GaN)からなるショットキーバリアダイオードである。図18は、実施の形態4に係るダイオードの構造を模式的に示す断面図である。
図18を参照して、ダイオード4は、GaN基板41と、ストップ層42と、ドリフト層43と、ショットキー電極45と、オーミック電極46と、表面保護膜47とを備える。ダイオード4の基本的な構造は、実施の形態1に係るダイオード1の構造と同じであるので以後の説明は繰り返さない。
<製造プロセス>
(実施例4−1:600V級 GaN−SBD)
図18に示すダイオード4を形成するための条件の一例を説明する。以下に説明する条件は、たとえば600V級のGaN−SBDを形成するための条件である。
まず、C面を有する、n型のGaN基板41を準備した。GaN基板41の外径は、4インチ(1インチは約2.5cm)であった。GaN基板41の比抵抗は8(mΩ・cm)であり、GaN基板41の厚みは500μmであった。
MOVPE(Metalorganic vapor phase epitaxy)法を用いて、GaN基板41のC面上に、n型のストップ層42およびn型のドリフト層43を、エピタキシャル成長によって形成した。ストップ層42のドナー濃度は、2×1018cm-3であった。ストップ層42の厚みは0.5μmであった。ドリフト層43のドナー濃度は、7×1015cm-3であった。ドリフト層43の厚みは5μmであった。エピタキシャル成長の実行時における成長温度は1050℃であった。GaNの原料として、TMG(トリメチルガリウム)およびNH3ガスを用いた。n型用のドーパントとしてSiH4(シラン)を使用した。GaN基板41、ストップ層42およびドリフト層43からなる基板を、以後、「GaNエピタキシャル基板」とも呼ぶ。
ドリフト層43の表面431に表面保護膜47を形成した。表面保護膜47は、終端構造としてのフィールドプレート(FP)のための絶縁膜である。具体的には、プラズマCVD法により、SiH4およびNH3を原料として、厚さ0.5μmのSiNx膜を形成した。
その後、RTA(高速熱処理装置)を用いて、GaNエピタキシャル基板をN2雰囲気中で熱処理した。熱処理の条件は、600℃、3分間であった。次に、フォトリソグラフィにより、フォトレジストに開口部を形成した。エッチングにより、開口部のSiNx膜を除去した。これによりフィールドプレート用開口部を形成した。なお、エッチング工程において、バッファードフッ酸(50%重量%HF+40%重量%NH4F)により、GaNエピタキシャル基板を15分間エッチングした。
開口部の面積は、ショットキー電極45とドリフト層43とが直接接触する領域である接合界面の面積に等しい。表10に示されるように、接合界面面積が異なる4種類の試料を準備した。なお、開口部の形状は正方形であった。角部の電界集中を防止するために、開口部の角部を丸めた(曲率半径は20μm)。
Figure 2015149373
フォトレジスト除去後に、フォトリソグラフィにより、レジストマスクを形成した。EB蒸着法により、厚さ50nmのNi層および厚さ300nmのAu層を形成した。アセトン中でのリフトオフにより、ショットキー電極45を形成した。ショットキー電極45と表面保護膜47(SiN膜)とが重なりあう部分の長さ(FP幅)を、15μmとした。
その後、フォトリソグラフィおよびEB蒸着法を用い、リフトオフにより、パッド電極をショットキー電極45上に形成した。パッド電極は、Ti膜/Pt膜/Au膜の3層構造を有する電極であり、Ti膜、Pt膜およびAu膜の厚みは、それぞれ50nm,100nm,3μmであった。その後、オーミック電極46として、Al膜/Ti膜/Au膜の3層構造を有する電極を、GaN基板41の表面411(裏面)の全体に形成した。Al膜、Ti膜およびAu膜の厚みは、それぞれ、200nm,50nm,500nmであった。さらに、裏面パッド電極をオーミック電極46上に形成した。裏面パッド電極は、Ti膜/Pt膜/Au膜の3層構造を有する電極であった。Ti膜、Pt膜およびAu膜の厚みは、それぞれ、50nm,100nm,1μmであった。
上記のGaNエピタキシャル基板をダイシングによりチップ化した。ダイボンドおよびワイヤボンドチップを行ない、チップをパッケージに実装した。ダイボンドは、Sn−Ag半田を用い、230℃で行なった。Alワイヤを用いてワイヤボンドを行なった。
(実施例4−2:1200V級 GaN−SBD)
実施例4−1(600V級 GaN−SBD)の製造プロセスの一部の条件を変更して、1200V級 GaN−SBDを作製した。具体的には、ストップ層42のドナー濃度を2×1018cm-3とし、ストップ層42の厚みを1μmとした。ドリフト層43のドナー濃度を5×1015cm-3とし、ドリフト層43の厚みを10μmとした。表面保護膜47(SiN膜)の厚みを1μmとした。さらに、FP幅を30μmとした。
表11に示されるように、ショットキー電極45のサイズを変更することにより、接合界面面積が異なる4種類の試料を準備した。
Figure 2015149373
なお、他の条件は、実施例4−1の製造プロセスにおける条件と同じであるので以後の説明は繰り返さない。
<評価方法>
実施の形態1に係る方法と同じ評価方法により、オン抵抗R、逆耐電圧、および応答電荷Qを測定した。したがって、評価方法についての詳細は繰り返さない。
<評価結果>
(1)R−Q特性
図19は、実施例4−1(600級耐圧品)、実施例4−2(1200V級耐圧品)に係る試料に関する、オン抵抗R−応答電荷Q特性を示した図である。図19を参照して、各実施例の試料によれば、オン抵抗Rと応答電荷Qとはほぼ反比例するという関係にある。このような関係は、式(6)および式(6´)から理解することができる。
(2)RQ積−Vblocking特性
図20は、実施例4−1,4−2に係る試料についてのRQ積−Vblocking特性を示した図である。図20を参照して、RQ積は、逆耐電圧Vblockingの値でほぼ決定される。RQ積の測定値を式(9)により最小2乗フィッティングすることによって、以下の関係式が得られた。
R・Q=9.8×10-4(mΩ・nC/V2)・Vblocking 2
なお、上記式に従うRQ積の値は、GaNエピタキシャル層(ドリフト層43およびストップ層42)の構造、あるいはFP構造を最適化した結果、得られた値である。これらに対するRQ積の変化は、次の実施形態を参照しながら説明される。
[実施の形態5]
<素子構造>
実施の形態5に係るダイオードは、窒化ガリウム(GaN)からなるショットキーバリアダイオードである。なお、実施の形態5に係るダイオードの構成は、図18に示された構造と同様であるので以後の説明は繰り返さない。実施の形態5に係るダイオードは、FP幅が変更された点で、実施の形態5に係るダイオードと異なる。
<製造プロセス>
(実施例5−1:600V級 GaN−SBD)
実施例4−1に係る試料の作製方法と同様な方法により、実施例5−1に係る試料を作製した。エピタキシャル層の構造は、実施例4−1における構造と同じであった。接合界面を面積一定とし、FP幅を変化させた。具体的には、接合界面の面積を、実施例4−1の試料3と同じく0.75mm2とした。表12に示されるように、FP幅を0(FP構造なし)から800μmまで変化させた試料を準備した。表面保護膜47(SiN膜)の厚みは0.5μmとした。
Figure 2015149373
(実施例5−2:1200V級 GaN−SBD)
実施例4−2に係る試料の作製方法と同様な方法により、実施例5−2に係る試料を作製した。エピタキシャル層の構造は、実施例4−2における構造と同じであった。接合界面を面積一定とし、FP幅を変化させた。具体的には、接合界面の面積を、実施例4−2の試料3と同じく0.75mm2とした。表13に示されるように、FP幅を0(FP構造なし)から800μmまで変化させた試料を準備した。表面保護膜47(SiN膜)の厚みは1μmとした。
Figure 2015149373
<評価方法>
実施の形態1に係る方法と同じ評価方法により、オン抵抗R、逆耐電圧、および応答電荷Qを測定した。したがって、評価方法についての詳細は繰り返さない。
<評価結果>
図21は、実施例5−1,5−2に係る試料のFP幅−逆耐電圧特性を示した図である。図21を参照して、FP構造なし(FP幅が0)の試料およびFP幅が3μmの試料では、逆耐電圧Vblockingが低下した。
実施例5−1の場合、FP幅が5μm以上の試料では、逆耐電圧Vblockingは約600Vであり、良好な結果が得られた。実施例5−2の場合も同じく、GR幅が5μm以上の試料では、逆耐電圧Vblockingは約1100〜約1200Vであり、良好な結果が得られた。
FP幅が3μm以下の場合、FP構造によって電界集中を緩和する効果が弱くなり、リーク電流が増加するとともに逆耐電圧Vblockingが低下したと考えられる。
さらに、表14に示されるように、実施例5−1,5−2のいずれにおいてもオン抵抗Rは、FP幅によってほとんど変化しなかった。
Figure 2015149373
図22は、実施例5−1,5−2に係る試料のFP幅−応答電荷Qの特性を示した図である。図22を参照して、実施例5−1,5−2ともに、FP幅が0〜50μmとなる試料では、応答電荷Qは、ほぼ一定である。FP幅が100μmでは、応答電荷Qは、やや増加した。応答電荷Qの増加の割合は20%程度であった。FP幅が100μm以上の場合には、応答電荷Qが大きく増加した。FP幅が長いとFP領域に起因した電荷が、ショットキー電極領域に起因した電荷に対し無視できなくなるため、全電荷が増加すると考えられる。
図23は、RQ積−逆耐電圧Vblocking特性のFP幅依存性を示した図である。式(9)に示される関係では、RQ積は、逆耐電圧Vblockingの2乗に比例する。図24は、図23に示した比例係数AのFP幅依存性を示した図である。図24を参照して、FP幅が3μm以下の場合には、逆耐電圧Vblockingが低下して、Aが大きくなった。言い換えると、RQ積−逆耐電圧Vblocking特性が悪化した。FP幅が5〜200μmの範囲では、Aは、ほぼ最小値となり、かつほぼ一定であった。FP幅が200μmを超えた場合、RQ積が増加し始めたため、RQ積−逆耐電圧Vblocking特性が悪化した。
なお、FP幅が15μmの試料としては、実施例5−1に係る試料を用いた。FP幅が30μmの試料としては、実施例5−2に係る試料を用いた。上記のように、FP幅15〜30μmの範囲ではRQ積は最小を取る。これらの2つの試料のデータから、FP幅20μmの場合の係数Aの値を図24にプロットした。
式(13)から、ダイオードの全損失Ltは、RQ積の平方根に比例する。FP幅が200μm以下であれば、全損失Ltの増加を20%以下に抑えることができる。以上より、FP幅の最適範囲は、5μm以上200μm以下である。この場合のRQ積は、次の式(18)のように表わすことができる。
RQ≦1.3×10-3(mΩ・nC/V2)・Vblocking 2 (18)
実施の形態4,5によれば、ダイオードの材料にGaNを使用し、エピタキシャル層の構造およびデバイス構造を最適化することにより、最小のRQ積を得ることができる。したがって、実施の形態5によれば、実施の形態1〜4と同様に、優れたスイッチング特性を有するダイオードを提供することができる。
なお、以上の議論はフィールドプレート以外の終端構造においても同様である。そのような終端構造の長さの範囲も、5μm以上200μm以下の範囲が適切である。
以上のように、実施の形態4,5によれば、ダイオードの材料にGaNを使用し、エピタキシャル層の構造およびデバイス構造を最適化することにより、最小のRQ積を得ることができる。したがって、実施の形態4,5によれば、実施の形態1〜3と同様に、優れたスイッチング特性を有するダイオードを提供することができる。
今回開示された実施の形態および実施例はすべての点で例示であって制限的なものでないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1,2,4 ダイオード、11 炭化珪素基板、12,22,42 ストップ層、13,23,43 ドリフト層、15,25,45 ショットキー電極、16,26,46 オーミック電極、17,27,47 表面保護膜、21 シリコン基板、41 GaN基板、111,131,211,411,431 表面、500,510 測定回路、501,511 電圧源、502,512 電圧計、503,513 電流計、520 C−V測定装置。

Claims (16)

  1. ダイオードであって、
    活性層と、
    前記活性層に順方向電圧および逆方向電圧を印加するための第1および第2の電極とを含み、
    前記第1および第2の電極を介して前記活性層に前記順方向電圧が印加されるときの前記ダイオードの順方向電流−電圧特性において、前記活性層の導電率σ(単位:S/mm)に電界強度50(単位:V/mm)を乗じて得られた電流密度Jfに対応する電流値における、電流に対する電圧の変化を、順方向オン抵抗R(単位:mΩ)と定義し、
    前記第1および第2の電極を介して前記活性層に前記逆方向電圧が印加されるときの前記ダイオードの逆方向電流−電圧特性において、前記電流密度Jfの10-5倍の電流密度Jrに対応する電圧を逆耐電圧Vblocking(単位:V)と定義し、
    前記第1および第2の電極を介して前記ダイオードに前記逆方向電圧が印加されるときの前記ダイオードの逆方向容量−電圧特性に従って、前記逆方向電圧が0からVblockingまでの範囲で前記逆方向容量を積分することによって得られた電荷を前記ダイオードの応答電荷Q(単位:nC)と定義すると、
    測定温度25℃において、前記順方向オン抵抗Rおよび前記応答電荷Qの積R・Qが、
    R・Q≦0.24×Vblocking 2
    の関係を満たす、ダイオード。
  2. 前記積R・Qが、
    R・Q≦0.1×Vblocking 2
    の関係を満たす、請求項1に記載のダイオード。
  3. 前記ダイオードを構成する半導体材料は、シリコンである、請求項2に記載のダイオード。
  4. 前記積R・Qが、
    R・Q≦4.8×10-3×Vblocking 2
    の関係を満たす、請求項1に記載のダイオード。
  5. 前記ダイオードを構成する半導体材料は、炭化珪素である、請求項4に記載のダイオード。
  6. 前記積R・Qが、
    R・Q≦1.3×10-3×Vblocking 2
    の関係を満たす、請求項1に記載のダイオード。
  7. 前記ダイオードを構成する半導体材料は、窒化ガリウムである、請求項6に記載のダイオード。
  8. 前記ダイオードは、
    前記活性層に形成される終端構造を含み、
    前記終端構造の幅は、5μm以上200μm以下である、請求項4〜請求項7のいずれか1項に記載のダイオード。
  9. ダイオードであって、
    活性層と、
    前記活性層に順方向電圧および逆方向電圧を印加するための第1および第2の電極とを含み、
    前記第1および第2の電極を介して前記活性層に前記順方向電圧が印加されるときの前記ダイオードの順方向電流−電圧特性において、順方向電流値を接合界面面積で除して得られた電流密度Jfが3(単位:A/mm2)であるときの電流に対する電圧の変化を、順方向オン抵抗R(単位:mΩ)と定義し、
    前記第1および第2の電極を介して前記活性層に前記逆方向電圧が印加されるときの前記ダイオードの逆方向電流−電圧特性において、前記電流密度Jfの10-5倍の電流密度Jrに対応する電圧を逆耐電圧Vblocking(単位:V)と定義し、
    前記第1および第2の電極を介して前記ダイオードに前記逆方向電圧が印加されるときの前記ダイオードの逆方向容量−電圧特性に従って、前記逆方向電圧が0からVblockingまでの範囲で前記逆方向容量を積分することによって得られた電荷を前記ダイオードの応答電荷Q(単位:nC)と定義すると、
    測定温度25℃において、前記順方向オン抵抗Rおよび前記応答電荷Qの積R・Qが、
    R・Q≦0.24×Vblocking 2
    の関係を満たす、ダイオード。
  10. 前記積R・Qが、
    R・Q≦0.1×Vblocking 2
    の関係を満たす、請求項9に記載のダイオード。
  11. 前記ダイオードを構成する半導体材料は、シリコンである、請求項10に記載のダイオード。
  12. 前記積R・Qが、
    R・Q≦4.8×10-3×Vblocking 2
    の関係を満たす、請求項9に記載のダイオード。
  13. 前記ダイオードを構成する半導体材料は、炭化珪素である、請求項12に記載のダイオード。
  14. 前記積R・Qが、
    R・Q≦1.3×10-3×Vblocking 2
    の関係を満たす、請求項9に記載のダイオード。
  15. 前記ダイオードを構成する半導体材料は、窒化ガリウムである、請求項14に記載のダイオード。
  16. 前記ダイオードは、
    前記活性層に形成される終端構造を含み、
    前記終端構造の幅は、5μm以上200μm以下である、請求項12〜請求項15のいずれか1項に記載のダイオード。
JP2014020943A 2014-02-06 2014-02-06 ダイオード Pending JP2015149373A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2014020943A JP2015149373A (ja) 2014-02-06 2014-02-06 ダイオード
CN201510064603.2A CN104835856A (zh) 2014-02-06 2015-02-06 二极管

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014020943A JP2015149373A (ja) 2014-02-06 2014-02-06 ダイオード

Publications (1)

Publication Number Publication Date
JP2015149373A true JP2015149373A (ja) 2015-08-20

Family

ID=53813610

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014020943A Pending JP2015149373A (ja) 2014-02-06 2014-02-06 ダイオード

Country Status (2)

Country Link
JP (1) JP2015149373A (ja)
CN (1) CN104835856A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107293601B (zh) * 2016-04-12 2021-10-22 朱江 一种肖特基半导体装置及其制备方法

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58155769A (ja) * 1982-03-12 1983-09-16 Hitachi Ltd 半導体整流ダイオ−ド
JPH05259481A (ja) * 1992-01-17 1993-10-08 Daimler Benz Ag パワーダイオード
JP2002203967A (ja) * 2000-10-23 2002-07-19 Matsushita Electric Ind Co Ltd 半導体素子
JP2003282575A (ja) * 2002-03-25 2003-10-03 Shindengen Electric Mfg Co Ltd 半導体装置およびその製造方法
JP2006005168A (ja) * 2004-06-17 2006-01-05 Nippon Inter Electronics Corp ショットキバリアダイオード
JP2008507139A (ja) * 2004-07-15 2008-03-06 フェアチャイルド・セミコンダクター・コーポレーション 静電容量及びスイッチング損失が低減したショットキーダイオード構造及びその製造方法
JP2009076866A (ja) * 2007-08-31 2009-04-09 Sumitomo Electric Ind Ltd ショットキーバリアダイオード
JP2009224661A (ja) * 2008-03-18 2009-10-01 Shindengen Electric Mfg Co Ltd 炭化珪素ショットキダイオード
WO2011161906A1 (ja) * 2010-06-21 2011-12-29 三菱電機株式会社 炭化珪素半導体素子の製造方法と製造装置
JP2012049347A (ja) * 2010-08-27 2012-03-08 New Japan Radio Co Ltd シリコンカーバイドショットキーバリアダイオードおよびその製造方法
JP2012199382A (ja) * 2011-03-22 2012-10-18 Toyota Central R&D Labs Inc ダイオードの製造方法
JP2013165167A (ja) * 2012-02-10 2013-08-22 Rohm Co Ltd 半導体装置

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58155769A (ja) * 1982-03-12 1983-09-16 Hitachi Ltd 半導体整流ダイオ−ド
JPH05259481A (ja) * 1992-01-17 1993-10-08 Daimler Benz Ag パワーダイオード
JP2002203967A (ja) * 2000-10-23 2002-07-19 Matsushita Electric Ind Co Ltd 半導体素子
JP2003282575A (ja) * 2002-03-25 2003-10-03 Shindengen Electric Mfg Co Ltd 半導体装置およびその製造方法
JP2006005168A (ja) * 2004-06-17 2006-01-05 Nippon Inter Electronics Corp ショットキバリアダイオード
JP2008507139A (ja) * 2004-07-15 2008-03-06 フェアチャイルド・セミコンダクター・コーポレーション 静電容量及びスイッチング損失が低減したショットキーダイオード構造及びその製造方法
JP2009076866A (ja) * 2007-08-31 2009-04-09 Sumitomo Electric Ind Ltd ショットキーバリアダイオード
JP2009224661A (ja) * 2008-03-18 2009-10-01 Shindengen Electric Mfg Co Ltd 炭化珪素ショットキダイオード
WO2011161906A1 (ja) * 2010-06-21 2011-12-29 三菱電機株式会社 炭化珪素半導体素子の製造方法と製造装置
JP2012049347A (ja) * 2010-08-27 2012-03-08 New Japan Radio Co Ltd シリコンカーバイドショットキーバリアダイオードおよびその製造方法
JP2012199382A (ja) * 2011-03-22 2012-10-18 Toyota Central R&D Labs Inc ダイオードの製造方法
JP2013165167A (ja) * 2012-02-10 2013-08-22 Rohm Co Ltd 半導体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
ALEX LIDOW: "GaN - the New Frontier for Power Conversion", BODO'S POWER SYSTEMS, JPN6017030960, June 2010 (2010-06-01), pages 32 - 33, ISSN: 0003721114 *

Also Published As

Publication number Publication date
CN104835856A (zh) 2015-08-12

Similar Documents

Publication Publication Date Title
JP6757445B2 (ja) 半導体装置
JP6855700B2 (ja) 半導体装置およびその製造方法
US9184229B2 (en) Semiconductor device and method for manufacturing same
WO2013161451A1 (ja) 半導体装置
JP6242633B2 (ja) 半導体装置
US20130140584A1 (en) Semiconductor device
US8841741B2 (en) High breakdown voltage semiconductor rectifier
JP2016208030A (ja) 半導体素子及びその製造方法
JPWO2012063310A1 (ja) 半導体装置
JPWO2015019797A1 (ja) 高耐圧半導体装置およびその製造方法
JP2012186318A (ja) 高耐圧半導体装置
US9722029B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP5406508B2 (ja) 横型sbd半導体装置
JP4613682B2 (ja) 炭化珪素半導体装置およびその製造方法
US9647058B2 (en) Diode
JP6589263B2 (ja) 半導体装置
JP5872327B2 (ja) 半導体整流素子
JP2015149373A (ja) ダイオード
JP6253133B2 (ja) 炭化珪素半導体装置の製造方法
CN210349845U (zh) 一种碳化硅结势垒肖特基二极管
JP2005026408A (ja) 半導体素子およびその製造方法
JP6930113B2 (ja) 半導体装置および半導体装置の製造方法
JP2015149372A (ja) ダイオード
JP2015149374A (ja) ダイオード
JP6305751B2 (ja) ショットキーダイオードとその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161026

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170720

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170822

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171012

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20180123