JP2022537452A - トランジスタの短絡保護のためのデバイス設計 - Google Patents
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Abstract
Description
[0007]本明細書に組み込まれ、本明細書の一部を形成する添付の図面は、本開示のいくつかの態様を示しており、説明とともに、本開示の原理を説明するのに役立つ。
[0033]トランジスタ半導体ダイ10の短絡耐性時間は、いくつかの実施形態では10秒未満であり得るが、本開示の原理はまた、トランジスタ半導体ダイ10が、いくつかの状況において、短絡事象に無期限に耐えることを可能にし得る。トランジスタ半導体ダイ10の短絡耐性時間は、短絡耐性時間が4マイクロ秒から10秒の間、5マイクロ秒から10秒の間、10マイクロ秒から10秒の間、50マイクロ秒から10秒の間、5ミリ秒から10秒の間、10ミリ秒から10秒の間、50ミリ秒から10秒の間、1秒から10秒の間などのような上記の範囲の何れであってもよい。
Claims (30)
- トランジスタ半導体ダイであって、
第1の電流端子および第2の電流端子と、
制御端子と、
前記第1の電流端子、前記第2の電流端子、および前記制御端子の間の半導体構造であって、前記第1の電流端子と前記第2の電流端子との間の抵抗が、前記制御端子において提供される制御信号に基づくように構成された半導体構造と、
前記制御端子と前記第2の電流端子との間に結合され、
通常動作モードでは、前記制御端子と前記第2の電流端子との間に、前記制御信号の電圧よりも大きい電圧降下を提供し、
短絡保護動作モードでは、前記制御端子と前記第2の電流端子との間に、前記制御信号の電圧よりも小さい電圧降下を提供する、ように構成された短絡保護回路構成とを備えた、トランジスタ半導体ダイ。 - 前記短絡保護回路構成は、前記制御端子と前記第2の電流端子との間に結合された1つまたは複数のダイオードを備える、請求項1に記載のトランジスタ半導体ダイ。
- 前記1つまたは複数のダイオードは、前記半導体構造内の、複数のインプラント領域によって提供される、請求項2に記載のトランジスタ半導体ダイ。
- 前記1つまたは複数のダイオードは、前記半導体構造上の、追加の半導体層によって提供される、請求項2に記載のトランジスタ半導体ダイ。
- 前記短絡保護回路構成と前記制御端子との間に結合された抵抗素子をさらに備えた、請求項2に記載のトランジスタ半導体ダイ。
- 前記1つまたは複数のダイオードは、前記1つまたは複数のダイオードの両端の電圧降下に対して負の温度係数を有し、
前記抵抗素子は、それ自体の抵抗に対して正の温度係数を有する、請求項5に記載のトランジスタ半導体ダイ。 - 前記1つまたは複数のダイオードは、前記1つまたは複数のダイオードの両端の電圧降下に対して負の温度係数を有する、請求項2に記載のトランジスタ半導体ダイ。
- 前記1つまたは複数のダイオードのうちの最初のダイオードのアノードが、前記制御端子に結合され、前記1つまたは複数のダイオードのうちの最後のダイオードのカソードが、前記第2の電流端子に結合されるように、前記1つまたは複数のダイオードは、直列に結合される、請求項2に記載のトランジスタ半導体ダイ。
- 前記1つまたは複数のダイオードは、PNダイオードである、請求項8に記載のトランジスタ半導体ダイ。
- 前記1つまたは複数のダイオードは、ショットキーダイオードである、請求項8に記載のトランジスタ半導体ダイ。
- 前記1つまたは複数のダイオードのうちの最初のダイオードのカソードが、前記制御端子に結合され、前記1つまたは複数のダイオードのうちの最後のダイオードのアノードが、前記第2の電流端子に結合されるように、前記1つまたは複数のダイオードは、直列に結合されたツェナーダイオードである、請求項2に記載のトランジスタ半導体ダイ。
- 前記半導体構造は、炭化ケイ素を備える、請求項1に記載のトランジスタ半導体ダイ。
- 前記第1の電流端子がドレイン端子であり、前記第2の電流端子がソース端子であるように、前記半導体構造は、金属酸化物半導体電界効果トランジスタ(MOSFET)を提供する、請求項12に記載のトランジスタ半導体ダイ。
- 前記第1の電流端子がコレクタ端子であり、前記第2の電流端子がエミッタ端子であるように、前記半導体構造は、絶縁ゲートバイポーラトランジスタ(IGBT)を提供する、請求項12に記載のトランジスタ半導体ダイ。
- 前記トランジスタ半導体ダイは、前記半導体構造の温度が、短絡しきい値温度を下回る場合、前記通常動作モードで動作するように構成され、
前記トランジスタ半導体ダイは、前記半導体構造の温度が、前記短絡しきい値温度を上回る場合、前記短絡保護動作モードで動作するように構成される、請求項1に記載のトランジスタ半導体ダイ。 - 前記短絡保護回路構成によって提供される、前記制御端子と前記第2の電流端子との間の前記電圧降下が、負の温度係数を有する、請求項1に記載のトランジスタ半導体ダイ。
- 前記トランジスタ半導体ダイのオン状態抵抗は、3.0mΩ/cm2未満であり、前記トランジスタ半導体ダイの遮断電圧は、600Vよりも大きく、前記トランジスタ半導体ダイの短絡耐性時間は、3マイクロ秒よりも大きい、請求項1に記載のトランジスタ半導体ダイ。
- 前記トランジスタ半導体ダイの前記オン状態抵抗は、0.1mΩ/cm2よりも大きく、前記トランジスタ半導体ダイの前記遮断電圧は、10kV未満であり、前記トランジスタ半導体ダイの短絡耐性時間は、10秒未満である、請求項17に記載のトランジスタ半導体ダイ。
- トランジスタ半導体ダイであって、
第1の電流端子および第2の電流端子と、
制御端子と、
前記第1の電流端子、前記第2の電流端子、および前記制御端子の間の半導体構造であって、前記第1の電流端子と前記第2の電流端子との間の抵抗は、前記制御端子において提供される制御信号に基づき、前記トランジスタ半導体ダイのオン状態抵抗は、3.0mΩ/cm2未満であり、前記トランジスタ半導体ダイの遮断電圧は、600Vよりも大きく、前記トランジスタ半導体ダイの短絡耐性時間は、3マイクロ秒よりも大きいように構成された半導体構造とを備えた、トランジスタ半導体ダイ。 - 前記トランジスタ半導体ダイの前記オン状態抵抗は、0.1mΩ/cm2よりも大きく、前記トランジスタ半導体ダイの前記遮断電圧は、10kV未満であり、前記トランジスタ半導体ダイの前記短絡耐性時間は、10秒未満である、請求項19に記載のトランジスタ半導体ダイ。
- トランジスタ半導体ダイであって、
第1の電流端子および第2の電流端子と、
制御端子と、
前記第1の電流端子、前記第2の電流端子、および前記制御端子の間の半導体構造であって、前記第1の電流端子と前記第2の電流端子との間の抵抗が、前記制御端子において提供される制御信号に基づくように構成された半導体構造と、
前記制御端子と前記第2の電流端子との間に結合された短絡保護回路構成であって、前記制御端子と前記第2の電流端子との間に直列に結合された複数のダイオードを備える短絡保護回路構成とを備えた、トランジスタ半導体ダイ。 - 前記複数のダイオードのうちの最初のダイオードのアノードが、前記制御端子に結合され、前記複数のダイオードのうちの最後のダイオードのカソードが、前記第2の電流端子に結合され、前記複数のダイオードのうちの隣接するダイオードの各対が、アノードからカソードへ結合されるように、前記複数のダイオードが直列に結合される、請求項21に記載のトランジスタ半導体ダイ。
- 前記複数のダイオードのうちの最後のダイオードのカソードと、前記第2の電流端子との間に結合された抵抗素子をさらに備えた、請求項22に記載のトランジスタ半導体ダイ。
- 1つまたは複数のダイオードは、前記1つまたは複数のダイオードの両端の電圧降下に対して負の温度係数を有し、
前記抵抗素子は、それ自体の抵抗に対して負の温度係数を有する、請求項23に記載のトランジスタ半導体ダイ。 - 前記複数のダイオードのうちの最初のダイオードのカソードが、前記制御端子に結合され、前記複数のダイオードのうちの最後のダイオードのアノードが、前記第2の電流端子に結合され、前記複数のダイオードのうちの隣接するダイオードの各対が、アノードからカソードへ結合されるように、前記複数のダイオードが直列に結合される、請求項21に記載のトランジスタ半導体ダイ。
- 前記複数のダイオードは、ツェナーダイオードである、請求項23に記載のトランジスタ半導体ダイ。
- 前記ダイオードのうちの最後のダイオードのアノードと、前記第2の電流端子との間に結合された抵抗素子をさらに備えた、請求項25に記載のトランジスタ半導体ダイ。
- 1つまたは複数のダイオードは、前記1つまたは複数のダイオードの両端の電圧降下に対して負の温度係数を有し、
前記抵抗素子は、それ自体の抵抗に対して正の温度係数を有する、請求項27に記載のトランジスタ半導体ダイ。 - 前記短絡保護回路構成と前記制御端子との間に結合された抵抗素子をさらに備えた、請求項21に記載のトランジスタ半導体ダイ。
- 1つまたは複数のダイオードは、前記1つまたは複数のダイオードの両端の電圧降下に対して負の温度係数を有し、
前記抵抗素子は、それ自体の抵抗に対して正の温度係数を有する、請求項29に記載のトランジスタ半導体ダイ。
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