JP2001015750A - 半導体装置およびその使用方法 - Google Patents

Abstract

(57)【要約】 【課題】出力電圧の速やかな検出が可能で、異常電圧等
を生じない、パワーデバイスと一体化した検出手段を備
えた、しかも製造の容易な半導体装置を提供する。 【解決手段】ｎドリフト層３の表面層のＩＧＢＴ部のｐ
ベース領域４からＬｄだけ離れた位置に、ｐウェル領域
４１、ｐ⁺ コンタクト領域６１、アノード電極９１から
なる電圧検出素子を設け、そのアノード電極９１に、定
電流源１３を接続して定電流を供給する。定電流源１３
とアノード電極９１との接続点に、電圧検出端子１４を
接続する。Ｌｄを１５μｍ以上とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電力変換装置などに
使用される電力用半導体装置（以下パワーデバイスと記
す）特に、絶縁ゲートバイポーラトランジスタ、ＭＯＳ
電界効果トランジスタ（以下それぞれＩＧＢＴ、ＭＯＳ
ＦＥＴと記す）等の電圧制御型のパワーデバイスで、保
護・制御等に使用される出力電圧の検出手段を備えた半
導体装置に関する。

【０００２】

【従来の技術】従来、パワーデバイスの保護・制御等
は、回路としておこなうのが一般的であった。図３は、
過電流保護機能を備えたパワーデバイス駆動回路の一例
の回路図である。

【０００３】２０はパワーデバイスとしてのＩＧＢＴで
あり、主電流はコレクタ端子２１とエッミタ端子２２間
に流れる。２３は電流を制御するためのＩＧＢＴのゲー
ト端子２３である。コレクタ端子２１にカソードが接続
されている高耐圧ダイオード２４のアノードには、エッ
ミタ端子２２に対して正の電圧が電源３１により定電流
源２５を介して印加されている。コンパレータ２７は、
高耐圧ダイオード２４のアノードの電位を検出し、参照
電源２８の電圧と比較して制御回路２９に検出信号を送
出する。

【０００４】次に過電流保護の動作を説明する。ＩＧＢ
Ｔ２０に電流が流れると、ＩＧＢＴ２０のエミッタ−コ
レクタ間電圧はＩＧＢＴの特性で決まる所定のオン電圧
となる。定電流源２５の電源３１の電圧が、そのオン電
圧と高耐圧ダイオード２４の順方向電圧との和より高い
場合には、定電流源２５から高耐圧ダイオード２４を通
してＩＧＢＴ２０のコレクタに電流が流れる。

【０００５】この電流を主電流より十分小さく設定して
おけば、高耐圧ダイオード２４のアノード電位はＩＧＢ
Ｔ２０のオン電圧より高耐圧ダイオード２４の順方向電
圧分だけ高い値にクランプされる。

【０００６】従って高耐圧ダイオード２４のアノードの
電位を検出すれば、ＩＧＢＴ２０のオン電圧が検出でき
る。もし、過電流などによりＩＧＢＴ２０のオン電圧が
上昇し、高耐圧ダイオード２４のアノード電位が上昇し
て、参照電源２８以上の電圧になると、コンパレータ２
７の出力は反転し、これを過電流信号として制御回路２
９に送出する。

【０００７】制御回路２９は、過電流信号を受けるとＩ
ＧＢＴ２０を遮断するが、通常の遮断時に比較して過大
な電流を遮断することから、過大なdi/dtによるサージ
電圧の発生を押さえるため、遮断を緩やかにおこなうい
わゆるソフト遮断をおこなう。

【０００８】また、図示していない負荷の短絡などによ
り過電流が流れてＩＧＢＴ２０のコレクタ電圧が数１０
０Ｖまで上昇した場合、高電圧ダイオード２４は逆方向
バイアスとなるため、高耐圧ダイオード２４のアノード
電位は電源３１の電圧となり、この場合も同様にＩＧＢ
Ｔ２０の遮断を行うことができる。その場合コンパレー
タ２７の入力電圧は、理想的には電源３１の電圧以上に
はならないため、過電圧によりゲート等が破壊されるこ
とを防止できる。これはオフ時も同様であるがＩＧＢＴ
はすでにオフ状態であるので遮断を行う必要はない。

【０００９】また、図示されていない並列接続された還
流ダイオードがあるような応用分野では、ＩＧＢＴ２０
がオフ状態であっても、還流モードにおいてはＩＧＢＴ
２０に印加される電圧が低い（一般に並列ダイオードの
還流モードでは電圧は数Ｖ程度の負の値）場合にもコレ
クタ電位にアノード電位は追従するため、実際にコレク
タに印加されている電圧を検出することが可能であり、
制御のために還流モードかどうか検出する必要がある場
合に有効な検出方法である。これは、過電流保護に通常
使用されているセンスＩＧＢＴ方式による電流検出では
得られない機能である。

【００１０】

【発明が解決しようとする課題】近年パワーデバイスと
制御、保護回路を一つのパッケージにいれたインテリジ
ェントパワーモジュール（ＩＰＭ）化が急速に進んでい
る。特にモーター制御の分野では３相インバータの主回
路と制御・保護回路を１パッケージにおさめて６イン１
パッケージが主流を占めている。６イン１パッケージで
は、ＩＧＢＴ等のスイッチング素子６個、還流ダイオー
ド６個の計１２個のパワーデバイスを１個のパッケージ
に入れ、さらにドライブ回路も同一のパッケージに入れ
込まれる。

【００１１】ドライブ回路は近年ＩＣ化されパッケージ
の小型化が図られているが、高圧ダイオードは高耐圧が
必要なため、通常のＩＣプロセスでは形成できず、特殊
で高価なプロセスを使用する必要があった。従って、従
来技術では高耐圧ダイオードはディスクリート素子で構
成されており、高耐圧ダイオードが６個必要であるた
め、パッケージの小型化を妨げていた。

【００１２】また、高耐圧ダイオードをディスクリート
素子で構成した場合、パッドサイズ等の制約から、図３
に破線で示した接合容量３２が大きく、コレクタ電位の
上昇に伴い電圧上昇率（dV/dt）に依存する変位電流が
流れ、コンパレータ２７に過大な電圧が印加されるなど
の不都合があった。

【００１３】これを防止するにはコンデンサ２６を挿入
して接合容量３２とコレクタ電圧を分圧する、保護用定
電圧ダイオード３３を挿入するなどの対策が必要であっ
たが、これらはいずれも制御・保護用ＩＣの面積増大と
検出時間遅れの原因となる。

【００１４】また、放射ノイズの低減などを目的として
ターンオン、ターンオフ時のドライブインピーダンスを
切り替えるなどの制御を行うことが実施されているが、
そのような場合にパワーデバイスの状態をフィードバッ
クするために、パワーデバイスの出力電圧を検出しよう
とした場合は時間遅れが問題となるため、そのような用
途には使えないなどの問題があった。

【００１５】更に、保護・制御等をおこなうために、出
力電圧の検出手段を一体化したパワーデバイスが、注目
されている。このような様々な問題点に鑑み本発明の目
的は、出力電圧の速やかな検出が可能で、異常電圧等を
生じない、パワーデバイスと一体化した検出手段を備え
た、しかも製造の容易な半導体装置を提供することにあ
る。

【００１６】

【課題を解決するための手段】上記課題解決のため本発
明は、第一または第二導電型半導体基板上に形成された
低不純物濃度の第一導電型ドリフト層と、その第一導電
型ドリフト層表面層に選択的に形成された少なくとも１
個の第二導電型ベース領域と、その第二導電型ベース領
域内に形成された第一導電型エミッタ領域と、その第一
導電型エミッタ領域と第一導電型ドリフト層とに挟まれ
た前記第二導電型ベース領域の表面上にゲート酸化膜を
介して形成されたゲート電極と、前記半導体基板表面に
接触して設けられたコレクタ電極と、前記第一導電型エ
ミッタ領域と第二導電型ベース領域の双方に接触して設
けられたエミッタ電極とを備えた半導体装置において、
前記第一導電型ドリフト層の表面層の前記第二導電型ベ
ース領域と離れた場所に形成された第二導電型補助領域
と、その第二導電型領域に接続されたアノード電極とか
らなる出力電圧検出素子を備えるものとする。

【００１７】オフ時や短絡などの出力電圧が高い場合
は、この第一導電型ドリフト層と第二導電型ウェル領域
との間の接合が逆バイアスされて電流が流れなくなるこ
とから、第二導電型ウェル領域の電位は、ほぼ定電流を
流す手段の電源電圧となる。

【００１８】一方出力電圧が低い場合には、第一導電型
ドリフト層と第二導電型ウェル領域との間のｐｎ接合に
電流が流れ、アノード電極の電位は、第一導電型ドリフ
ト層における第二導電型ウェル領域近傍の電位に応じた
電位となる。この第一導電型ドリフト層における第二導
電型ウェル領域近傍の電位は出力電圧と相関があるた
め、アノード電極の電位を検出することにより出力電圧
を検出することができる。特に、第二導電型ウェル領域
が第二導電型ベース領域から１５μｍ以上離れていると
良い。

【００１９】後記の実施例欄で述べるように、第二導電
型ウェル領域の電位は第二導電型ベース領域からの距離
に依存しており、１５μｍ以上では、ほぼ安定した大き
な値となる。また、前記第二導電型ウェル領域と第二導
電型ベース領域とが同じ製造工程で形成された不純物分
布を有するものとする。そのようにすれば、両領域形成
のための工程が一つで済み、経済的である。

【００２０】上記のような半導体装置の使用方法として
は、第一導電型がｎ型であるとき、第二導電型ウェル領
域に接続されたアノード電極に、エミッタ電極に対して
正の電位を印加し、第一導電型がｐ型であるとき、第二
導電型ウェル領域に接続されたアノード電極に、エミッ
タ電極に対して負の電位を印加する。

【００２１】そのようにすれば、第二導電型ウェル領域
と第一導電型ドリフトとの間のｐｎ接合が順バイアスさ
れ、電流が流れる。第二導電型ウェル領域への正または
負の電位は、定電流源から印加しても電流源から抵抗を
介して印加しても良い。いずれの方法によっても第二導
電型ウェル領域の電位を与えられる。

【００２２】

【発明の実施の形態】［実施例］図１は本発明の実施例
の縦形ＩＧＢＴの断面図であり、図の右側部分がＩＧＢ
Ｔ部、左側部分が電圧検出部分に対応している。

【００２３】ｐ基板１上にｎ⁺ バッファ層２を介しｎド
リフト層３が積層されている。そのｎドリフト層３の表
面層には選択的に複数のｐベース領域４が形成され、そ
の内部にｎエミッタ領域５が形成されている。ｐベース
領域４の表面層にはｐ⁺ コンタクト領域６が形成されて
いる。

【００２４】ｎエミッタ領域５とｎドリフト層３に挟ま
れたｐベース領域４の表面部分とｎドリフト層３の表面
露出部上には、ゲート酸化膜７を介してゲート電極８が
形成されている。また、ｐベース領域４とｎエミッタ領
域５との双方に接触するエミッタ電極９が設けられてお
り、ｐ基板１の裏面には、コレクタ電極１５が設けられ
ていて、ＩＧＢＴ部が構成されている。

【００２５】一方、ＩＧＢＴ部のｐベース領域４からＬ
ｄだけ離れた位置に、電圧検出素子のｐウェル領域４１
が形成されており、そのｐウェル領域４１の表面層にも
高濃度のｐ⁺ コンタクト領域６１が形成されており、そ
の表面にアノード電極９１が設けられている。

【００２６】ＩＧＢＴ部のｐベース領域４と電圧検出素
子のｐウェル領域４１との間には、さらに別のｐ補助領
域４２が形成されている。ｐウェル領域４１とｐ補助領
域４２に挟まれたｎドリフト層３の表面には、厚いフィ
ールド酸化膜１６を介してフィールドプレート８１が形
成されており、その一部にはスリット８２が設けられて
いる。

【００２７】ｐベース領域４、ｐウェル領域４１とｐ補
助領域４２は、すべて共通のイオン注入および拡散工程
で形成することができる。電圧検出素子は、以下のよう
に動作する。アノード電極９１には、電源１２に例えば
デプレッションタイプのＭＯＳＦＥＴなどの定電流源１
３が接続され、２００μA 程度の低い定電流を供給す
る。定電流源１３とアノード電極９１との接続点は、電
圧検出端子１４に接続されている。

【００２８】ＩＧＢＴがオフの状態では、通常コレクタ
電極１５には数１００Ｖが印加されており、電源１２の
電圧が例えば１５Ｖであったとしても、ｐウェル領域４
１、ｎドリフト層３間のｐｎ接合は逆バイアスされてお
り、定電流源１３を介して電流が流れることはなく、電
圧検出端子１４の電位は電源１２と同じ電位となる。

【００２９】一方、ＩＧＢＴがオンの状態では、コレク
タ電極１５の電位はＩＧＢＴのオン電圧できまる電位と
なっており、ｐウェル領域４１近傍のｎドリフト層３の
電位は、ｎドリフト層３内の電圧分担できまり、エミッ
タ電極９の電位より高く、かつコレクタ電極１５の電位
より低い値となっている。

【００３０】この時、電源１２の電圧が、ｐウェル領域
４１近傍のｎドリフト層３の電位よりも高い場合には、
アノード電極９１の電位はｐウェル領域４１近傍のｎド
リフト層３の電位よりもｐウェル領域４１／ｎドリフト
層３間のｐｎ接合の順方向電圧分だけ高い電位となり、
ｐウェル領域４１近傍のｎドリフト層３の電位、従っ
て、それと相関のあるコレクタ電極１５の電位を検出す
ることができる。

【００３１】ＩＧＢＴ部のｐベース領域４からＬｄだけ
離れた位置にｐウェル領域４１を形成したのは、次に述
べる理由による。もし、ｐウェル領域４１をＩＧＢＴ部
の近傍に設けた場合、オン状態ではｐウェル領域４１近
傍のｎドリフト層３の電位が、ｎドリフト層３内の電位
分担によりエッミタ電極９の電位に近くなるため、短絡
などでコレクタ電圧が非常に高い場合でも十分な検出電
圧を得られないという問題があるためである。

【００３２】図２は、ｐベース領域４とｐウェル領域４
１との間の距離Ｌｄと、出力短絡時の検出電圧との関係
を示した特性図である。Ｌｄが小さい間は、検出電圧は
Ｌｄと共に急激に増加するが、１５μｍ以上では、ほぼ
一定の検出電圧となつている。すなわち、ｐウェル領域
４１を、ＩＧＢＴ部のｐベース領域４から１５μｍ以上
離せば十分であることがわかる。

【００３３】このようにして、出力電圧の速やかな検出
が可能で、異常電圧等を生じない、パワーデバイスと一
体化した検出手段を備えた、しかも製造の容易な半導体
装置とすることができる。

【００３４】先に述べたように、ｐベース領域４、ｐウ
ェル領域４１とｐ補助領域４２をほぼ同じディメンジョ
ンとすれば、すべて共通のイオン注入および拡散工程で
形成することができるため、特に工程を増すこと無く製
造でき、耐圧が低下することも無い。

【００３５】また、ｐウエル領域４１を十分小さくし接
合容量を小さくできることから、制御・保護ＩＣ等に形
成される電圧比較手段を保護するためのコンデンサ、定
電圧ダイオード等を十分小さくできるため、電圧検出の
遅れ時間を最小にとどめることが可能となる。これは出
力電位検出をゲートドライブの制御に利用する場合等に
有効である。

【００３６】ｐ補助領域４２は、ｐベース領域４からｐ
ウェル領域４１までの距離Ｌｄを大きくした場合に、オ
フ時の空乏層の広がりを均一にするためのものであり、
耐圧の低下などの悪影響が無い場合には特に必要ではな
い。フィールドプレート８１も空乏層の広がりを促し耐
圧低下を防止するもので、必要に応じて導入すれば良
い。

【００３７】また、図１におけるフィールドプレート８
１に設けたスリット８２は、コレクタ電極１５の電位が
高い場合に、フィールドプレート８１直下のｎドリフト
層３表面に反転層が形成されて、ｐウェル領域４１とｐ
補助領域４２とが電気的に接続され、ｐウェル領域４１
の電位が低下するのを防止するためのものであり、フィ
ールド酸化膜１６の厚さおよびｎドリフト層３の表面濃
度によっては必要無い。

【００３８】なお、図１ではフィールドプレート８１を
ゲート電極８に接続してその電位としているが、電位的
に大差のないエミッタ電極９に接続してその電位として
もよい。また、本実施例ではアノード電極９１に定電流
源１３を直接接続しているが、抵抗を介して電圧を印加
しても良い。

【００３９】ここでは、ＩＧＢＴの例を挙げたが、他の
ＭＯＳＦＥＴ等のＭＯＳゲートを有する半導体装置にも
適用できる。ＭＯＳＦＥＴの場合は、コレクタをドレイ
ンと、エミッタをソースと読み変えれば良い。

【００４０】

【発明の効果】以上説明したように本発明によれば、Ｉ
ＧＢＴ、ＭＯＳＦＥＴ等のパワーデバイスにおいてその
パワーデバイスの保護・制御のために、パワーデバイス
と一体化したダイオード構造と定電流源等の手段を設け
ることにより、出力電圧の速やかな検出が可能になっ
た。

【００４１】特に、パワーデバイスの主素子部分とほぼ
同じ構造の高耐圧ダイオードをパワーデバイス内部に形
成したため、製造が容易で、かつＩＰＭの小型化・低コ
スト化が図れる。

【図面の簡単な説明】

【図１】本発明実施例のＩＧＢＴの断面図。

【図２】ＩＧＢＴにおける短絡時のＬｄと検出電圧との
関係を示す特性図。

【図３】従来の実施例の回路図。

【符号の説明】

１ ｐ⁺ 基板 ２ ｎ⁺ バッファ ３ ｎ^- ドリフト ４ ｐベース領域 ５ ｎ⁺ エミッタ領域 ６、６１、６２ ｐ⁺ コンタクト領域 ７ ゲート酸化膜 ８ ゲート電極 ９ エミッタ電極 １０ ゲート端子 １１ エミッタ端子 １２ 電源 １３ 定電流電源 １４ 電圧検出素子 １５ コレクタ電極 １６ フィールド酸化膜 １７ コレクタ端子 ２０ ＩＧＢＴ ２１ コレクタ端子 ２２ エミッタ端子 ２３ ゲート端子 ２４ 高耐圧ダイオード ２５ 定電流電源 ２６ コンデンサ ２７ コンパレータ ２８ 参照電源 ２９ 制御回路 ３０ 入力端子 ３１ 電源 ３２ 接合容量 ３３ 定電圧ダイオード ４１ ｐウェル領域 ４２ ｐ補助領域 ８１ フィールドプレート ８２ スリット ９１ アノード電極 ９２ 引き抜き電極

Claims (7)

【特許請求の範囲】
1. 【請求項１】第一または第二導電型半導体基板上に形成
   された低不純物濃度の第一導電型ドリフト層と、その第
   一導電型ドリフト層表面層に選択的に形成された少なく
   とも１個の第二導電型ベース領域と、その第二導電型ベ
   ース領域内に形成された第一導電型エミッタ領域と、そ
   の第一導電型エミッタ領域と第一導電型ドリフト層とに
   挟まれた前記第二導電型ベース領域の表面上にゲート酸
   化膜を介して形成されたゲート電極と、前記半導体基板
   表面に接触して設けられたコレクタ電極と、前記第一導
   電型エミッタ領域と第二導電型ベース領域の双方に接触
   して設けられたエミッタ電極とを備えた半導体装置にお
   いて、前記第一導電型ドリフト層の表面層の前記第二導
   電型ベース領域と離れた場所に形成された第二導電型ウ
   ェル領域と、その第二導電型ウェル領域に接続されたア
   ノード電極とからなる出力電圧検出素子を備えることを
   特徴とする半導体装置。
2. 【請求項２】第二導電型ウェル領域が第二導電型ベース
   領域から１５μｍ以上離れていることを特徴とする請求
   項１に記載の半導体装置。
3. 【請求項３】前記第二導電型ウェル領域と第二導電型ベ
   ース領域とが同じ製造工程で形成された不純物分布を有
   することを特徴とする請求項１または２に記載の半導体
   装置。
4. 【請求項４】第一導電型がｎ型であるとき、第二導電型
   ウェル領域に接続されたアノード電極に、エミッタ電極
   に対して正の電位を印加することを特徴とする請求項１
   ないし３のいずれかに記載の半導体装置の使用方法。
5. 【請求項５】第一導電型がｐ型であるとき、第二導電型
   ウェル領域に接続されたアノード電極に、エミッタ電極
   に対して負の電位を印加することを特徴とする請求項１
   ないし３のいずれかに記載の半導体装置の使用方法。
6. 【請求項６】アノード電極の正または負の電位を定電流
   源から印加することを特徴とする請求項４または５に記
   載の半導体装置の使用方法。
7. 【請求項７】アノード電極の正または負の電位を電流源
   から抵抗を介して印加することを特徴とする請求項４ま
   たは５に記載の半導体装置の使用方法。