CN112071768B - P面工艺监测结构及方法、晶圆结构 - Google Patents
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Abstract
本发明提供了一种P面工艺监测结构及方法、晶圆结构，其中，P面工艺监测结构设置于晶圆片表面的预设监测区域，包括：多个相互分离且规则排列的测试结构，每个测试结构从下至上依次包括：N型缓冲层、N型GaN层、量子阱结构、P型GaN层及P型欧姆接触层，且多个测试结构中的至少一个测试结构中包含通过静电击穿至N型缓冲层的击穿点。其通过在晶圆片表面的监测区域中设置P面工艺监测结构，并通过静电将其中一个测试结构击穿至N型缓冲层的方式实现P面工艺(P面欧姆接触正常与否)的快速测试，为产线工艺异常判断提供确切的定量数值，从而便于工程师快速分析。
Description
技术领域
本发明涉及半导体技术领域，尤其是一种P面工艺监测结构及方法、晶圆结构。
背景技术
LED(Light Emitting Diode，发光二极管)是一种能够将电能转化为可见光的固态的半导体器件，其发光原理是电激发光，即在PN结上加正向电流后，自由电子与空穴复合而发光，从而直接把电能转化为光能。LED，尤其是白光LED，作为一种新的照明光源材料被广泛应用着，它具有反应速度快、抗震性好、寿命长、节能环保等优点而快速发展，目前已被广泛应用于景观美化及室内外照明等领域。
在芯片制备过程中，若芯片制程完成后测试过程中出现了电压异常，查找异常点的通常方法为：测试芯片1的N极和芯片2的N极之间的电压(Vn-n)；如果有异常，说明芯片工艺中N面工艺出现异常；如果N面工艺没有问题，则推测是P面工艺出现异常。在该种测试方法中，必须在整个芯片工艺完成之后对芯片进行测试，易造成大量不必要的浪费；且需要先排除N面工艺无异常之后才能推测可能是P面工艺问题，对于P面工艺的估测并不能得出一个直观、有效地真实数值。
发明内容
为了克服以上不足，本发明提供了一种P面工艺监测结构及方法、晶圆结构，有效解决现有技术中P面工艺检测过程复杂且不直观的技术问题。
本发明提供的技术方案为：
一种P面工艺监测结构，设置于晶圆片表面的预设监测区域，所述P面工艺监测结构包括：多个相互分离且规则排列的测试结构，每个所述测试结构从下至上依次包括：N型缓冲层、N型GaN层、量子阱结构、P型GaN层及P型欧姆接触层，且所述多个测试结构中的至少一个测试结构中包含通过静电从P型欧姆接触层击穿至N型缓冲层的击穿点。
进一步优选地，在所述多个相互分离且规则排列的测试结构中，以其中一个测试结构为中心，其他测试结构围绕该测试结构规则排列设置。
进一步优选地，每个所述测试结构从下至上依次包括：N型缓冲层、N型GaN层、量子阱结构、P型GaN层、P型欧姆接触层及P型欧姆接触层保护层，且所述多个测试结构中的至少一个测试结构中包含通过静电从P型欧姆接触保护层击穿至N型缓冲层的击穿点。
本发明还提供了一种晶圆结构，表面包括芯片区域及监测区域，所述监测区域中包括上述P面工艺监测结构。
进一步优选地，所述晶圆结构表面预先均匀设置有多个监测区域，每个所述监测区域中包括如权利要求1或2所述的P面工艺监测结构。
本发明还提供了一种P面工艺监测方法，包括：
跟随芯片制程于晶圆片表面的监测区域中制备多个相互分离且规则排列的测试结构，每个所述测试结构从下至上依次包括：N型缓冲层、N型GaN层、量子阱结构、P型GaN层及P型欧姆接触层；
将负极探针对准其中一个测试结构并保持不动；
利用静电将该测试结构从P型欧姆接触层击穿至N型缓冲层；
将正极探针依次对准其他测试结构以对P型欧姆接触层的电压值进行测试；
将测试值与预设值进行比较进而根据比较结果判断P面工艺是否异常。
进一步优选地，在步骤利用静电将该测试结构击穿至N型缓冲层中，静电电压为100～20000V。
进一步优选地，在所述多个相互分离且规则排列的测试结构中，以其中一个测试结构为中心，其他测试结构围绕该测试结构规则排列设置。
进一步优选地，在所述跟随芯片制程于晶圆片表面的监测区域中制备多个相互分离且规则排列的测试结构中，每个所述测试结构从下至上依次包括：N型缓冲层、N型GaN层、量子阱结构、P型GaN层、P型欧姆接触层及P型欧姆接触层保护层；
在所述利用静电将该测试结构从P型欧姆接触层击穿至N型缓冲层中，利用静电将该测试结构从P型欧姆接触保护层击穿至N型缓冲层。
在本发明提供的P面工艺监测结构及方法、晶圆结构中，通过在晶圆片表面的监测区域中设置P面工艺监测结构，并通过静电将其中一个测试结构击穿至N型缓冲层的方式实现P面工艺(P面欧姆接触正常与否)的快速测试，为产线工艺异常判断提供确切的定量数值，从而便于工程师快速分析。在这个过程中，只要芯片的P面工艺(包括Mg激活、P面金属溅射或蒸发、P面金属合金/退火等)完成后就能进行测试，无需等到整个制程结束后再进行测试，且若P面工艺出现异常，可以尽快返工，大大缩短异常分析周期，同时节省P面欧姆接触出现异常的芯片流片到整个芯片制程结束后再进行测试返工过程中的生产成本。另外，该测试方法简单可操作性强，对于一般的操作人员来说，该测试方法都能很好的被执行、推广。
附图说明
图1为本发明一实例中测试结构俯视结构示意图；
图2为本发明一实例中测试结构立体结构示意图；
图3为本发明中P面工艺监测方法流程示意图。
附图说明：
10-监测区域，11-测试结构，12-击穿点。
具体实施方式
为了更清楚地说明本发明实施案例或现有技术中的技术方案，下面将对照附图说明本发明的具体实施方式。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施方式。
在一实施例中，一种P面工艺监测结构，设置于晶圆片表面的预设监测区域，P面工艺监测结构包括：多个相互分离且规则排列的测试结构，每个测试结构从下至上依次包括：N型缓冲层、N型GaN层、量子阱结构、P型GaN层及P型欧姆接触层，且多个测试结构中的至少一个测试结构中包含通过静电从P型欧姆接触层击穿至N型缓冲层的击穿点。
在该P面工艺监测结构中，测试结构跟随芯片制程制备，也就是说，在制程中，制备得到的测试结构从下至上依次包括N型缓冲层、N型GaN层、量子阱结构、P型GaN层及P型欧姆接触层(由Ag、Pt、Ti、Ni等金属制备)时，晶圆片表面的芯片同样为该结构。且在制备过程中，通过特殊的光刻板结构设计，仅在检测区域制备得到多个相互分离且规则排列的测试结构，以此通过检测区域的测试结构对整个晶圆片表面芯片的P面工艺进行监测。应该清楚，这里测试结构不限于仅包括N型缓冲层、N型GaN层、量子阱结构、P型GaN层及P型欧姆接触层，在实际应用中，可以根据实际情况进行调整，只要制程中制备到P型欧姆接触层即可(测试结构上表面为P型欧姆接触层)；各层使用的材料这里同样不做具体限定，可以根据实际应用进行相应的选择，只要选定的材料能够实现各层的作用即可。监测区域可选定为晶圆片上的任意的小区域，不影响正常的芯片生产，且测试结构的制备无需特殊的生成工艺，伴随正常的芯片生成制程即可，以此生产芯片的同时与产线工艺步骤相同的情况下，P面金属溅射/蒸发、合金后，就可以对P型欧姆接触进行准确的测试。
监测区域中，多个测试结构之间的相互位置关系、测试结构的横截面积大小、测试结构的形状、数量这里均不做具体限定，可以根据实际需求进行设计，只需根据设计的结构制定监测标准即可。当监测区域中仅包括2个测试结构，根据监测区域的范围对测试结构的横截面积大小、形状及测试结构之间的距离进行设计即可；当监测区域中包括2个以上的测试结构，则根据监测区域的范围对测试结构的横截面积大小、形状及测试结构之间的排布进行设计。测试结构横截面的形状可以为圆形、规则的多边形等，应当理解，当测试结构的横截面为圆形，则测试结构为圆柱体；当测试结构的横截面积为规则的多边形，则测试结构为相应结构的柱体。多个测试结构的排布，可以以其中一个测试结构为中心，其他测试结构围绕该测试结构规则排列设置；也可以多个测试结构呈均匀直线分布；还可以多个测试结构呈方形排布等。
包含击穿点的测试结构同样可以根据实际情况进行选定，可以选择其中的一个也可以选择多个，但至少需要保留1个不含击穿点的测试结构，便于后续的测试。在击穿过程中，将负极探针对准需要击穿的测试结构并保持不动，利用静电将该测试结构击穿至N型缓冲层；之后，将正极探针依次对准其他测试结构以对P型欧姆接触层的电压值进行测试；最后将测试值与预设值进行比较进而根据比较结果判断P面工艺是否异常。
在一实例中，监测区域10为500*500μm2左右面积的小区域，该区域中包括4个测试结构11，每个测试结构11的横截面为直径100μm的圆(测试结构为圆柱体)，且4个测试结构11的排列方式为：以其中一个包含击穿点12的测试结构为中心，其他3个测试结构11围绕该测试结构等距离300μm呈扇形分布在其一侧，如图1和图2所示。
具体，在监测过程中，测试结构完成正常的P面工艺(包括Mg激活、P面金属溅射或蒸发、P面金属合金/退火等)之后，将测试机台的负极探针对准中心的测试结构并保持不动，利用静电(选定机台的人体模式，静电电压可选100～20000V，根据芯片的抗静电能力选择)将该测试结构击穿至N型缓冲层；之后，将正极探针依次对准其他测试结构以对P型欧姆接触层的电压值进行测试；将测试值与预设值(正常工艺两个测试结构之间的电压)进行比较进而根据比较结果判断P面工艺是否异常。在这一过程中，P面工艺完成后，即可将其置于测试机台中进行测试，并根据测试出的电压值，对P面工艺是否出现异常进行判断，无需整个芯片制程完成后根据测试对P面工艺是否正常进行推测，实现芯片P面工艺是否正常的快速测试，且当P面工艺出现异常时，大大缩短了返工成本。
在另一实施例中，为了保护监测过程中P型欧姆接触层的金属不被探针破坏，每个测试结构从下至上依次包括：N型缓冲层、N型GaN层、量子阱结构、P型GaN层、P型欧姆接触层及P型欧姆接触层保护层(由Ti/Ni、TiW等金属制备)，且多个测试结构中的至少一个测试结构中包含通过静电从P型欧姆接触保护层击穿至N型缓冲层的击穿点。
本发明还提供了一种晶圆结构，表面包括芯片区域及监测区域，监测区域中包括上述P面工艺监测结构。进一步来说，为了提升监测结果的精确度，晶圆结构表面预先均匀设置有多个监测区域，每个监测区域中包括上述P面工艺监测结构。
在该晶圆结构中，监测区域的数量及其分布均可以根据实际需求进行设计，每个监测区域中的测试结构可以设计的相同也可以不同。在实际应用中，为了提高测试效率、节约测试时间，可以在晶圆片上均匀的、固定面积的设计监测区域，达到无论晶圆片生产何种规格、尺寸的芯片，能用同样的方法、测试规则来进行检验目的的同时，生产一般操作人员都能够很好的执行和推广。对于监测区域于晶圆片上的分布，可以设计为呈圆形均匀分布于晶圆片边缘区域和中心区域等。
本发明还提供了一种P面工艺监测方法，如图3所示，包括：
S10跟随芯片制程于晶圆片表面的监测区域中制备多个相互分离且规则排列的测试结构，每个测试结构从下至上依次包括：N型缓冲层、N型GaN层、量子阱结构、P型GaN层及P型欧姆接触层；
S20将负极探针对准其中一个测试结构并保持不动；
S30利用静电将该测试结构从P型欧姆接触层击穿至N型缓冲层；
S40将正极探针依次对准其他测试结构以对P型欧姆接触层的电压值进行测试；
S50将测试值与预设值进行比较进而根据比较结果判断P面工艺是否异常。
具体，测试结构跟随芯片制程制备，也就是说，在制程中，制备得到的测试结构从下至上依次包括N型缓冲层、N型GaN层、量子阱结构、P型GaN层及P型欧姆接触层(由Ag、Pt、Ti、Ni等金属制备)时，晶圆片表面的芯片同样为该结构。且在制备过程中，通过特殊的光刻板结构设计，仅在检测区域制备得到多个相互分离且规则排列的测试结构，以此通过检测区域的测试结构对整个晶圆片表面芯片的P面工艺进行监测。应该清楚，这里测试结构不限于仅包括N型缓冲层、N型GaN层、量子阱结构、P型GaN层及P型欧姆接触层，在实际应用中，可以根据实际情况进行调整，只要制程中制备到P型欧姆接触层即可(测试结构上表面为P型欧姆接触层)；各层使用的材料这里同样不做具体限定，可以根据实际应用进行相应的选择，只要选定的材料能够实现各层的作用即可。监测区域可选定为晶圆片上的任意的小区域，不影响正常的芯片生产，且测试结构的制备无需特殊的生成工艺，伴随正常的芯片生成制程即可，以此生产芯片的同时与产线工艺步骤相同的情况下，P面金属溅射/蒸发、合金后，就可以对P型欧姆接触进行准确的测试。
监测区域中，多个测试结构之间的相互位置关系、测试结构的横截面积大小、测试结构的形状、数量这里均不做具体限定，可以根据实际需求进行设计，只需根据设计的结构制定监测标准即可。当监测区域中仅包括2个测试结构，根据监测区域的范围对测试结构的横截面积大小、形状及测试结构之间的距离进行设计即可；当监测区域中包括2个以上的测试结构，则根据监测区域的范围对测试结构的横截面积大小、形状及测试结构之间的排布进行设计。测试结构横截面的形状可以为圆形、规则的多边形等，应当理解，当测试结构的横截面为圆形，则测试结构为圆柱体；当测试结构的横截面积为规则的多边形，则测试结构为相应结构的柱体。多个测试结构的排布，可以以其中一个测试结构为中心，其他测试结构围绕该测试结构规则排列设置；也可以多个测试结构呈均匀直线分布；还可以多个测试结构呈方形排布等。
包含击穿点的测试结构同样可以根据实际情况进行选定，可以选择其中的一个也可以选择多个，但至少需要保留1个不含击穿点的测试结构，便于后续的测试。在击穿过程中，将负极探针对准需要击穿的测试结构并保持不动，利用静电将该测试结构击穿至N型缓冲层；之后，将正极探针依次对准其他测试结构以对P型欧姆接触层的电压值进行测试；最后将测试值与预设值进行比较进而根据比较结果判断P面工艺是否异常。
在另一实施方式中，为了保护监测过程中P型欧姆接触层的金属不被探针破坏，在跟随芯片制程于晶圆片表面的监测区域中制备多个相互分离且规则排列的测试结构中，每个测试结构从下至上依次包括：N型缓冲层、N型GaN层、量子阱结构、P型GaN层、P型欧姆接触层及P型欧姆接触层保护层(由Ti/Ni、TiW等金属制备)。以此，在步骤S30利用静电将该测试结构从P型欧姆接触层击穿至N型缓冲层中，利用静电将该测试结构从P型欧姆接触保护层击穿至N型缓冲层。
应当说明的是，上述实施例均可根据需要自由组合。以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (9)
1.一种P面工艺监测结构，其特征在于，设置于晶圆片表面的预设监测区域，所述P面工艺监测结构包括：多个相互分离且规则排列的测试结构，每个所述测试结构从下至上依次包括：N型缓冲层、N型GaN层、量子阱结构、P型GaN层及P型欧姆接触层，且所述多个测试结构中的至少一个测试结构中包含通过静电从P型欧姆接触层击穿至N型缓冲层的击穿点。
2.如权利要求1所述的P面工艺监测结构，其特征在于，在所述多个相互分离且规则排列的测试结构中，以其中一个测试结构为中心，其他测试结构围绕该测试结构规则排列设置。
3.如权利要求1或2所述的P面工艺监测结构，其特征在于，每个所述测试结构从下至上依次包括：N型缓冲层、N型GaN层、量子阱结构、P型GaN层、P型欧姆接触层及P型欧姆接触层保护层，且所述多个测试结构中的至少一个测试结构中包含通过静电从P型欧姆接触保护层击穿至N型缓冲层的击穿点。
4.一种晶圆结构，其特征在于，表面包括芯片区域及监测区域，所述监测区域中包括如权利要求1或2或3所述的P面工艺监测结构。
5.如权利要求4所述的晶圆结构，其特征在于，所述晶圆结构表面预先均匀设置有多个监测区域，每个所述监测区域中包括如权利要求1或2所述的P面工艺监测结构。
6.一种P面工艺监测方法，其特征在于，包括：
跟随芯片制程于晶圆片表面的监测区域中制备多个相互分离且规则排列的测试结构，每个所述测试结构从下至上依次包括：N型缓冲层、N型GaN层、量子阱结构、P型GaN层及P型欧姆接触层；
将负极探针对准其中一个测试结构并保持不动；
利用静电将该测试结构从P型欧姆接触层击穿至N型缓冲层；
将正极探针依次对准其他测试结构以对P型欧姆接触层的电压值进行测试；
将测试值与预设值进行比较进而根据比较结果判断P面工艺是否异常。
7.如权利要求6所述的P面工艺监测方法，其特征在于，在步骤利用静电将该测试结构击穿至N型缓冲层中，静电电压为100～20000V。
8.如权利要求6或7所述的P面工艺监测方法，其特征在于，在所述多个相互分离且规则排列的测试结构中，以其中一个测试结构为中心，其他测试结构围绕该测试结构规则排列设置。
9.如权利要求6或7所述的P面工艺监测方法，其特征在于，
在所述跟随芯片制程于晶圆片表面的监测区域中制备多个相互分离且规则排列的测试结构中，每个所述测试结构从下至上依次包括：N型缓冲层、N型GaN层、量子阱结构、P型GaN层、P型欧姆接触层及P型欧姆接触层保护层；
在所述利用静电将该测试结构从P型欧姆接触层击穿至N型缓冲层中，利用静电将该测试结构从P型欧姆接触保护层击穿至N型缓冲层。
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