CN110783214B

CN110783214B - 晶片级测试方法及其测试结构

Info

Publication number: CN110783214B
Application number: CN201910588010.4A
Authority: CN
Inventors: 李沛轩; 黄郁琁; 甘家嘉
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2018-07-31
Filing date: 2019-07-02
Publication date: 2022-07-12
Anticipated expiration: 2039-07-02
Also published as: US11121046B2; TWI754151B; TW202008485A; CN110783214A; US20200043815A1

Abstract

本发明实施例涉及晶片级测试方法及其测试结构，其中所述方法包含：将第一导电迹线的第一端耦合到自由电子源；用电子束扫描所述第一导电迹线及第二导电迹线的暴露表面；所述第一导电迹线及第二导电迹线是交替布置且间隔开的；在执行所述扫描的同时获得所述第一导电迹线及所述第二导电迹线的图像；及基于所述图像确定所述第一导电迹线及所述第二导电迹线的布线特性。

Description

晶片级测试方法及其测试结构

技术领域

本发明实施例是有关晶片级测试方法及其测试结构。

背景技术

随着技术发展，半导体装置的设计及制造由于更小的尺寸，增加的功能及更复杂的电路而变得更加复杂。众多制造操作在此些小及高性能半导体装置内实施。因此，存在修改测试及制造半导体装置的结构及方法以便改进装置稳健性以及减少制造成本及处理时间的持续需要。

发明内容

本发明的一实施例涉及一种方法，其包括：将第一导电迹线的第一端耦合到自由电子源；用电子束扫描所述第一导电迹线及第二导电迹线的暴露表面，所述第一导电迹线及第二导电迹线是交替布置且间隔开的；在执行扫描的同时获得所述第一导电迹线及所述第二导电迹线的图像；及基于所述图像确定所述第一导电迹线及所述第二导电迹线的布线特性。

本发明的一实施例涉及一种方法，其包括：形成第一导电迹线及第二导电迹线；在所述第一导电迹线的两端上沉积第一垫及第二垫；将所述第一垫接地；用电子束扫描所述第一导电迹线及所述第二导电迹线；在执行扫描的同时获得所述第一导电迹线及所述第二导电迹线的图像；及基于所述图像确定所述第一导电迹线及所述第二导电迹线的布线特性。

本发明的一实施例涉及一种方法，其包括：形成第一导电迹线；形成第二导电迹线的一部分，所述第一导电迹线及所述第二导电迹线的所述部分是交替布置且间隔开的；在所述第一导电迹线的两端上沉积第一垫及第二垫；将所述第一垫耦合到电子源；用电子束扫描所述第一导电迹线及所述第二导电迹线的部分；在执行扫描的同时获得所述第一导电迹线及所述第二导电迹线的图像；基于所述图像确定所述第一导电迹线及所述第二导电迹线的布线特性；及形成所述第二导电迹线的另一部分以完成所述第二导电迹线。

附图说明

当借助附图阅读时，从以下详细说明最优选地理解本公开的方面。应注意，根据业界中的标准实践，各种构件未按比例绘制。实际上，为论述清晰起见，可任意地增加或减少各种构件的尺寸。

图1是展示根据某些实施例的测试系统的示意图。

图2A是展示根据某些实施例的图1中的测试图案的放大视图的示意图。

图2B是根据某些实施例的图2A中展示的测试图案的透视图。

图3A到3J是展示根据某些实施例制作及测试图1中展示的半导体晶片的中间阶段的示意性剖面图。

图3K是根据某些实施例基于图3A到3J中的制造操作的测试图案的透视图。

图4A到4D是展示根据某些实施例的测试图案的图像的示意图。

图5是展示根据某些实施例的测试方法的流程图。

具体实施方式

以下公开提供用于实施所提供主题的不同构件的众多不同实施例或实例。下文阐述组件及布置的具体实例以简化本公开。当然，此些仅是实例且不打算是限制性的。举例来说，在后续的说明中在第二构件上方或其上形成第一构件可包含其中第一构件及第二构件以直接接触的方式形成的实施例，且也可包含其中可在第一构件与第二构件之间形成额外构件使得第一构件及第二构件可不直接接触的实施例。此外，本公开还可在各种实例中重复参考编号及/或字母。此重复是出于简化及清晰的目的，且其自身并不指示所论述的各种实施例及/或配置之间的关系。

此外，为了说明便易性，本文中可使用空间相对术语(例如，“下面”、“下方”、“下部”、“上面”、“上部”等)来阐述一个元件或构件与另一元件或构件的关系，如图中所图解说明。除图中所绘示的定向之外，空间相对术语打算囊括使用或操作中装置的不同定向。设备可以其它方式定向(旋转90度或以其它定向)且本文中所使用的空间相对描述语同样可相应地解释。

本公开通篇所使用的术语“耦合(couple)”、“经耦合(coupled)”及“耦合的(coupling)”阐述两个或更多个装置或元件之间的直接或间接连接。在某些情形中，至少两个装置或元件之间的耦合是指所述装置或元件与之间的仅电连接或导电连接且经耦合装置及元件之间可存在介入构件。在某些其它情形中，至少两个装置或元件之间的耦合可涉及物理接触及/或电连接。

本公开大体上涉及半导体装置的领域，且更特定来说涉及出于制造半导体装置此后再将其分离成个别裸片或芯片的目的在半导体晶片上设计测试结构及相关联晶片级测试方法。

当制作半导体晶片时，所述晶片含有芯片阵列。当此些芯片完成或处于制作过程的中间阶段时，需要测试晶片或芯片以确保制作过程符合设计规格。举例来说，典型测试方法称为晶片验收测试(WAT)方法，其用于透过测试某些虚设构件监视制作过程偏差。WAT方法可在切割道中提供数个测试图案。各个测试图案可经选择且用于不同测试受试者，例如晶体管中的电阻或电流。当在制作过程的早期阶段期间使用WAT方法在测试图案中检测到电路缺陷时，其指示芯片的构件可能具有类似于缺陷性测试图案的缺陷。晶片可经受进一步检验或测验，或可从生产线废弃以节省制作成本及时间。

为了改进晶片制作中的故障分析的有效性，不仅需要检测缺陷的出现且还需要检测缺陷性测试图案的位置。现有晶片级测试涉及使用电子束(E-射束)或光学检验装备检验测试图案。然而，扫描过程是相当耗时的，这是因为检验电路构件的布局及几何结构需要高图像分辨率。此外，现有WAT测量装备仅指示损坏测试图案的身份。需要更多评估度量(例如，基于布局的热感测图像的评估)以定位测试图案中的损坏部分。另外，可通过图像自身直接反映关于电性质的有限信息，例如电路是否错误地短路或开路。因此，WAT方法的有效性是不令人满意的。

本公开论述用于促进定位测试图案的损坏部分的经改进测试图案结构及其相关联测试方法。进行测试之前，将测试图案的一端接地。将E射束用作扫描源用于以电压反差(VC)模式扫描测试图案。在扫描过程期间获得测试图像。因此获得的用于所提议测试图案的图像提供断开电连接的构件与电连接的构件之间的高反差比，借此达成损坏测试图案的有效检测及损坏测试图案的损坏部分的定位。扫描时间可显著地减少，且检测性能相应地增强。

图1是展示根据某些实施例的测试系统100的示意图。半导体晶片101经提供且其包含以矩阵布置的数个半导体装置102。半导体晶片101可由晶片固持器或卡盘固持。半导体晶片101包含例如硅的半导体材料。在一实施例中，半导体晶片101可包含其它半导体材料，例如硅锗、碳化硅、砷化镓等。半导体晶片101可为p型半导体衬底(受体型)或n型半导体衬底(供体型)。

半导体装置102中的每一个可包含形成于半导体晶片101的表面上的各种功能组件，举例来说，晶体管、二极管、电容器或导电互连件。图1中展示的半导体装置102可包含完成或未完成的半导体电路。在毗邻半导体装置102之间定义切割道区域104。切割道区域104包含在半导体晶片101上布置为相交的列及行的切割道。在完成半导体装置102的制作及测试过程之后，透过切割道区域104将半导体装置102单粒化为个别裸片。

在一实施例中，示范性测试图案106形成于切割道区域104中的半导体晶片101上。在一实施例中，测试图案106形成为独立式电路且与半导体装置102物理及电分离。测试图案106的设计参数可确定为反映在半导体晶片101上制作的半导体装置102的几何保真度及电性能。在一实施例中，测试图案106的形状及几何结构经确定以符合用于在半导体晶片101上制作半导体装置102的设计规则。

在一实施例中，在半导体制作过程期间，跨越半导体晶片101执行每个处理步骤使得也在切割道104中形成测试图案106，测试图案106是由与用于制作半导体装置102的那些过程相同的过程制成的。由于用于半导体装置102及测试图案106的制作说明及环境几乎相同，因此在测试图案106中发现的缺陷有可能在半导体装置102中发现。因此，在进行全面测试之前，测试图案106适合于充当制作过程条件的指示符。

在本实施例中，测试系统100包含毗邻晶片101放置的能量源120及成像装置130。能量源120可经配置以将电子或光学射束发射于半导体晶片101上，且成像装置130经配置以检索及产生由经发射射束照射的半导体晶片101的图像。图像可展现具有不同灰色阴影的测试图案106的构件轮廓。可进行缺陷检验以执行对灰色阴影图像的粗略检查且确定是否在测试图案106中发现任何电路缺陷。在一实施例中，半导体晶片101的不同位置中的数个测试点位经选择且经受测试。可以机器辅助方式、手动或其组合执行检验过程。

在一实施例中，能量源120经配置以通过将电子束(E-射束)投射到半导体晶片101的上部表面上而执行扫描，且成像装置130经配置以基于从测试图案106的构件发射的第二电子量检索及产生图像。根据E射束的各种着陆能量，成像原理可是不同的。举例来说，利用两个成像模式来识别电路缺陷，即，电压反差(VC)模式及物理模式。E射束可具有在电压反差(VC)模式下用于扫描的介于大约300eV与大约600eV之间的功率电平，及在物理模式下高于1000eV(例如，介于1500eV与2000eV之间)的功率电平。在一实施例中，执行扫描以每次涵盖一个扫描方块。因此，扫描方块的大小是根据分辨率要求而确定。物理模式下的常规扫描操作涉及对测试图案106的详细电路轮廓的目视检验(或物理模式)。物理模式可允许工程师一次仅检验一小扫描方块，且因此是极其耗时的。而且，VC模式下的现有扫描操作不可应用于大多数测试图案中，这是因为无充足自由电子可用。在本实施例中，扫描操作产生电路的VC图像。VC图像的产生是通过将测试图案106中的至少一个导电迹线在所述导电迹线的一端处接地借此从接地提供自由电子源而达成。因此，VC图像基于从测试图案106的构件接收的电子量，以亮阴影或暗阴影显示测试图案106的构件(即，VC模式)。使用VC模式获得的图像可提供较物理模式图像中的所述反差比具有高反差比的构件轮廓，且亮阴影或暗阴影对应于传导或断开的电路条件。因此，透过测试图案106的接地布置，VC模式适合于以更快且更容易的方式检测电路缺陷。

图2A是展示根据某些实施例的测试图案106的放大视图的示意图。图2B是图2A中的测试图案106的透视图。测试图案106包含第一导电迹线202及第二导电迹线212。在一实施例中，导电迹线202及212的布局(例如其线宽度及线间距)是基于半导体装置102的设计规则而确定。第一导电迹线202包含形成于不同叠层中的区段204、206及208。区段204在第一轴(即，x-轴)上延伸且形成于下部(第一)叠层中。区段208是在上部(第三)叠层中彼此间隔开且沿着第二轴(即，y-轴)延伸的平行条带或指状物。参考图2A及2B，区段206形成为在第一叠层与第三叠层之间的中间(第二)叠层中沿着第三轴(即，z-轴)延伸的导电通路。水平延伸(即，在x-y平面中)的区段204及208透过垂直延伸的区段206而连接。类似地，第二导电迹线212包含形成于不同叠层中的区段214、216及218。区段218是在第一导电迹线202中指状物208的第三叠层中彼此间隔开且沿着第二轴(即，y-轴)延伸的平行条带或指状物。区段214在第一轴(即，x-轴)上延伸且形成于顶部(第五)叠层中。区段216形成为在第三叠层与第五叠层之间的中间(第四)叠层中沿着z-轴延伸的导电通路。区段214及218水平延伸(即，在x-y平面中)且透过垂直延伸的区段216而连接。

两个导电垫222及224放置于第一导电迹线202的两个端上。导电垫226放置于第二导电迹线212的一端上。在一实施例中，导电垫222、224及226形成为测试垫且经配置以接纳测试探头。在测试过程期间，以预定信号电压或波形发射测试信号的探头探针与测试垫222、224及226接合。在某些实施例中，透过导电垫222、224及226进行电压或电流值的测试测量。在某些实施例中，导电垫222、224及226具有大于相应导电迹线202及212的区段的线宽度的垫宽度以改进测试测量的精确度及便利性。

参考图2A，第一导电迹线202的一个导电垫(例如，导电垫224)是接地的。另一导电垫(例如，导电垫222)是浮动的。将导电迹线202的一个导电垫(垫224)接地同时使另一导电垫(垫222)浮动的布置可帮助使用能量源120的VC模式产生电路图像(即，VC扫描图像)。在一实施例中，导电垫226放置于第二导电迹线212的一端处。经接地导电垫222、224及226的布置可在所提议VC扫描方法以及使用测试探测装置的方法(例如，电路探测(CP)测试)中使用。

图2A及2B展示以图解说明根据某些实施例的第一导电迹线202及第二导电迹线212的结构。然而，其它实施例也可是可能的。在一项实例中，更多导电垫可形成于不同叠层中且电连接到导电垫222、224或226，如在后续段落中阐述的图3K中可见。

图3A到3J是展示根据某些实施例制作及测试图1中的半导体晶片101的中间阶段的示意性剖面图。图3K是根据某些实施例基于图3A到3J中的制造操作的最终测试图案106的透视图。为清晰起见，图3A到3J图解说明半导体晶片101的切割道区域104的放大视图且省略毗邻测试图案106的半导体装置102。所述剖面图是沿着图2A中的测试图案106的剖面线而截取。参考图3A，提供或接收半导体晶片101。在某些实施例中，半导体装置102中的至少一部分或某些层是在形成测试图案106之前而形成。

在半导体装置102的形成期间或之后，在某些实施例中，在半导体晶片101中的切割道区域104中形成导电层304。导电层304可延伸跨越半导体装置102的若干区域及切割道区域104。在一实施例中，导电层304仅在切割道区域104中延伸且未出现在半导体装置102中。在一实施例中，导电层304与半导体晶片101的半导体装置102电隔离。在一实施例中，导电层304为接地层。导电层304可由多晶硅或金属材料(例如，钨、铜、银、金、钛等)形成。导电层304可通过沉积操作(例如，化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)等)形成。在导电层304上方可形成绝缘层306。绝缘层306可包含例如氧化物、氮化物、氮氧化物等的介电材料。绝缘层306可通过沉积方法或其它适合操作形成。在一实施例中，从半导体晶片101省略导电层304或绝缘层306(见图3J)。在此条件下，半导体晶片101自身充当配置以将上覆导电垫接地的接地层，而无需导电层304。

在导电层304及绝缘层306上方形成由堆叠叠层构成的互连结构。形成互连结构的示范性操作通过图案化绝缘层306以暴露导电层304的一部分而开始。在绝缘层306上方形成互连结构的基底叠层311。基底叠层311包含导电通路308及围绕导电通路308的介电层322。导电通路308经配置以电耦合导电层304与上覆的构件。形成基底叠层311的示范性方法可包含在绝缘层306上方沉积介电层322的介电材料且图案化所述介电材料。相应地，在介电层322中形成通路孔。在介电层322上方或通路孔内电镀或沉积一或多个导电材料(例如，钨、铜、钛或其组合)以形成导电通路308。在某些实施例中，执行平坦化操作以使导电通路308的顶部表面与介电层322在同一水平上且去除介电层322上方的过量导电材料。在其中不存在导电层304或绝缘层306的实施例中，导电通路308直接形成于半导体晶片101的衬底上(见图3J)。

参考图3B，在基底叠层311上方形成第一叠层321。第一叠层321包含导电迹线202的区段204及毗邻于区段204的导电垫310。导电垫310电耦合到导电通路308。区段204及导电垫310的材料、配置及形成方法类似于导电通路308的那些材料、配置及形成方法。随后，在第一叠层321上方形成第二叠层323，如图3C中所展示。第二叠层323包含导电迹线202的区段206及毗邻于区段206的导电通路312。导电通路312电耦合到导电垫310。区段206的材料、配置及形成方法类似于导电通路308的那些材料、配置及形成方法。在一实施例中，多个导电通路312经形成以电耦合到导电垫310。在一实施例中，当从上面观看时导电通路312布置为阵列。

参考图3D，在第二叠层323上方形成第三叠层325。第三叠层325包含指状物208、导电迹线202的导电垫224及第二导电迹线212的指状物218。此外，还分别形成第一导电迹线202及第二导电迹线212的导电垫222及226，但未在图3D中展示。导电垫224及310可具有大致相等形状及面积。在一实施例中，指状物208及218以及导电垫222、224及226同时形成。导电垫224电耦合到导电通路312及导电层304。因此，导电垫224透过导电通路308及312以及导电垫310而接地。指状物208及218以及导电垫222、224及226的材料、配置及形成方法类似于导电通路308的那些材料、配置及形成方法。在完成第三叠层325之后，旋即完成第一导电迹线202，即区段204、206及208经连接以形成导电路径。此时，第二导电迹线212仍未完成，这是因为指状物218中的每一个仍保持彼此电隔离。

对测试图案106执行第一回合的测试，如图3E中所图解说明。对第一导电迹线202的暴露表面及第二导电迹线212的指状物218执行扫描操作。能量源120经配置以将E射束投射于第一迹线202(例如，平行指状物208及平行指状物218)上。当执行扫描时获得VC扫描图像。如先前所论述，可在两个模式(即，物理模式或VC模式)中的任一模式下执行扫描操作，此取决于应用。然而，VC模式可用于获得测试图案106的电性质(例如，开路或短路)，前提是测试图案106被供应有充足自由电子。由于导电垫224接地到导电层304，因此电耦合到导电垫224的第一导电迹线202的区段也接地。成功形成(即，电耦合到导电层304)的第一导电迹线202的任何部分将在由从第一导电迹线202发射的第二自由电子产生的VC扫描图像中展现亮(明亮)阴影。相比来说，没有自由电子或含有有限量的自由电子的测试图案106的部分将在所述图像中展现暗(阴暗)阴影，这是因为此些部分不能将众多第二自由电子发射到成像装置130上。

电压反差图像的机器辅助或手动检验可用于透过测验测试图案106的亮及暗阴影的分布来表征测试图案106的电性质。因此，VC扫描图像可帮助通过直接专注于测试图案106的电性质而非透过使用电路几何性质(即，电路轮廓)确定测试图案106的电性质的物理模式的间接测验来检测电路的布线特性。

图3F图解说明使用测试探测装置140在测试图案106上进行第二回合的测试。测试探测装置140包含多个探头探针142以将测试信号运送到测试图案106。在一实施例中，测试探测装置140经配置以通过使探头探针142的针尖与测试图案106的测试垫(例如，导电垫222及/或224)接合而执行CP测试。将具有不同电压电平的各种测试信号施加到导电垫222及/或224。测试探测装置140的感测模块(未展示)经配置以对测试图案106进行测量，例如，其片电阻或接触电阻。在本实施例中，导电垫222及224可由VC扫描模式及CP测试共享，借此减少所需测试垫的数目。在一实施例中，将一对探头探针142与导电垫222及224接合以执行CP测试。在CP测试情形期间，将高电压及低电压分别施加到导电垫222及224。经接地以供在电压反差模式测试期间使用的导电垫224对应于CP测试中的低电压信号输入以便减轻测量偏差。

参考图3G，在第三叠层325上方依序形成第四叠层327及第五叠层329。第四叠层包含导电通路216及围绕导电通路216的介电层330。第五叠层329包含区段214及围绕区段214的介电层332。第四叠层中的导电通路216将第三叠层中的指状物218电耦合到第五叠层中的区段214。

此外，第四叠层327包含导电垫224上方的导电通路314。在一实施例中，当从上面观看时导电通路314形成阵列。导电通路314经形成以电耦合到导电垫224。同样，第五叠层329包含电耦合到导电通路314的导电垫316。如此，导电垫316充当导电垫224的延伸部使得当第一导电迹线202由第五叠层329涵盖时，测试信号可透过导电垫316运送到第一导电迹线202。区段214、导电垫316以及导电通路216及314的材料、配置及形成方法类似于导电通路308的那些材料、配置及形成方法。在完成第四叠层327及第五叠层329之后，旋即完成第二导电迹线212，即，区段214及218经连接以形成导电路径。如图3E到3F中所展示的第一及第二回合的测试是在完成第二导电迹线212之前的早期阶段中执行，从而允许此些第一及第二回合的测试尽可能早地检测制造过程的潜在缺陷。问题晶片可经检测且废弃或经受进一步测验，借此促进故障分析。

在一实施例中，参考图3B，第一叠层321进一步包含对应于导电垫222及226的两个导电垫(未单独展示)。类似地，参考图3C，第二叠层323进一步包含将两个下伏导电垫电耦合到对应导电垫222及226的导电通路(未单独展示)。此外，参考图3G，第五叠层329进一步包含对应于导电垫222及226的两个导电垫(未单独展示)。类似地，第四叠层327进一步包含将两个导电垫分别电耦合到导电垫222及226的导电通路(未单独展示)。上述导电垫及关于导电垫222或226的导电通路的串接配置及形成方法类似于导电垫224的那些串接配置及形成方法，即，构件由导电垫310、224及316以及导电通路312及314构成。

参考图3H，当完成第一导电迹线202及第二导电迹线212时，可执行另一回合的VC扫描测试。VC扫描测试可类似于图3E中图解说明的所述VC扫描测试。在一实施例中，参考图3I，可继VC扫描测试之后执行另一回合的CP测试。举例来说，将分别运送高电压及低电压的一对探头探针分别应用于导电垫222及226。为了减轻测量偏差，经接地以供在VC扫描测试中使用的导电垫224在CP测试期间不用作高电压输入。在一实施例中，可改变图3H及3I的次序。在一实施例中，在第四叠层327形成之前，已完成针对图3E中的短路及开路的VC扫描测试。在所述情形中，可省略图3H中的VC扫描测试。在另一实施例中，可省略图3F中的第一CP测试，即，在第二导电迹线218完全形成之前执行的CP测试。当测试图案106的整个电路准备就绪时，可在图3I的阶段期间进行整个CP测试。

图3J图解说明根据某些实施例的测试图案106。图3J中的测试图案106类似于图3I中的所述测试图案，除了导电通路308延伸到半导体晶片101的衬底。半导体晶片101的衬底充当测试图案106的接地层。在某些实施例中，可省略导电层304及/或绝缘层306，如先前所论述。

图3K是根据本公开的某些实施例基于图3A到3J中的制造操作的最终测试图案106的透视图。参考图3H及3K，分别形成于第一叠层321及第五叠层329中的导电垫310及316分别透过导电通路312及314电耦合到第三叠层325中的导电垫224。类似地，尽管在图3A到3J的剖面图中未展示，但分别形成于第一叠层321及第五叠层329中的导电垫340及346分别透过导电通路342及344电耦合到第三叠层325中的导电垫222。而且，导电垫356形成于第五叠层329中且透过导电通路354电耦合到第三叠层325中的导电垫226。每一组导电通路312、314、322、324及354形成为多边形柱的阵列，如图3K的实施例中所展示。然而，此些通路的其它配置及数目可取决于设计要求而不同且仍在本公开的所涵盖范围内。

图4A及4B是展示根据某些实施例的测试图案106的图像401的示意图。可使用图1中的能量源120的VC扫描模式形成图像401。如图3E中所展示，图像401是使用扫描操作而形成。参考图4A，E射束410可用于扫描测试图案106，同时形成VC扫描图像401。E射束410的射束图案可具有条带形状或方块形状。在本实施例中，为E射束410选用水平条带形状，其中E射束410投射到测试图案106上且E射束410在单通中分别横越第一导电迹线202及第二导电迹线212的大致所有平行指状物208及218。然后，沿着y-轴以重复射束条带410扫描整个测试图案106。

指状物208可充当设计规则的基准，例如半导体装置102的导电线之间的最小间距。假定第一导电迹线202在区域AOC(由虚线框图解说明)中包含开路或高阻抗缺陷。当E射束410扫描穿过指状物208及218时，连接到导电垫224的第一导电迹线202的第一部分P1可在图像401中展现亮阴影(表达为空白区段)。第一导电迹线202的剩余部分(称为第二部分P2)可在图像401中展现暗阴影(表达为斜线条带区段)。如先前所论述，因为导电垫224接地，因此电耦合到导电垫224的第一导电迹线202或第二导电迹线212的任何部分(即，第一部分P1)将接收且吸收自由电子。同时，不接收由接地层304供应的充足自由电子的第一导电迹线202的一部分(例如，第二部分P2)将归因于缺乏自由电子而展现暗阴影。因此，第一部分P1中的区段将被照射且在图像401中展现亮阴影，但第二部分P2中的区段将在图像401中展现暗阴影。在一实施例中，第一导电迹线202的整个第一部分P1被照射，这是因为自由电子运行穿过整个第一部分P1。

当测试工程师检验与E射束410相交的测试图案106的部分时，所述工程师将看见具有亮阴影或暗阴影的序列相交分段。基于第一导电迹线202的第一部分P1与第二部分P2之间的高反差比，测试工程师可目视确定开路问题位于第一导电迹线202的区域AOC内。在一实施例中，将区域AOC确定为第一导电迹线202的视觉连续部分，其中所述部分具有第一端E1及第二端E2。连接到导电垫224的第一端E1展现亮阴影，而第二端E2展现暗阴影。此些视觉连续部分可归因于电路缺陷而不是电连续的。测验区域可限制为从第一导电迹线202的整个长度到区域AOC内的分段。

随后，测试工程师可进行额外测量以定位第一端E1与第二端E2之间的分段中的电路缺陷。举例来说，如图4B中所展示，进一步扫描区域AOC，其中E射束140投射到区域AOC的一部分或整个区域AOC。举例来说，E射束415形成为垂直条带形状以涵盖第一端E1所驻存的问题指状物208P的区段。容易确定电路缺陷是否存在于由E射束415涵盖的区域内。通过遵循此定位方法，搜索区域逐渐减少直到发现电路缺陷。

关于第二导电迹线212，第二导电迹线212的区段214及216在E射束410的VC扫描操作时仍未形成。因此，仅指状物218经历测验。在一实施例中，指状物218平行布置且彼此电隔离。指状物218可经形成以充当设计规则的基准，例如半导体装置102的导电线之间的最小线宽度或线间距。因为无指状物218被设计成耦合到接地层304或导电垫224，因此在理想情形中指状物218将展现暗阴影。

图4C及4D是展示根据某些实施例的测试图案106的图像402的示意图。可使用图1中的能量源120的VC扫描模式产生图像402。图像402是使用图3E中的VC扫描操作而产生。E射束420可用于在产生图像402中扫描测试图案106。E-射束420的射束图案可包含类似于E射束410的所述水平条带形状的水平条带形状。可使用运行跨越所有指状物208及218的扫描条带420扫描整个测试图案106。在本实施例中，图像402显示所有指状物208遍及第一导电迹线202展现亮阴影。此些亮阴影指示第一导电迹线202中未出现开路或高阻抗缺陷。而且，图像402展示指状物218S展现亮阴影，而其它指状物218展现暗阴影。测试工程师可因此确定仅指状物218S由于有缺陷制作过程而电短接到第一导电迹线202的与其邻近的指状物208。测验区域可限制为从所有区段218到指状物218S周围的区域。

随后，如图4D中所图解说明，测试工程师可进行额外测量以定位指状物218S周围的电路缺陷。由于仅需要指状物218S与附近导电区段之间的短路的小接触区域来允许自由电子流动跨越整个指状物218S，因此VC扫描图像可能不足以识别短路的精确位置。因此，产生图像402的每一方块的放大视图的方块模式可是必要的，以允许测试工程师通过获得电路的放大变焦视图来识别精确位置且测验指状物218S周围的几何结构或布局。形成为具有方块形状的E射束425经投射以涵盖指状物218S及其周围事物。与用于第一导电迹线202的扫描方法仅使用VC扫描图像401相比，图4D中的第二导电迹线212的故障检测可进一步涉及以物理模式进行的目视检验步骤。

图5是展示根据某些实施例的测试方法500的流程图。在步骤502处，提供半导体晶片。在步骤504处，在半导体晶片上形成多个半导体装置。在一实施例中，半导体晶片包含形成为格栅的切割道区域且半导体装置由所述切割道区域分离。在步骤506处，毗邻于半导体装置，至少部分形成一对交替布置、间隔开的导电迹线。在一实施例中，仅完成所述导电迹线对中的一个而另一个仍未完成。在一实施例中，在切割道区域中形成交替布置、间隔开的导电迹线对。

在步骤508处，将导电迹线中的一个的一端接地。在一实施例中，通过将导电迹线中的一个的端电耦合到半导体晶片中的接地层而执行接地。在一实施例中，将经接地端选择为可与后续电路探测(CP)测试相容。

在步骤510处，用E射束扫描导电迹线对的暴露表面。在步骤512处，在执行扫描的同时获得电压反差(VC)扫描图像。在步骤514处，确定导电迹线对的布线特性，例如开路缺陷或短路。

在步骤516处，确定是否在导电迹线对中发现任何缺陷。如果确定，那么在步骤518处将半导体晶片确定为损坏。可废弃所述半导体晶片且方法500可返回到步骤502以起始另一回合的晶片制作。如果确定未检测到电路缺陷，那么在步骤520处对导电迹线执行CP测试。

在步骤522处，确定是否在导电迹线对中发现任何缺陷。如果确定，那么在步骤518处将半导体晶片确定为损坏。可废弃所述半导体晶片且方法500可返回到步骤502以起始另一回合的晶片制作。如果确定未检测到电路缺陷，那么在步骤524处继续且完成导电迹线对的形成。

在步骤526处，当已完成制造及测试操作时，将半导体晶片单粒化为个别裸片。在一实施例中，通过切穿切割道区域使得导电迹线对中的至少一部分被去除而执行单粒化。在一实施例中，通过单粒化操作去除切割道区域或导电迹线对。

根据一实施例，一种方法包含以下步骤：将第一导电迹线的第一端耦合到自由电子源；用电子束扫描第一导电迹线及第二导电迹线的暴露表面，第一导电迹线及第二导电迹线是交替布置且间隔开的；执行扫描的同时获得第一导电迹线及第二导电迹线的图像；及基于图像确定第一导电迹线及第二导电迹线的布线特性。

根据一实施例，一种方法包含以下步骤：形成第一导电迹线及第二导电迹线；在第一导电迹线的两端上沉积第一垫及第二垫；将第一垫接地；用电子束扫描第一导电迹线及第二导电迹线；在执行扫描的同时获得第一导电迹线及第二导电迹线的图像；及基于图像确定第一导电迹线及第二导电迹线的布线特性。

根据一实施例，一种方法包含以下步骤：形成第一导电迹线；形成第二导电迹线的一部分，第一导电迹线及第二导电迹线的部分是交替布置且间隔开的；在第一导电迹线的两端上沉积第一垫及第二垫；将第一垫耦合到电子源；用电子束扫描第一导电迹线及第二导电迹线的部分；在执行扫描的同时获得第一导电迹线及第二导电迹线的图像；基于图像确定第一导电迹线及第二导电迹线的布线特性；及形成第二导电迹线的其它部分以完成第二导电迹线。

前述内容概述数个实施例的构件使得所属领域的技术人员可更好地理解本公开的方面。所属领域的技术人员应了解，其可容易地将本公开用作设计或修改其它过程及结构的基础以达到本文中引入的实施例的相同目的及/或达成相同优点。所属领域的技术人员还应认识到，此些等效构造并不违背本公开的精神及范围，且在不违背本公开的精神及范围的情形下，其可在本文中进行各种改变、替代及变更。

符号说明

100 测试系统

101 半导体晶片/晶片

102 半导体装置

104 切割道区域/切割道

106 测试图案

120 能量源

130 成像装置

140 测试探测装置/电子束

142 探头探针

202 第一导电迹线/导电迹线/相应导电迹线/第一迹线

204 区段

206 区段

208 区段/指状物/平行指状物/邻近指状物

212 第二导电迹线/导电迹线/相应导电迹线

214 区段

216 区段/导电通路

218 区段/指状物/平行指状物

218s 指状物

222 导电垫/测试垫/垫

224 导电垫/测试垫/垫

226 导电垫/测试垫

304 导电层/接地层

306 绝缘层

308 导电通路

310 导电垫

311 基底叠层

312 导电通路

314 导电通路

316 导电垫

321 第一叠层

322 介电层/导电通路

323 第二叠层

324 导电通路

325 第三叠层

327 第四叠层

329 第五叠层

330 介电层

332 介电层

340 导电垫

342 导电通路

344 导电通路

346 导电垫

354 导电通路

356 导电垫

401 图像/电压反差扫描图像

402 图像

410 电子束/重复射束条带/图像

415 电子束

425 电子束

500 测试方法/方法

502 步骤

504 步骤

506 步骤

508 步骤

510 步骤

512 步骤

514 步骤

516 步骤

518 步骤

520 步骤

522 步骤

524 步骤

526 步骤

E1 第一端

E2 第二端

P1 第一部分

P2 第二部分

Claims

1.一种测试晶片的方法，其包括：

在半导体芯片上的互连结构中沉积一导电层，其中所述导电层经配置接地；

在所述导电层上形成第一导电迹线和第二导电迹线且将所述第一导电迹线的第一端耦合到所述导电层；

用第一电子束在所述第一导电迹线及所述第二导电迹线的暴露表面上执行第一扫描，所述第一导电迹线及所述第二导电迹线是交替布置且间隔开的；

在执行所述第一扫描的同时获得所述第一导电迹线及所述第二导电迹线的图像；

基于所述图像确定所述第一导电迹线及所述第二导电迹线的布线特性；

响应确定在所述第一导电迹线和所述第二导电迹线中没有发现缺陷，在所述互连结构的第二层中形成第三导电迹线，所述第三导电迹线电连接所述第二导电迹线的断开区段；

用第二电子束在所述第三导电迹线的暴露表面上执行第二扫描；和

基于所述第二扫描确定所述第二导电迹线和所述第三导电迹线的布线特性。

2.根据权利要求1所述的方法，其中用所述第一电子束在所述第一导电迹线及所述第二导电迹线的所述暴露表面上执行所述第一扫描包括横越所述第一导电迹线及所述第二导电迹线的所有平行指状物。

3.根据权利要求1所述的方法，其中确定所述第一导电迹线及所述第二导电迹线的布线特性包括检测在所述第一导电迹线中是否存在开路或高阻抗缺陷。

4.根据权利要求3所述的方法，其中基于所述图像确定所述第一导电迹线及所述第二导电迹线的布线特性包括识别包含所述开路或所述高阻抗缺陷的分段，所述分段具有第一端及第二端，所述第一端具有亮阴影且所述第二端具有暗阴影。

5.根据权利要求4所述的方法，其中所述分段的所述第一端连接到所述第一导电迹线的所述第一端。

6.根据权利要求1所述的方法，其中确定所述第一导电迹线及所述第二导电迹线的布线特性包括检测所述第一导电迹线与所述第二导电迹线之间是否存在短路。

7.根据权利要求6所述的方法，其中所述第二导电迹线包括在用所述第一电子束在所述第一导电迹线及所述第二导电迹线的所述暴露表面上执行所述第一扫描之前与所述第一导电迹线交错的多个断开电连接的指状物。

8.根据权利要求7所述的方法，其中响应于所述第二导电迹线的至少一个断开电连接的指状物的图像展现亮阴影检测所述第一导电迹线与所述第二导电迹线之间的所述短路。

9.根据权利要求1所述的方法，其中在所述第一导电迹线及所述第二导电迹线的所述暴露表面上执行所述第一扫描之前，在所述半导体晶片的切割道区域中形成所述第一导电迹线及所述第二导电迹线。

10.根据权利要求9所述的方法，其进一步包括通过从所述半导体晶片去除所述切割道区域而单粒化所述半导体晶片。

11.根据权利要求1所述的方法，其进一步包括响应于确定在所述第一导电迹线及所述第二导电迹线中未发现缺陷而使用探头装置测试所述第一导电迹线及所述第二导电迹线。

12.根据权利要求11所述的方法，其中使用探头装置测试所述第一导电迹线及所述第二导电迹线包括将低电压及高电压施加于所述第一导电迹线的所述第一端及与所述第一端相对的第二端上。

13.一种测试晶片的方法，其包括：

在半导体芯片上的互连层的第一层中沉积一导电层，所述导电层经配置接地；

在所述第一层上的第二层中形成第一导电通路；

在所述第二层上的第三层中形成第一导电迹线及第二导电迹线，所述第一导电迹线包括多个经连接第一指状物和所述第二导电迹线包括多个断开第二指状物；

在所述第一导电迹线的两端上的所述第三层中沉积第一垫及第二垫；

通过将所述第一垫透过所述第一导电通路电连接到所述导电层将所述第一垫接地；

用第一电子束在所述第一导电迹线及所述第二导电迹线上执行第一扫描；

在执行所述第一扫描时的同时获得所述第一导电迹线及所述第二导电迹线的图像；

响应确定在所述第一导电迹线和所述第二导电迹线中没有发现缺陷，在所述第二层上的第三层中形成第三导电迹线，以电互连所述第二导电迹线的所述断开第二指状物；

14.根据权利要求13所述的方法，其进一步包括在所述第二层和所述第三层之间的第四层中沉积第三垫，其中将所述第一垫接地进一步包括透过所述第三垫将所述第一垫电耦合到所述导电层。

15.根据权利要求14所述的方法，其进一步包括在第四层中沿垂直于所述多个经连接第一指状物的方向上形成第五导电迹线，其中形成所述第一导电迹线包括将所述第一导电迹线的所述多个第一指状物电连接到所述第五导电迹线。

16.根据权利要求13所述的方法，其进一步包括在所述第二导电迹线的一端上形成第四垫。

17.根据权利要求16所述的方法，其进一步包括响应于确定在所述第一导电迹线及所述第二导电迹线中未发现缺陷而将测试探头应用于所述第二垫及所述第四垫。

18.一种测试晶片的方法，其包括：

在半导体芯片上沉积一用作接地的导电层；

形成第一导电迹线；

形成第二导电迹线的第一部分，所述第一导电迹线及所述第二导电迹线的所述第一部分是交替布置且间隔开的，所述第一部分包含平行所述第一导电迹线的断开指状物；

在所述第一导电迹线的两端上沉积第一垫及第二垫；

将所述第一垫耦合到自由电子源；

用第一电子束在所述第一导电迹线及所述第二导电迹线的所述第一部分上执行第一扫描；

响应确定所述第一导电迹线和所述第二导电迹线的所述布线特性符合设计规则，形成所述第二导电迹线的第二部分以完成所述第二导电迹线，所述第二部分电互连至所述断开指状物；及

用第二电子束在经完成的所述第二导电迹线上执行第二扫描且确定经完成的所述第二导电迹线的布线特性。

19.根据权利要求18所述的方法，其中将所述第一垫耦合到电子源包括将所述自由电子源耦合到接地层。

20.根据权利要求18所述的方法，其进一步包括在所述半导体芯片中形成多个半导体装置，其中所述第一导电迹线和所述第二导电迹线形成于所述半导体芯片上的分隔所述半导体装置的切割道区域中；及响应确定经完成的所述第二导电迹线的所述布线特性符合设计规则，通过切穿所述切割道区域并移除所述第一和第二导电迹线，将所述半导体装置分成单独的裸片。