CN108695183A - 网络跟踪先前层级减除的装置及方法 - Google Patents

Abstract

本发明涉及网络跟踪先前层级减除的装置及方法，揭示一种执行芯片中的集成电路结构的连通性测试的方法。该连通性测试执行于该芯片的第一层级。在该芯片中识别潜在缺陷位置，其表示因过孔开路或过孔短路而容易系统性失效的过孔位置。将该潜在缺陷位置转换至该芯片的第二层级的过孔位置。该第二层级位于该第一层级下方。在转换热点以后，检查该第二层级有无缺陷。检查该第一层级上的该过孔位置有无缺陷。将该第二层级的所有缺陷转换至该第一层级的该过孔位置。利用该第二层级的该转换缺陷及该第一层级的该缺陷的先前层级减除形成缺陷的网络跟踪。

Description

网络跟踪先前层级减除的装置及方法

技术领域

本发明涉及半导体装置例如集成电路的制造，尤其涉及检查集成电路及检测缺陷的方法。

背景技术

由于半导体制造领域中持续的技术创新，正在开发具有较大规模集成及较高装置密度以及较低功耗及较高操作速度的集成电路芯片。一般来说，为制造集成电路，利用前端工艺(front-end-of-line；FEOL)制程技术在硅晶圆的表面内形成分立的半导体装置，接着执行后端工艺(back-end-of-line；BEOL)制程技术以在该半导体装置上方形成多层级金属互连网络，从而在半导体装置之间提供布线及接触以形成想要的电路。当基于亚微米及以下尺寸设计的半导体集成电路时，由于制程条件的细微变动可产生图案化特征的较大尺寸偏差或其他电性缺陷，因此实行严格的尺寸控制很重要。在此方面，通常在开发的不同阶段/层级检查半导体晶圆，以确保质量控制并检测及消除关键的良率限制缺陷。

在整个技术的良率提升期间，设计系统性缺陷造成半导体设计制程的关键良率瓶颈。过孔开路及短路是常见的良率损失原因。幸运的是，可检测开路及短路。检测系统性过孔故障的最有效方式之一是利用电子束(e-beam)电压对比(voltage contrast；VC)检查，以将硅中的过孔的电压对比与设计比较。电子束检查是一种常见的技术，其利用SEM(scanning electron microscope；扫描电子显微镜)通过次级电子图像的VC检查检测半导体晶圆上的电性及物理缺陷。一般来说，电子束VC检查涉及用SEM所发射的聚焦电子束扫描晶圆的目标区域。该电子束照射该目标区域，引起次级电子的发射，次级电子检测器沿该电子束的扫描路径测量该次级电子发射的强度。当扫描一个区域时，来自该电子束的电子诱发表面电压，该表面电压因被照射特征的差别电荷积累而在该扫描区上变化。VC检查操作的原则为：扫描区域上的诱发表面电压的差异会引起次级电子发射强度的差异。例如，对于导电特征，由于缺陷结构与非缺陷结构之间的充电差异，电性缺陷可被检测为电压对比缺陷。

此类电子束检查可在特定的逻辑图案中利用VC有效检测开路过孔或过孔短路。问题是，当检测到开路或短路时，不清楚该开路或短路是在当前的过孔层级还是在该结构的前一层级。

发明内容

对于块体(bulk)技术，当用在线电子束检查上检查过孔开路(或过孔短路)时，不清楚是当前层级的过孔开路(或短路)还是前一层级的过孔开路(或短路)。本文中所述的方法能够过滤掉干扰缺陷(来自前一层级的开路或短路)，从而可提供当前层级的缺陷的纯计量。

在集成电路芯片的设计期间，在晶圆中识别因过孔开路或过孔短路而容易系统性失效的位置。在该芯片的制造期间，通过VC(电压对比)检查在该芯片的一个层级执行该芯片中的集成电路结构的连通性测试。该VC检查可在形成该集成电路结构并沉积第一金属层M1以后执行。(如现有技术所已知，芯片的各种层级按沉积顺序编号。例如，要沉积的第一金属层为M1；要沉积的第二金属层为M2等。对连接金属层的过孔进行类似编号。例如，在M1与M2之间是V1，在M2与M3之间是V2等)。该VC检查识别潜在缺陷位置。将该潜在缺陷位置转换至该芯片的第二层级的过孔位置。在转换该潜在缺陷位置以后，检查该第二层级有无缺陷。接着，检查该第一层级(其在制程序列中较晚出现)上的该过孔位置有无缺陷。将该第二层级的所有缺陷转换至该第一层级的该过孔位置。利用该第二层级的该转换缺陷及该第一层级的该缺陷的先前层级减除形成当前层级的缺陷的纯计量。

依据一种检测集成电路结构的晶圆中的芯片的层级中的缺陷的示例方法，在芯片的选定层级中识别因过孔开路或过孔短路而容易系统性失效的过孔位置。利用设计分析软件在该芯片的该选定层级执行这些位置的连通性测试，过滤如果存在缺陷不会显示VC信号的所有过孔位置。将该潜在缺陷位置(本文中有时称为热点)转换至位于该选定层级下方的下方层级的过孔位置。在转换该潜在缺陷位置以后，在该下方层级执行检查。该检查识别过孔开路或过孔短路缺陷。接着，处理该晶圆至该选定层级。也就是说，可执行晶圆的传统制程，例如沉积介电层，图案化及蚀刻金属，图案化及蚀刻过孔层级，用金属填充过孔，以及晶圆的CMP(化学机械抛光)。接着，在该选定检查层级上的该过孔位置上执行检查。利用网络跟踪过程将位于该下方层级(也就是，位于该选定层级下方)的所有缺陷转换至上方该选定层级的该过孔位置。自该选定层级的该缺陷减除位于该选定层级下方的该层级的该缺陷。

依据本文中的另一种示例方法，在芯片的选定层级执行集成电路结构的连通性测试。在该芯片中识别潜在缺陷位置，其集中于因过孔开路或过孔短路而容易系统性失效的过孔位置。将该潜在缺陷位置转换至与该选定层级的该过孔位于同一网络上的该芯片的第二层级的过孔位置。该第二层级位于该选定层级下方。在转换该潜在缺陷位置以后，在该芯片的该选定层级及该芯片的该第二层级的各过孔位置上执行缺陷的电子束电压对比比较检查。将该第二层级的所有缺陷转换至该选定层级的该过孔位置。自该选定层级的该缺陷减除该第二层级的该缺陷。

依据另一种示例方法，识别芯片中因过孔开路或过孔短路而容易系统性失效的潜在缺陷位置。通过向该芯片的选定层级施加电压而在该芯片中执行连通性测试。通过测量该选定层级的区域的电荷来定位在该连通性测试期间充电相对小于该选定层级的周围区域的位于该选定层级下方的层级的区域，从而在该选定层级下方的该层级中识别错误位置。利用网络跟踪工具识别与该错误位置电性连接的该选定层级中的区域，从而将该错误位置转换至该芯片的该选定层级。在转换该错误位置以后，通过减除转换至该选定层级下方的层级中的已知缺陷的该错误位置生成该选定层级上的过孔检查位置。通过仅检查该选定层级过孔检查位置有无缺陷来识别该选定层级中的缺陷过孔。

附图说明

参照附图从下面关于本文中的示例实施例的详细说明将更好地理解上述及其它示例目的、态样及优点，该些附图并不一定按比例绘制且其中：

图1显示依据本文中的结构及方法位于衬底的不同层级中的四类节点；

图2显示依据本文中的结构及方法位于衬底的不同层级中的缺陷；

图3及图4显示依据本文中的结构及方法的衬底的不同层级的布局；

图5显示用以说明本文中的实施例的流程图；

图6显示用以说明本文中的实施例的流程图的一部分；

图7显示用以说明本文中的实施例的替代步骤的流程图；

图8显示用以说明本文中的其它实施例的流程图；以及

图9显示用以说明本文中的实施例的流程图。

具体实施方式

依据本文中的方法，在芯片检查期间将当前层级缺陷与先前层级缺陷分开。值得注意的是，电子束电压对比检查的吞吐量(throughput)非常有限。当前的工具仅可在晶圆上每小时检查数万个热点，而晶圆上的过孔数是数十亿计。因此，知道检查哪里促进成功的检查。先前层级的随机检查不适用于先前层级减除，因此不能使用。通过识别因过孔开路或过孔短路而容易系统性失效的过孔位置并执行连通性检查来限制位置的列表，本文中所述的制程确定在检查层级检查哪里。

连通性测试是指测量芯片中的电性连接的状态，以验证电路装置与其它正常连接。此类型测试可发现不良的芯片接合、不良的芯片插座、不良的印刷电路板、不良的印刷电路板插座、不良的布线等。

一旦获得识别目标过孔的位置的数据，即将这些过孔位置转换至位于与先前检查层级相同的网络上的相应过孔位置(从先前层级的未转换数据的先前层级减除将具有有限的益处，因为不会减除在检查层级过孔缺陷与先前层级过孔缺陷之间的最大距离(在先前层级减除过程中所定义的标准)之外的先前层级缺陷)。

鉴于上述，本文中揭示检测集成电路结构的芯片的层级中的缺陷的方法。依据一种示例方法，在芯片的选定层级中识别因过孔开路或过孔短路而容易系统性失效的过孔位置。在该芯片的该选定层级执行该芯片中的集成电路结构的连通性测试，以过滤掉如果存在缺陷不会显示电压对比信号的所有过孔位置。将剩余的过孔位置称为潜在缺陷位置。(有时将潜在缺陷位置称为热点，以表示围绕各过孔检查的小区域)。将该潜在缺陷位置转换至位于该选定层级下方的层级(在本文中有时称为前一层级)的过孔位置。在转换该热点以后，在位于该选定层级下方的该层级执行检查。该检查识别过孔开路或过孔短路缺陷。在该选定层级上的该过孔位置上执行检查。将位于该选定层级下方的该层级的所有缺陷转换至上方该选定层级的过孔位置。利用位于该选定层级下方的该层级的该转换缺陷及该选定层级的该缺陷的先前层级减除形成缺陷的网络跟踪。

在芯片制造中，在兴趣的层级的每个过孔或金属形状(例如，过孔2或金属3层)会具有不同量的虚拟接地。虚拟接地意味着阻止在电压对比检查期间充电，是至与该过孔或金属线连接的电性节点的晶圆衬底的电容及泄漏(leakage)的函数。在泄漏最小的情况下，节点将依据针对电容器的欧姆定律充电：I＝C*dV/dt或dV＝(I*dt)/C。请参照图1，对于块体技术(在标准的正模式条件下)，与PFET源极或漏极(S/D)接触连接的节点(以101表示)通常具有最大虚拟接地，因为该PFET S/D被正向偏置至Nwell，其通常很大。与NFET S/D接触连接的节点(以104表示)或栅极接触(以107表示)会具有显著较低量的虚拟接地，因为NFETS/D接触至P掺杂衬底结被反向偏置，且栅极通过栅极氧化物与衬底隔离。不到达晶体管层级的节点被称为浮置，以110表示，且通常具有更小的虚拟接地。由于布线的总长度及其它因素，这四种类型内部的虚拟接地具有进一步的变化。

请参照图2，左边的结构显示位于兴趣的过孔(Vx)的缺陷202。缺陷202被显示为位于第二金属化层级M2与M3层级之间的开路。中间的结构显示位于该兴趣的层级下方的在M1层级与M2层级之间的先前层级(Vx-1)的缺陷205。右边的结构显示也在先前层级的缺陷208。缺陷208是位于该兴趣的层级下方的在集成电路组件与第一金属化层级M1之间的开路。要注意的是，各缺陷202、205、208被示例为开路，不过针对短路的方法是类似的。

本文中的方法支持一种利用先前层级减除的概念的变化来减除所有先前层级开路的方式。先前层级减除可用于利用明场、暗场及电子束检查工具的物理缺陷检查。通过此技术，将当前检查结果与在先前层级的检查结果比较。具有与前一层级所检测的缺陷相同的X、Y坐标的任意当前层级缺陷被视为先前层级缺陷，并自当前层级检查结果减除。不过，对于电压对比缺陷，先前层级减除不起作用，因为电压对比信号可依据在当前及先前层级的过孔的位置而大幅偏移，如图3中所示。因此，先前层级的检查使用通过网络跟踪工具所确定的转换潜在缺陷位置(也就是，检查位置)。图4显示先前层级检查的热点的偏移。要注意的是，该偏移可远大于图示。另外，热点视场通常较大。接着，利用网络跟踪工具以相反方向转换此先前层级的电压对比缺陷，以供先前层级减除。

在图5中的方块图中概述使用先前层级减除来检测过孔开路的方法。首先，在过程515，识别因过孔缺陷而容易系统性失效的过孔位置(Vx)。该过孔缺陷可为过孔开路或过孔短路。在过程525，执行连通性检查。此检查将过孔位置的列表减少至如果存在缺陷会具有强电压对比信号的过孔位置。对于开路，该过孔必须具有强虚拟接地，如上面所定义。在过程535，将这些过孔位置转换至前一层级(Vx-1)的过孔位置。(注意：对于单向图案化，仅需X或Y转换)。在过程545，在该前一层级执行过孔缺陷的检查。可使用合适的检查程序，例如芯片-芯片(die-to-die)的检查。在过程555，检查该Vx过孔位置有无缺陷。在过程565，将该Vx-1层级中的缺陷转换至上方该层级的过孔位置。在过程575，利用该Vx-1层级的该转换缺陷及该Vx层级的该缺陷执行先前层级减除。此方法的输出是仅归因于该选定层级的过孔开路的列表。

在过程515，可通过图案标记识别容易系统性失效的Vx位置，该图案标记通常是表示电性网络的过孔的尺寸的标记。接着，在过程525，可将与图案标记关联的形状分成3个分区(bin)。与该标记关联的形状为顶部层级特征：对于过孔开路，其为过孔；对于过孔短路，其为顶部金属线。

过程525产生与兴趣的分区的标记关联的形状(通常向下连接至PFET鳍片的过孔)。请参照图6，生成先前层级关注区(方块535)。部分网络是向下至先前检查点的所有事物。如图6中所示，提取在目标层级(Vx)上的目标分区中的形状与在前一层级(Vx-1)上的形状之间的部分网络。将所提取网络上的前一层级(Vx-1)的形状处理为电子束关注区606。也就是说，过程535可包括提取从Vx至Vx-1的部分网络(过程535A)，并将所提取网络上的前一层级(Vx-1)的形状转换为电子束关注区(过程535B)。该电子束关注区是用于过程565中的转换的潜在缺陷位置。

图7显示使用EDA(electronic design automation；电子设计自动化)工具(例如，cadence PVS、Mentor Graphics SVRF)的一个替代工作流程，其中，通过移除在Vx-1检测到开路之处的图案可调整热点列表。这替代图5中的过程步骤565及575。如图7中所示，在过程717，将V2层级中的缺陷转换为该EDA中的违反标记。类似地，在过程727，将V3层级中的缺陷转换为该EDA中的违反标记。在过程737，识别不与该V2违反标记重叠的V3违反标记。在过程747，生成在Vx层级的过孔开路的缺陷列表。

图8显示使用先前层级减除来检测过孔开路的一种替代方法。在过程818，识别因过孔缺陷而容易系统性失效的选定Vx层级上的过孔位置。该过孔缺陷可为过孔开路或过孔短路。在过程828，执行连通性检查。此检查将过孔位置的列表减少至如果存在缺陷会具有强电压对比信号的过孔位置。对于开路，该过孔必须具有强虚拟接地，如上面所定义。在过程838，将这些过孔位置转换至前一层级(Vx-1)的过孔位置。在过程848，在该先前层级执行过孔缺陷的检查。在过程858，自网络表移除具有先前层级缺陷的过孔位置，因为它们将无法显示选定Vx层级上的缺陷。在过程868，检查在选定Vx层级上的剩余过孔。此替代方法的输出也是仅归因于该选定层级的过孔开路的列表。

图9显示一种示例方法的逻辑流程图，其中，可使用已发现缺陷的先前层级减除来识别在因过孔开路或过孔短路而容易系统性失效的位置的潜在缺陷。在905，执行芯片中的集成电路结构的连通性测试。该连通性测试执行于该芯片的选定层级(Vx)。在910，在该芯片中识别潜在缺陷位置，其表示因过孔开路或过孔短路而容易系统性失效的过孔位置。在915，将该潜在缺陷位置转换至位于该选定层级下方的该芯片的前一层级(Vx-1)的过孔位置。在920，在转换该热点以后，检查前一层级(Vx-1)有无缺陷。在925，检查选定层级(Vx)的该过孔位置有无缺陷。在930，将前一层级(Vx-1)的缺陷转换至选定层级(Vx)的该过孔位置。在935，自选定层级(Vx)的该缺陷减除前一层级(Vx-1)的该转换缺陷。

如上所述的方法可用于集成电路芯片的制造中。制造者可以原始晶圆形式(也就是说，作为具有多个未封装芯片的单个晶圆)、作为裸芯片，或者以封装形式分配所得的集成电路芯片。在后一种情况中，该芯片设于单芯片封装件中(例如塑料承载件，其具有附着至母板或其它更高层次承载件的引脚)或者多芯片封装件中(例如陶瓷承载件，其具有单面或双面互连或嵌埋互连)。在任何情况下，接着将该芯片与其它芯片、分立电路元件和/或其它信号处理装置集成，作为(a)中间产品例如母板的部分，或者作为(b)最终产品的部分。该最终产品可为包括集成电路芯片的任意产品，涉及范围从玩具及其它低端应用直至具有显示器、键盘或其它输入装置以及中央处理器的先进电脑产品

参照依据本文中的实施例的方法、装置(系统)及电脑程序产品的流程图及/或方块图在本文中说明本揭示的态样。应当理解，流程图及/或二维方块图的每个方块以及流程图及/或方块图中的方块组合可通过电脑程序(program)指令实施。可向通用电脑、专用电脑或其它可编程数据处理装置的处理器提供这些电脑可读程序指令以产生机器，从而使该些指令(通过该电脑或其它可编程数据处理装置的处理器执行)创建用以实施该流程图及/或方块图或方块中所指定的功能/动作的方式。

该些电脑程序指令也可被加载至电脑、其它可编程数据处理装置或其它装置上，以在该电脑、其它可编程数据处理装置或其它装置上执行一系列操作步骤，从而产生电脑实施过程，以使执行于该电脑、其它可编程数据处理装置或其它装置上的该些指令提供用以实施该流程图及/或方块图方块中所指定的功能/动作的过程。

应当理解，本文中所使用的术语仅是出于说明特定实施例的目的，并非意图限制本揭示。除非上下文中另外明确指出，否则本文中所使用的单数形式“一个”以及“该”也意图包括复数形式。还应当理解，当用于此说明书时，术语“包括”表明所述特征、整体、步骤、操作、元件和/或组件的存在，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件，和/或其群组。

另外，本文中所使用的术语例如“右”、“左”、“垂直”、“水平”、“顶部”、“底部”、“上方”、“下方”、“正上方”、“正下方”、“平行”、“垂直”等被理解为当它们以附图中取向并显示时的相对位置(除非另外指出)。术语例如“接触”、“在...上”、“直接接触”、“毗邻”、“直接相邻”等表示至少一个元件物理接触另一个元件(没有其它元件隔开所述元件)。

权利要求中的所有方式或步骤加功能元素的相应结构、材料、动作及等同意图包括执行该功能的任意结构、材料或动作结合具体请求保护的其它请求保护的元素。对本发明的各种实施例所作的说明是出于示例目的，而非意图详尽无遗或限于所揭示的实施例。许多修改及变更将对于本领域的普通技术人员显而易见，而不背离所述实施例的范围及精神。本文中所使用的术语经选择以最佳解释所述实施例的原理、实际应用或在市场已知技术上的技术改进，或者使本领域的普通技术人员能够理解本文中所揭示的实施例。

Claims (20)

1.一种方法，包括：

识别因过孔开路或过孔短路而容易系统性失效的芯片中的潜在缺陷位置；

通过向该芯片的选定层级施加电压而在该芯片中执行连通性测试；

通过测量该选定层级的区域的电荷来定位在该连通性测试期间充电相对小于该选定层级的周围区域的邻近该检查层级的层级的区域，从而识别邻近该选定层级的该层级中的错误位置；

利用网络跟踪工具识别与该错误位置电性连接的该选定层级中的区域，从而将该错误位置转换至该芯片的该选定层级；

在转换该错误位置以后，通过减除转换至邻近该选定层级的该层级中的已知缺陷的该错误位置生成过孔检查位置；以及

通过仅检查该选定层级中的该过孔检查位置有无缺陷来识别该选定层级中的缺陷过孔。

2.如权利要求1所述的方法，其中，该芯片中的缺陷包括过孔开路。

3.如权利要求1所述的方法，其中，识别错误位置还包括执行电子束电压对比比较检查。

4.如权利要求1所述的方法，其中，所述识别邻近该选定层级的该层级中的错误位置还包括将与图案标记关联的形状分成多个分区。

5.如权利要求4所述的方法，其中，该多个分区包括至少三个分区。

6.如权利要求4所述的方法，其中，该图案标记包括表示电性网络的标记。

7.如权利要求1所述的方法，其中，转换该错误位置使用该芯片的设计坐标。

8.一种检测集成电路结构的芯片的层级中的缺陷的方法，该方法包括：

识别芯片的选定检查层级中因过孔开路而容易系统性失效的过孔位置；

利用设计分析工具在该芯片中的易感位置执行集成电路结构的连通性测试，该设计分析工具过滤如果存在缺陷不会显示电压对比信号的所有过孔位置；

将潜在缺陷位置转换至位于该选定检查层级下方的层级的过孔位置；

在转换该潜在缺陷位置以后，在位于该选定检查层级下方的该层级执行第一检查，该第一检查识别过孔开路或过孔短路缺陷；

处理该芯片直至该选定检查层级；

在该选定检查层级上的该过孔位置上执行检查；

将位于该选定检查层级下方的该层级的所有缺陷转换至该选定检查层级的过孔位置；以及

自该选定检查层级的该缺陷减除位于该选定检查层级下方的该层级的该缺陷。

9.如权利要求8所述的方法，其中，在该选定检查层级上的该过孔位置上执行检查还包括执行电子束电压对比比较检查。

10.如权利要求8所述的方法，其中，执行在位于该选定检查层级下方的该层级的检查还包括执行芯片-芯片的检查。

11.如权利要求8所述的方法，其中，识别该芯片中容易系统性失效的过孔位置还包括将与图案标记关联的形状分成多个分区。

12.如权利要求11所述的方法，其中，该多个分区包括至少三个分区。

13.如权利要求11所述的方法，其中，该图案标记包括表示电性网络的标记。

14.如权利要求8所述的方法，其中，转换该潜在缺陷位置使用该芯片的设计坐标。

15.一种方法，包括：

利用设计分析工具在芯片的选定层级执行集成电路结构的连通性测试，该设计分析工具过滤如果存在缺陷不会显示电压对比信号的过孔位置；

识别该芯片中的潜在缺陷位置，其表示容易系统性失效的过孔位置；

将该潜在缺陷位置转换至与该选定层级的该过孔位于同一网络上的该芯片的前一层级的过孔位置，该前一层级位于该选定层级下方；

在转换该潜在缺陷位置以后，在该芯片的该选定层级及该芯片的该前一层级的各过孔位置上执行缺陷的电子束电压对比比较检查；

将该前一层级的所有缺陷转换至该选定层级的该过孔位置；以及

自该选定层级的该缺陷减除该前一层级的该转换缺陷。

16.如权利要求15所述的方法，其中，该系统性缺陷包括过孔开路或过孔短路。

17.如权利要求15所述的方法，其中，所述识别该芯片中的潜在缺陷位置还包括将与图案标记关联的形状分成多个分区。

18.如权利要求17所述的方法，其中，该多个分区包括至少三个分区。

19.如权利要求17所述的方法，其中，该图案标记包括表示电性网络的标记。

20.如权利要求15所述的方法，其中，转换该潜在缺陷位置使用该芯片的设计坐标。