CN101877326A - 集成电路的制造方法 - Google Patents

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Abstract

本发明提供一种集成电路的制造方法，该方法包括一电子束检测。上述方法包括形成一硅化物区域于一半导体基底上。于一实施例中，形成硅化物以提供接触至一元件构造例如一源极或漏极区域。接着实施一电子束扫描于该半导体基底，该电子束扫描包括一第一扫描和一第二扫描，该第一扫描比该第二扫描具有较低的着陆能量。于一实施例中，该第一扫描提供一暗硅化物图像分析以及一明硅化物图像分析。于一实施例中，该第二扫描提供一暗硅化物图像分析。在实施该电子束扫描后，继续该方法以形成一导电栓耦接该硅化物区域。本发明提供具有线上检测的集成电路的制造方法，而无需终止工艺或将试样物理性破坏。

Description

集成电路的制造方法
技术领域
本发明涉及制造集成电路的工艺，特别涉及线上(in-line)检测法以决定在制造集成电路的工艺中的缺陷。
背景技术
带电荷粒子束系统例如电子束(e-beam)检测系统可用于制造集成电路的工艺。上述系统具有高解析度，能够定出微小的物理缺陷，包括在制造过程中典型地使用光学检测系统所无法定位的缺陷。再者，电子束检测系统可用于线上(in-line)检测而无需将试样物理性破坏。
于集成电路制造过程中所实施的一典型的工艺为形成导电的硅化物区域。例如，硅化物区域可用于晶体管构件例如源极、漏极、和/或栅极构件的接触。随着技术节点(technology node，例如线宽)，硅化工艺变得更具挑战性。在硅化物区域中定出缺陷(例如遗漏硅化物、不适当的硅化物扩散)变得更关键，因其可影响元件性质包括导致漏电流、断路、短路、及其他可能的缺陷。因此，业界亟需的是改善上述缺陷的机制。
发明内容
为克服现有技术的缺陷，本发明的一实施例提供一种集成电路的制造方法。上述方法包括形成一硅化物区域于一半导体基底上。实施一电子束(e-beam)扫描于该半导体基底，该电子束扫描包括一第一扫描和一第二扫描。于一实施例中，该第一扫描比该第二扫描具有较低的着陆能量。在实施该电子束扫描后，形成一导电栓耦接该硅化物区域。
本发明另一实施例提供一种集成电路的制造方法。上述方法包括形成一硅化物区域于一半导体基底上。实施一第一电子束扫描于该半导体基底，该第一电子束扫描提供一明硅化物图像(BSI)以及一暗硅化物图像(DSI)。实施一第二电子束扫描于该半导体基底，该第二电子束扫描提供一第二(例如，强化的)暗硅化物图像(DSI)。
本发明又一实施例提供一种集成电路的制造方法。实施一第一电子束扫描于一半导体基底，该第一电子束扫描是处于一第一着陆能量(landingenergy)。接着实施一第二电子束扫描于该半导体基底，该第二电子束扫描是处于一第二着陆能量，该第二着陆能量高于该第一着陆能量。再者，该第一和第二电子束扫描的二者之一可修正成为一扫描方法(强化贴补图像搜集及分析，简称EPICA)于该半导体基底以监控一背景灰度值(GLV)。
本发明提供具有线上检测的集成电路的制造方法，而无需终止工艺或将试样物理性破坏。
为使本发明能更明显易懂，下文特举实施例，并配合附图，作详细说明如下。
附图说明
图1显示集成电路工艺的方法包括在形成钨栓塞后的电子束检测的一实施例的流程示意图；
图2显示集成电路工艺的方法包括在形成硅化物区域后的电子束检测的一实施例的流程示意图；
图3显示后硅化物电子束分析的方法的一实施例，其可使用于图2中的方法；
图4和图5显示以图3的方法所分析的装置的实施例的剖面示意图；
图6显示以图3的方法所产生的晶片地图的实施例的示意图；以及
图7、图8和图9显示监测多个晶片的漏电流趋势的实施例的图形。
并且，上述附图中的附图标记说明如下：
100～方法；
102-108～步骤；
200～方法；
202-206～步骤；
300～方法；
302-320～步骤；
400～装置；
402～硅化物区域；
404～栅极构件；
406～半导体基底；
408～电子束；
410～反射束；
500～装置；
502～硅化物区域；
504～电子束；
506～反射束；
600～密度地图；
602～较高的DSI密度区域；
604～较低的DSI密度区域；
700～BSI分析图；
800～BVC分析图；
900～WAT分析图。
具体实施方式
以下以各实施例详细说明并伴随着附图说明的范例，作为本发明的参考依据。在附图或说明书描述中，相似或相同的部分皆使用相同的附图标记。且在附图中，实施例的形状或是厚度可扩大，并以简化或是方便标示。再者，附图中各元件的部分将以分别描述说明，值得注意的是，图中未绘示或描述的元件，为本领域普通技术人员所知的形式，另外，特定的实施例仅为公开本发明使用的特定方式，其并非用以限定本发明。上述硅化物的检测为一工艺，其通过引用带电荷粒子束系统例如电子束(e-beam)检测所得到的优点，如以下所详述。然而，本领域普通技术人员可理解的是，其他工艺也具有相似的优点包括，例如形成其他导电区域在该硅化物区域(构造)之外或之中。
图1为一流程示意图，其显示方法100的一实施例作为在制造集成电路的工艺中的缺陷检侧。上述方法100始于步骤102，于其中形成一硅化物区域。该硅化物区域形成一接触或其一部分，例如提供电性和/或物理性耦接该基底上的一掺杂区域(例如一晶体管的源极/漏极区域)。接着继续进行上述方法的步骤104，于其中形成一接触栓耦接至该硅化物区域。典型地，该栓塞为一钨栓塞。此栓塞的形成可通过蚀刻一贯通孔(例如一接触孔)于一层(例如介电层)中形成，该层位于既形成的硅化物区域之上。并且以导电材料，典型的是钨，填入该贯通孔。该栓塞在本技术领域中也已公知作为一接触。接着进行上述方法100的步骤106，于其中实施一化学机械研磨(CMP)工艺以完成该导电栓塞的制作。此化学机械研磨工艺典型地提供该栓塞一平面的顶表面，其可耦接至一导线或互连线。该导电栓塞的制作为本技术领域所公知，例如在美国专利US 7,224,060号(Tseng等人)中已详细描述，在此引用其整体协同作为参考。
接着继续进行上述方法100的步骤108，于其中实施一电子束(e-beam)缺陷检测工艺。应注意的是，在方法100中，电子束(e-beam)检测工艺发生在钨插塞的形成步骤后，即发生在钨插塞的CMP工艺之后。步骤108的电子束检测可包括一明电压对比(bright voltage contrast，简称BVC)和/或一暗电压对比(dark voltage contrast，简称DVC)缺陷检测。BVC缺陷检测可定位出漏电诱发(leakage-inducing)缺陷。DVC缺陷检测可包括指认出在集成电路中的一开口(例如形成导电栓塞中的缺陷所导致的开口)。该BVC和DVC检测可包括灰度值(gray level value，简称GLV)的指认。分类出一或多个灰度值以预测各类缺陷。请参照图8的说明讨论。步骤108的电子束(e-beam)检测发生在该e-beam的单一扫描状态下，也即，使用一单一着陆能量。
方法100的实施例可提供数个缺点。例如，电子束缺陷检测(如步骤108)发生在钨插塞的形成步骤后。于资典型地制造过程中，此发生在硅化物工艺的数天(例如10或更多天)之后。因此，归因于硅化物的任何缺陷可于此阶段中的这段时间中产生。更有甚者，该单一扫描状态降低缺陷可能在检测结果的分析中被指认出和/或被归类。该方法100也提供一图像分析，其可指认出错误的趋势，基于该扫描所指认出背景灰度。例如，上述背景灰度灰度可达到饱和，其可导致错误解读或者该影响可包括噪声(例如干扰)可导致不当的解析。
请参阅图2，其显示在集成电路的制造过程中用于缺陷检测的方法200。该方法200始于步骤202，于其中一硅化物构造形成于半导体基底中。该硅化物构造可耦接至一集成电路装置的有源构件，例如晶体管的源极或漏极。该硅化物构造可降低一互连线的电阻，此互连线将于例如步骤206中耦接至该有源构件(例如导电栓塞或贯通孔)。一范例的硅化物构造显示于图4中的构件402。该硅化物构造可包括一硅化物例如硅化镍、硅化钴、硅化钨、硅化钽、硅化镍、硅化钛、硅化铂、硅化铒、硅化钯、和/或上述的任意组合。于一实施例中，该硅化物构造是通过沉积一金属层包括可形成硅化物的金属而形成，例如镍、钴、钽、钛、铂、铒、钯、和/或钨。该金属可使用传统的工艺沉积，例如化学气相沉积(CVD)法、等离子体辅助化学气相沉积(PECVD)法、大气压力化学气相沉积(APCVD)法、低压化学气相沉积(LPCVD)法、高密度等离子体化学气相沉积(HDPCVD)法、或原子层化学气相沉积(ALCVD)法。接着将该金属退火以形成硅化物。该退火步骤可包括快速热退火(RTA)于气体氛围，例如Ar、He、N2、或其他惰性气体。可能需要第二退火以制得稳定的硅化物。接着，移除未反应的金属。于一实施例中，该硅化物可通过自对准硅化物工艺(salicide process)形成。
接着进行上述方法200的步骤204，于其中使用一带电荷粒子束系统以实施一线上(例如在制造过程中)检测。此处带电荷粒子束系统较佳为一电子束(e-beam)系统。然而，以可能为其他实施例。一范例的电子束(e-beam)系统为一扫描式电子显微镜(SEM)。使用扫描式电子显微镜工具以实施集成电路装置的检测已描述于美国专利第US 6,645,781号(Jiang等人)中，在此引用其整体协同作为参考。上述e-beam检测系统也包括由Hermes-Microvision公司所制造的工具，包括市售的“E-scan”TM产品。
步骤204包括电子束缺陷检测，伴随着参考图3做更详细地叙述。然而，应注意的是，该电子束检测204一般地发生于硅化物构造的形成步骤之后且于后续的构造形成的步骤之前，此后续的构造提供接触至该硅化物构造(例如先前所述的钨插塞，请参考方法100的步骤104和106)。该电子束检测204可包括扫描一半导体基底或其一部分。该电子束检测204可扫描有源装置(例如晶体管、存储器构件)及其他测试结构。以下更详细地描述，该电子束检测204包括多个扫描状态以指认出不同的缺陷和/或与被扫描装置相关的参数。被指认出(例如被预测)的装置参数的举例包括漏电流(例如接面漏电流)、片电阻(Rs)、接触电阻(Rc)、和/或其他参数。可被指认出的物理性质(例如缺陷)的例子包括基底差排、差的硅化物形成(例如太窄的硅化物构造、未形成硅化物)、硅化物扩散(例如在邻近间隙子构件与晶体管栅极下方的扩散)、和/或其他缺陷。该电子束缺陷检测204可实施于每批次的多个晶片、每个晶片、和/或于任何其他取样计划由制造过程中的需求而决定。
接着进行上述方法200的步骤206，于其中形成一互连线连接至该硅化物构造。该互连线可为一导电插塞，提供接触至底层的装置构造及该硅化物构造。一导电插塞的例子为一钨插塞，然而使用其他的材料也可以。先前所述插塞的范例，请参考方法100的步骤104和106。
请参阅图3，其显示后硅化物线上电子束分析方法的方法300的一实施例。该方法300可为实质上地相似于步骤204，如先前所述并伴随参考图2。该方法300可实施于硅化物区域的形成步骤之后并且于形成接触(例如栓塞或互连线)耦接至该硅化物区域步骤之前。图4、图5、图6、图7、图8和图9包括该分法300的一或多步骤的实施范例。
该方法300始于步骤302，于其中提供一半导体基底，用于电子束(e-beam)检测。该半导体基底可为部分地经历集成电路的工艺处理且包括一或多个有源装置(例如晶体管、存储器元件(SRAM))部分地或完全地形成于其上。该半导体基底包括至少一个硅化物区域形成于其上。该硅化物区域可为实质上地相似于先前描述的硅化物构造，请伴随参考方法200的步骤202。
接着继续进行上述方法300的步骤304，于其中实施一较低的着陆能量扫描。也可继续进行上述方法300的步骤316，于其中实施一较高的着陆能量扫描。步骤304和316的扫描可为接续地及以任何顺序，或同时地实施。虽然在此所描述的是使用电子束扫描，所述扫描步骤也可使用其他带电荷粒子束系统实施。该电子束扫描可通过设备实施，相似于前述并参考方法200的步骤204。该较高的着陆能量扫描316可实施的所使用能量范围大抵介于500至700eV，在此仅用以举例说明并非用以限定本发明。该较低的着陆能量扫描304可实施的所使用能量范围大抵为300eV，在此仅用以举例说明并非用以限定本发明。
该较高的着陆能量扫描316和/或较低的着陆能量扫描304包括一或多种技术，其可增进该扫描的效率和/或效力。于一实施例中，该扫描304和/或316包括一扫描状态，其提供一适当的着陆能量以及一起始调整元件。该扫描状态的起始调整元件提供以强化呈现缺陷图像和其围绕区域之间的对比。于一实施例中，该扫描304和/或316包括一图像噪声(noise)过滤元件。图像噪声过滤元件可提供以移除由该扫描所提供的图像(例如点)，其并非显示真实的缺陷。产生非显示真实缺陷和/或不适当地显示真实缺陷的图像定名为噪声(noise)。例如，模糊的阴影效应(噪声)可发生在缺陷的周围，其可提供从该扫描所收集的数据不当的分析结果。该噪声的过滤方式可通过提供上和下参考扫描而实施，用于指认出并去除该噪声。
该扫描304和/或316也可包括收集灰度值图像。该灰度值(GLV)可包括估算缺陷的灰度值(DGLV)和/或参考的灰度值(RGLV)。该灰度值可与一或多个元件缺陷和/或参数阶(例如漏电阶)产生关联。该灰度值的估算需要逻辑分析。
再请参阅图3，在此更详细地说明该较高的着陆能量扫描316。该较高的着陆能量扫描316提供用于暗硅化物图像(DSI)分析(或方法论)，显示于步骤318。更明确地说，步骤318可以是一强化的DSI分析，例如相较于该较低的着陆能量扫描304的DSI分析(如以下所描述的步骤306)。该DSI方法论318可包括N型场效应晶体管(NFET)和/或P型场效应晶体管(PFET)的分析。该DSI分析318允许一电子束扫描以检测缺陷例如残留和/或较差的硅化物形成。这些缺陷位置可供以高片电阻(Rs)和/或高接触电阻(Rc)。该DSI分析318指认出这些缺陷，当该较高的着陆能量扫描316时，其诱发一暗硅化物图像。
图4和图5提供范例装置和使用DSI方法论的分析。图4显示一装置400包括多个栅极构件404(包括例如栅极介电层、栅极电极、硅化物接触区域、间隙子构件)以及一有源区域(OD)开口具有宽度W1形成于半导体基底406上。该装置400的深宽比定义为L(例如栅极高度)除以W1。一硅化物区域402位于栅极构件404之间。该硅化物区域402可为实质上地相似于先前所述的硅化物区域并请参考图2的步骤202。一电子束工具提供电子(e-)束408，其入射于该硅化物区域402。粒子束408自该硅化物区域402反射，表述为反射束410。
图5显示一装置500，其实质上地相似于该装置400除了该有源区域随着宽度(标记为W2)降低。该装置500的深宽比定义为L(例如栅极高度)除以W2。因此，装置500的深宽比大于装置400的深宽比。硅化物区域502实质上地相似于硅化物区域402，但是具有较小的尺寸。一电子束工具提供电子(e-)束504，其入射于该硅化物区域502。粒子束504自该硅化物区域502反射，表述为反射束506。应注意的是，由于降低的宽度W2，电子束504入射于硅化物区域相较于在装置400中会比较少。因此，相较于装置400，反射束506的量也就较少。因此，在一DSI分析中，比起装置400的位置，装置500提供较暗的位置。
该DSI分析318可包括形成晶片地图，在该较高的着陆能量扫描316的过程中，显示该DSI密度于一或多个位置于整个半导体晶片扫描的范围。一范例的DSI密度地图600显示于图6中。该DSI密度地图600指示该扫描区域的相对亮度(例如一刻度代表相对密度显示为标号1-4，此刻度仅仅供为描述用，任何明确地区别特征皆可使用(例如颜色))。例如，该DSI密度地图600可指示较高的DSI密度区域602和较低的DSI密度区域604。该DSI密度地图600可使用于开发、产生、预测、和/或与其他类型晶片地图显示的参数值，例如整个晶片区域的片电阻(Rs)，产生关联。例如，一具有较高密度的DSI区域可标示为较高片电阻(Rs)区域。片电阻值(或范围)可与该DSI分析所提供的密度(或密度范围)产生关联(例如显示于该DSI地图上)。
接着继续进行方法300，于步骤320中，以使用该DSI分析318以定位缺陷于该半导体晶片上。根据此，可接着将该半导体晶片进行沉积，例如重工、报废、计算潜在的良率损失、实施补正的动作、和/或其他沉积工艺。通过DSI分析所定位的缺陷包括差的硅化物构造形成。
于一实施例中，在步骤320所标示的缺陷可通过实施穿透式电子显微镜(TEM)确认，在该位置中，以通过DSI分析标示缺陷的位置。该TEM可显示例如差的硅化物形成和/或缺乏硅化物形成。该缺陷的硅化物形成可归因子在栅极结构之间具有较窄的有源区域(OD)开口，如同先前所述。
再请参阅图3，在此更详细地说明该较低的着陆能量扫描304。该较低的着陆能量扫描304包括一扫描比起扫描316的处于较低的能量阶层。该较低的着陆能量扫描304包括可包括一强制实施的贴补图像收集扫描。该强制实施的贴补图像收集供以扫描图像跨越整个晶片，汇编它们，并且在分析中使用它们以监控和产生背景灰度。该强制实施的贴补收集，以及分析，在此描述为EPICA。
该较低的着陆能量扫描304供以明硅化物图像(BSI)分析显示于步骤308中以及也可供以暗硅化物图像(DSI)分析显示于步骤306中。步骤306的DSI分析可实质上地相似于先前描述的DSI分析318，然而除了，其可使用较低的能量扫描所提供(因此，步骤306可表述为强化的DSI，然而该方法论，指定出的缺陷(例如图4和图5)及其他可为实质上相似)。于一实施例中，该扫描包括接面漏电的监控。
该明硅化物图像(BSI)分析包括三个部分：决定BSI计量310、BSI灰度分析312、以及EPICA监控314。该决定BSI计量310包括以数值化表示图像的数目(例如“明”点)由BSI分析308所检测。BSI计量310可由一有源装置(例如SRAM)和/或由一测试结构决定。例如，可能提供一测试结构与一有源装置(例如SRAM)，指示相同的BSI计量趋势。
该BSI灰度分析312允许决定一趋势、一相对值和/或一绝对值(或其范围)供一装置参数。例如，该BSI灰度分析312可允许漏电阶估计于关联的晶片，或其部分。该BSI灰度分析312可提供一明密度晶片地图，相似于该密度地图600，如先前所描述并请参阅图6。该BSI灰度分析312也可用于指认出晶片至晶片或者批次至批次间的趋势。
该EPICA监控314允许暗像素自BSI分析308移除。将暗像素移除容许给予该BSI灰度分析312和/或该BSI计量310之间较佳的比较。因此，该EPICA监控314可提供于半导体晶片区域之间较佳的漏电流值比较。任一数量的区域可为EPICA监控314的取样。任一位置和/或区域的组态可为EPICA监控314的取样。在此所描述的EPICA监控的实施例可具有优点，当使用此电子束缺陷检测制造过程中的各种工艺点，例如在进行CMP工艺于一插塞位于一硅化物之上的步骤后(例如方法100的步骤108，如是于先前所述的图1中)。例如，该EPICA监控可促进BVC分析或DVC分析的效率和/或效力。
于一实施例中，该BSI分析308容许缺陷归类和/或漏电分析。该BSI分析308可通过晶片估算测试(WAT)和/或TEM分析验证。于一实施例中，该BSI分析308可指认出缺陷位置(一漏电位置)，其可通过(例如TEM)确认具有一基底差排。其他被指认的缺陷可包括硅化物扩散。
图7、图8和图9显示有关于多个半导体晶片(例如基底)于制造过程中的多个步骤的图形。上述图形显示检测方法间的关联性以及显示晶片漏电行为的趋势。明确地说，图7显示一BSI分析图700，图8显示一BVC分析图800，图9显示一WAT分析图900。各个图形显示晶片编号6(w06)具有高的漏电，在制造过程中的各类工艺点中所决定。
应注意的是，该BSI分析能够在制造过程中较早的阶段指认出晶片编号6(w06)具有高的漏电。该BSI分析图形700表示在形成硅化物(例如在先前方法200的步骤202所述的硅化物构造)之后所收集的数据。该BVC分析图形表示在形成导电插塞(例如钨插塞)接触硅化物区域步骤之后所收集的数据。例如，该BVC图形800可通过使用方法100产生，显示于并请参考先前所述的图1，或其部分。应注意的是，大抵上该BVC图形800显示该方法100和/或BVC分析的缺点。点802显示晶片编号6具有严重的漏电，显现的趋势可由原始的错误电压对比相较于无缺陷的结果所产生的关联性。上述方法100并无法抓到缺陷由于背景灰度饱和。错误缺陷的缺陷灰度值(DGLV)确认此效应。该BSI分析图形700并不提供相同的问题，由于例如在其形成中使用EPICA方法论。最后，WAT图形900显示一晶片级量测的漏电值。该晶片估算测试(WAT)图形900确认晶片编号6具有高的漏电(于安培的程度)。该WAT图形900可包括漏电阶层从一测试结构所决定。于一实施例中，图7、图8和图9显示装置包括一NiSi区域和一钨插塞(Wplug)形成于该NiSi区域上，然而，也可能为数种其他的实施例。因此，图7、图8和图9显示电子束扫描后硅化物形成(例如，如先前所述的方法300)以及由该晶片估算测试所决定的最终接面漏电。
本发明虽以各种实施例公开如上，然而其并非用以限定本发明的范围，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。

Claims (12)

1.一种集成电路的制造方法，包括：
形成一硅化物区域于一半导体基底上；
实施一电子束扫描于该半导体基底，其中该电子束扫描包括一第一扫描和一第二扫描，其中该第一扫描比该第二扫描具有较低的着陆能量；以及
在实施该电子束扫描后，形成一导电栓耦接该硅化物区域。
2.如权利要求1所述的集成电路的制造方法，其中该第一扫描包括监控该硅化物区域的一物理性质，其包括形成于该半导体基底上的一开口中的硅化物量。
3.如权利要求1所述的集成电路的制造方法，其中该第二扫描是于着陆能量大抵介于500至700ev的范围中实施，以及其中该第一扫描是于着陆能量大抵于300eV实施。
4.如权利要求1所述的集成电路的制造方法，其中该第一扫描提供一明硅化物图像以及一暗硅化物图像，以及其中该第二扫描提供一暗硅化物图像。
5.如权利要求4所述的集成电路的制造方法，还包括：
分析由该第一扫描所提供的明硅化物图像，其中该分析明硅化物图像的步骤包括：
决定一明硅化物图像计量；
实施一明硅化物图像灰度分析；以及
实施一背景灰度监控。
6.一种集成电路的制造方法，包括：
形成一硅化物区域于一半导体基底上；
实施一第一电子束扫描于该半导体基底，其中该第一电子束扫描提供一明硅化物图像以及一暗硅化物图像；以及
实施一第二电子束扫描于该半导体基底，其中该第二电子束扫描提供一暗硅化物图像。
7.如权利要求6所述的集成电路的制造方法，还包括：
在实施该第一和第二电子束扫描后，形成一导电栓耦接该硅化物区域，其中该形成导电栓步骤包括实施一化学机械研磨工艺。
8.如权利要求6所述的集成电路的制造方法，还包括：
于化学机械研磨工艺后接着实施一第三电子束扫描，其中该第三电子束扫描提供一明电压对比图像和一暗电压对比图像。
9.如权利要求6所述的集成电路的制造方法，还包括：
指认出于该半导体基底上的一缺陷，其中该缺陷为该半导体基底中的一差排，以及其中该缺陷是使用该明硅化物图像所决定。
10.一种集成电路的制造方法，包括：
实施一第一电子束扫描于一半导体基底，其中该第一电子束扫描是处于一第一着陆能量；以及
实施一第二电子束扫描于该半导体基底，其中该第二电子束扫描是处于一第二着陆能量，以及其中该第二着陆能量高于该第一着陆能量，以及其中该第一和第二电子束扫描的至少其中之一包括扫描该半导体基底以监控一背景灰度值。
11.如权利要求10所述的集成电路的制造方法，其中该第二着陆能量包括扫描该半导体基底以监控该背景灰度值。
12.如权利要求10所述的集成电路的制造方法，其中该第一电子束扫描提供一明硅化物图像，以及其中该第二电子束扫描提供一暗硅化物图像。
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