CN103887205A - 位错缺陷的检测方法及其应用 - Google Patents

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Abstract

本发明公开了一种位错缺陷的检测方法，包括以下步骤：建立应力分布不均且形成有多个晶体管的测试结构，测试结构的有源区中形成有多个应力集中程度不完全相同的应力集中区域；在测试结构上形成多个连接孔并在其中填充金属，所述多个连接孔至少连接所述应力集中区域；通过电子束扫描仪扫描所述测试结构以得到所述连接孔的影像特征图；根据所述影像特征图检测所述测试结构中由应力引起的位错缺陷。本发明还提供了一种应用该位错缺陷检测的热处理工艺窗口检查方法。本发明能够快速有效地检测应力引起的位错缺陷，并为热处理工艺优化提供参考。

Description

位错缺陷的检测方法及其应用
技术领域
本发明涉及半导体制造技术领域，特别涉及一种位错缺陷的检测方法及应用该方法的热处理工艺窗口监测方法。
背景技术
随着集成电路工艺的发展以及关键尺寸按比例缩小，以及半导体工艺制造复杂性的提高，位错缺陷对器件会产生越来越大的影响，严重时将会造成产品零良率的后果，这是因为一定条件下的位错缺陷会产生严重的漏电。
半导体中热应力不均是导致位错缺陷产生的最主要因素之一，当两种不同材质之间的热膨胀系数差异较大时，会在接触面位置产生较大的应力差异，进而导致位错缺陷的产生。通常情况下，对于单晶硅而言，在650摄氏度以下条件进行热处理，并不会产生位错缺陷，但随着器件性能要求的提高，更高温度的热处理工艺会越来越多的被应用，位错缺陷在热应力作用下会不可避免的产生。同时，由于整个半导体生产工艺过程中需要应用到很多次热处理工艺，比如阱区离子扩散，多晶硅刻蚀完成后的氧化物生长，超浅结离子注入热处理，源漏区离子注入热处理等等，这些工艺都存在于重结晶过程中，对位错缺陷产生巨大影响。
对位错缺陷的检测是目前业界公认的难题之一。目前业界应用的检测方法通常有以下几种：一是通过终端测试，如CN102854203A号专利公开的一种衬底位错的检测方法，其首先利用电学失效分析定位的方法对可能存在位错的器件进行失效定位，之后利用聚焦离子束从器件的正面进行切抛定位到失效的存储单元；再对器件的源漏区衬底进行排查，发现位错缺陷时停止切抛；在正面抛光结束后进行背面的抛光，制得透射电镜样品；最后在透射电镜中进行观察制得的样品，拍下透射电镜照片，获取位错长度、深度、所在位置等有关位错信息。此方法虽然有效但周期过长，不利于研发周期的缩短；二是应用电子束缺陷扫描仪检测，检测出漏电缺陷，进而通过大量的失效分析确认位错缺陷，此方法需繁重的失效分析工作，并且在研发前期，由于有各种各样的漏电缺陷干扰（如划伤、连接孔变形、栅极与接触孔对准偏移、位错缺陷、镍侵蚀等等），能够从中检测到位错缺陷的成功率非常低，热处理工艺窗口合理性的检查更成为一种奢望。这两种方法均存在很大不足，很难为在线工艺窗口优化提供快速有效参考。
针对上述问题，有必要提出一种新的位错缺陷检测方法及应用该检测方法检查热处理工艺窗口的方法。
发明内容
本发明的主要目的旨在提供一种可以快速有效地检测应力引起的位错缺陷的方法以及应用该检测方法确定热处理工艺窗口的方法。
为达成上述目的，本发明提供一种位错缺陷检测方法，包括以下步骤：
步骤S01：建立应力分布不均且形成有多个晶体管的测试结构，其包括由隔离区分隔的有源区以及位于所述有源区上层的栅极多晶硅，其中所述有源区中形成多个应力集中程度不完全相同的应力集中区域；
步骤S02：在所述测试结构上形成多个连接孔并在其中填充金属，所述多个连接孔至少连接所述应力集中区域；
步骤S03：通过电子束扫描仪扫描所述测试结构以得到所述连接孔的影像特征图；以及
步骤S04：根据所述影像特征图检测所述测试结构中由应力引起的位错缺陷。
优选地，在所述测试结构中，所述有源区具有拐角，所述应力集中区域形成于所述有源区的拐角处。
优选地，所述有源区中至少部分的所述拐角的两端均被所述栅极多晶硅覆盖。
优选地，所述晶体管包括NMOS管和PMOS管，所述NMOS管的有源区和所述PMOS管的有源区间隔分布。
优选地，当扫描NMOS管时，所述电子束扫描仪在正电势条件下工作；当扫描PMOS管时，所述电子束缺陷扫描仪在负电势条件下工作。
优选地，所述电子束缺陷扫描仪在正电势条件下工作时正电势着陆能量为1800eV-2300eV，在负电势条件下工作时负电势着陆能量为600eV-1000eV；采用的电流为50nA-100nA。
优选地，所述电子束缺陷扫描仪采用的像素为15nm-30nm。
优选地，所述隔离区、有源区和栅极多晶硅的关键尺寸为所述晶体管所允许的最小关键尺寸。
优选地，所述测试结构设置于晶圆的切割道上。
本发明进一步提供一种通过位错缺陷检测以检查热处理工艺窗口的方法，其包括以下步骤：
步骤S11：提供待检查热处理工艺窗口的晶圆，所述晶圆的切割道上设置应力分布不均且形成多个晶体管的测试结构，其包括由隔离区分隔的、包括源区和漏区的有源区，以及位于所述有源区上层的栅极多晶硅，其中所述有源区中形成有多个应力集中程度不完全相同的应力集中区域；
步骤S12：在所述测试结构上形成多个连接孔并在其中填充金属，所述多个连接孔至少连接所述应力集中区域；
步骤S13：通过电子束扫描仪扫描所述测试结构以得到所述连接孔的影像特征图；
步骤S14：根据所述影像特征图检测所述测试结构中由应力引起的位错缺陷；以及
步骤S15：根据位错缺陷的检测结果检查所述晶圆的热处理工艺窗口。
本发明所提出的位错缺陷检测方法及热处理工艺窗口检查方法，通过建立对应力敏感的测试结构，并通过E-beam对测试结构扫描以检出测试结构的应力集中区域上连接孔的漏电情况来判断测试结构是否发生因应力引起的位错缺陷，进而推算晶圆的位错缺陷。更进一步地，还根据检测结果检查热处理工艺窗口的合理性，为热处理工艺优化以及在线产品监测提供技术支持及方法论，为缩短产品研发周期、提高良率提供了保障。
附图说明
图1所示为本发明一实施例的位错缺陷检测方法的流程示意图；
图2所示为本发明一实施例的位错缺陷检测方法的测试结构的示意图；
图3a和3b所示为本发明一实施例电子束扫描仪处于正电势条件下，连接孔正常情况和发生漏电的影像特征图；
图4a和4b所示为本发明一实施例电子束扫描仪处于负电势条件下，连接孔正常情况和发生漏电的影像特征图；
图5所示为本发明一实施例的热处理工艺窗口检查方法的流程示意图。
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
第一实施例
图1为本发明第一实施例提供的位错缺陷检测方法的流程示意图。其包括以下步骤：
步骤S01：建立应力分布不均且形成有多个晶体管的测试结构。
具体的，测试结构采用如下设计：其形成在衬底上，包括有源区102和位于有源区上层的栅极多晶硅103，有源区102由隔离区分隔。有源区102包括源区和漏区，栅极多晶硅和位于其两侧的有源区的源漏组成晶体管，各晶体管的有源区互不相连，以更好地模拟实际晶圆芯片单元中各晶体管的分布。测试结构的实现方式为，首先在衬底中形成隔离区如浅槽隔离区，接着进行阱区离子注入、栅极多晶硅的形成，以及有源区源漏离子注入的步骤。测试结构可采用常规MOS晶体管的制造工艺形成，在此不作详述。在测试结构的制造过程中，会对有源区和栅极多晶硅产生应力，如栅极多晶硅形成过程中在其刻蚀后氧化层高温沉积的步骤会造因收缩膨胀产生应力，隔离区高温退火和源漏离子注入均会在有源区产生应力。需要注意的是，本发明的测试结构设计为应力不均匀，具体来说是在有源区中形成多个应力集中区域。请参照图2，本实施例中，有源区采用了具有拐角的设计，具体的有源区的源漏均采用了拐角设计，如图中所示拐角A～D处为应力集中区域。此外，多个应力集中区域的应力集中程度也不完全相同。比如，对于图2的B、D处的有源区来说，是应力最为集中的区域。这是因为，B、D处拐角的两端均被栅极多晶硅103所覆盖，而栅极多晶硅103的应力也会传递至有源区的拐角部分，和拐角处有源区的应力叠加。在本实施例中栅极多晶硅103同样具有直角形状且直角与有源区的拐角相对，直角形的栅极多晶硅103和具有拐角的有源区构成1个MOS管。有源区拐角B、D处应力叠加，成为测试结构中具有与其他部分应力差异最大的区域，也是最容易产生位错缺陷的区域。当然，图2所示的测试结构的版图仅为一实施例，在实际应用中也可采用其他的有源区及栅极多晶硅的版图设计达到测试结构应力分布不均，有源区中形成多个应力集中程度不完全相同的应力集中区域。
较佳的，隔离区、有源区和栅极多晶硅的关键尺寸均采用了晶体管所允许的最小关键尺寸，如晶体管版图中最小宽度、最小间距等设计规则所限定的极限尺寸，如此对应力变化造成的后果如漏电更为敏感，也更容易通过后续电子束扫描仪检测出位错缺陷。
通常来说，一个半导体器件同时包含PMOS晶体管和NMOS晶体管，本发明的测试结构所形成的多个晶体管也包含了多个PMOS管和多个NMOS管。如图2所示，若左侧一列为PMOS区域，则右侧一列作为NMOS区域。PMOS管的有源区和NMOS管的有源区间隔分布，以更好地模拟晶圆上芯片单元的实际情况。
此外，测试结构较佳的是建立在晶圆的切割道上，不占用晶圆上有效芯片单元的位置，不会造成浪费。在后续的工艺对晶圆进行切割时，测试结构即被销毁。
步骤S02：在测试结构上形成多个连接孔并在其中填充金属。
该步骤中，可以先在测试结构上涂覆一层介质层，然后经光刻和刻蚀，在介质层中垂直形成连接孔，之后在连接孔中填充金属如钨，采用CMP工艺去除介质层上表面的金属。需要注意的是，连接孔至少连接有源区的应力集中区域，如此能够在后续电子束扫描时监测应力集中区域的位错缺陷的发生。较佳的，连接孔连接有源区应力最为集中的区域。
步骤S03：通过电子束扫描仪扫描测试结构以得到连接孔的影像特征图。
由于连接孔至少连接有源区的应力集中区域，因此可通过电子束扫描仪扫描得到能够体现应力集中区域的连接孔的明暗的影像特征图。本实施例中有源区为间隔的NMOS有源区和PMOS有源区，需要将电子束扫描仪应用在正电势条件和负电势条件下分别扫描。
对于NMOS管来说，适合用正电势模式扫描，这是因为当电子束扫描仪工作在正电势（positive mode）条件下，正常情况下连接孔（钨塞）的影像是暗的，如果发生漏电就会变亮。而若工作在负电势（negative mode）条件下，不论是正常情况还是漏电的情况，连接孔影像都是暗的。
相反的，对于PMOS管来说，则适合在负电势条件下扫描检测漏电。这是因为对于PMOS管来说，当电子束扫描仪工作在负电势条件时，正常情况下连接孔（钨塞）是亮的，如果有漏电就会变暗。若工作在正电势条件，则正常情况和漏电情况下连接孔都是亮的，无法对漏电进行识别。
较佳的，电子束缺陷扫描仪在正电势条件下工作时正电势着陆能量为1800eV-2300eV，在负电势条件下工作时负电势着陆能量为600eV-1000eV；采用的电流为50nA-100nA，采用的像素为15nm-30nm。
步骤S04：根据影像特征图检测测试结构中由应力引起的位错缺陷。
请参照图3a～3b以及图4a～4b，其所示分别为电子束扫描仪处于正电势条件下，连接孔正常情况和发生漏电的影像特征图以及电子束扫描仪处于负电势条件下，连接孔正常情况和发生漏电的影像特征图。如图所示，形成于衬底10上的测试结构形成NMOS管和PMOS管，测试结构的NMOS有源区102a位于P阱区101a中，PMOS有源区102b位于N阱区中101b中。测试结构上涂覆介质层11，填充有金属的连接孔103垂直形成于介质层11中，且底部与NMOS有源区102a、PMOS有源区102b相连。连接孔104至少要连接有源区的应力集中区域，较佳的连接图2中应力最大的有源区拐角B，D处。
首先请参考图3a和3b，电子束缺陷扫描仪应用于正电势条件，无漏电时NMOS有源区102a对应的光斑为黑色，当有漏电时则为白色。当电子束扫描仪处于负电势条件，如图4a和4b，无漏电时PMOS有源区对应的光斑为白色，当有漏电时则为黑色。
由于连接孔至少连接有源区的应力集中区域，因此当得到的连接孔影像特征图相较于正常情况发生连接孔明暗变化，则说明在该应力集中区发生了由位错缺陷导致的漏电。若连接孔影像特征图与正常情况相同，则说明应力集中区域并未发生位错缺陷。由于本发明在尽可能模拟芯片单元的实际结构的情况下，采用相较于晶圆上芯片单元的实际结构对应力更为敏感的测试结构，测试结构中由应力产生位错缺陷的可能性也更高，因此若检测结果发现测试结构未发生位错缺陷引起的漏电，则晶圆上芯片单元的实际结构也可以推算为未发生位错缺陷。
第二实施例
在导致位错缺陷的原因中，应力不均特别是热应力不均是最主要因素之一，如隔离区高温退火产生的应力，多晶硅刻蚀后氧化层高温沉积产生的应力。由于整个半导体生产工艺过程中需要应用到很多次热处理工艺，因此热处理工艺窗口的合理性对于位错缺陷的产生具有巨大影响等。因此，本发明的第二实施例基于上述的位错缺陷检测方法，还提供了一种热处理工艺窗口的检查方法，可根据第一实施例的位错缺陷检测的检测结果判断晶圆的热处理工艺窗口的合理性。图5所示为热处理工艺窗口的检查方法的流程图，其包括以下步骤：
步骤S11：提供待检查热处理工艺窗口的晶圆。其中晶圆的切割道上设置了第一实施例所述的应力分布不均且形成有多个晶体管的测试结构。同样的，该测试结构的有源区中形成有多个应力集中程度不完全相同的应力集中区域。
步骤S12：在测试结构上形成多个连接孔并在其中填充金属，多个连接孔至少连接所述应力集中区域。
步骤S13：通过电子束扫描仪扫描测试结构以得到连接孔的影像特征图。
步骤S14：根据影像特征图检测测试结构中由应力引起的位错缺陷。
步骤S12～步骤S14与第一实施例相同，在本实施例中不再加以赘述。
步骤S15：根据位错缺陷的检测结果检查晶圆的热处理工艺窗口。
具体来说，由于测试结构尽可能模拟芯片单元的实际结构，相较于实际的芯片单元对应力变化更为敏感，因此若步骤S14得到的检测结果发现测试结构存在位错缺陷，则晶圆的芯片单元的实际结构也可能会发生位错缺陷，说明热处理工艺窗口有可能不符合实际工艺要求。若步骤S14的检测结果发现测试结构不存在位错缺陷，那么晶圆的芯片单元的实际结构也未发生应力引起的位错缺陷，说明热处理工艺窗口较为合理。通过测试结构不同应力集中程度的应力集中区域的设计，可以根据检测判断实际芯片单元中发生位错缺陷的程度，并由此调整热处理工艺窗口。通过在不同热处理工艺窗口下，进行步骤S11～S14的检测步骤得到检测结果，就可以最终得出能够确保不会发生位错缺陷的热处理工艺窗口，为热处理工艺优化提供了快速有效的参考。
综上所述，本发明所提供的位错缺陷检测方法及热处理工艺窗口检查方法，通过建立对应力敏感的测试结构能够迅速检测出位错缺陷，并通过此测试结构进行针对位错缺陷的热处理工艺窗口的检查，为热处理工艺窗口的优化提供了方法论，为良率提升提供必要条件，为缩短研发周期提供数据参考。
虽然本发明已以较佳实施例揭示如上，然所述诸多实施例仅为了便于说明而举例而已，并非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若干的更动与润饰，本发明所主张的保护范围应以权利要求书所述为准。

Claims (10)

1.一种位错缺陷的检测方法，包括以下步骤： 
步骤S01：建立应力分布不均且形成有多个晶体管的测试结构，其包括由隔离区分隔的有源区以及位于所述有源区上层的栅极多晶硅，其中所述有源区中形成多个应力集中程度不完全相同的应力集中区域； 
步骤S02：在所述测试结构上形成多个连接孔并在其中填充金属，所述多个连接孔至少连接所述应力集中区域； 
步骤S03：通过电子束扫描仪扫描所述测试结构以得到所述连接孔的影像特征图；以及 
步骤S04：根据所述影像特征图检测所述测试结构中由应力引起的位错缺陷。 
2.根据权利要求1所述的检测方法，其特征在于，在所述测试结构中，所述有源区具有拐角，所述应力集中区域形成于所述有源区的拐角处。 
3.根据权利要求2所述的检测方法，其特征在于，所述有源区中至少部分的所述拐角的两端均被所述栅极多晶硅覆盖。 
4.根据权利要求1所述的检测方法，其特征在于，所述晶体管包括NMOS管和PMOS管，所述NMOS管的有源区和所述PMOS管的有源区间隔分布。 
5.根据权利要求4所述的检测方法，其特征在于，当扫描NMOS管时，所述电子束扫描仪在正电势条件下工作；当扫描PMOS管时，所述电子束缺陷扫描仪在负电势条件下工作。 
6.根据权利要求1所述的检测方法，其特征在于，所述电子束缺陷扫描仪在正电势条件下工作时正电势着陆能量为1800eV-2300eV，在负电势条件下工作时负电势着陆能量为600eV-1000eV；采用的电流为50nA-100nA。 
7.根据权利要求1所述的检测方法，其特征在于，所述电子束缺陷扫描仪采用的像素为15nm-30nm。 
8.根据权利要求1所述的检测方法，其特征在于，所述隔离区、有源区和栅极多晶硅的关键尺寸为所述晶体管所允许的最小关键尺寸。 
9.根据权利要求1所述的检测方法，其特征在于，所述测试结构设置于晶圆的切割道上。 
10.一种通过位错缺陷检测以检查热处理工艺窗口的方法，其特征在于，包括以下 步骤： 
步骤S11：提供待检查热处理工艺窗口的晶圆，所述晶圆的切割道上设置应力分布不均且形成多个晶体管的测试结构，其包括由隔离区分隔的、包括源区和漏区的有源区，以及位于所述有源区上层的栅极多晶硅，其中所述有源区中形成有多个应力集中程度不完全相同的应力集中区域； 
步骤S12：在所述测试结构上形成多个连接孔并在其中填充金属，所述多个连接孔至少连接所述应力集中区域； 
步骤S13：通过电子束扫描仪扫描所述测试结构以得到所述连接孔的影像特征图； 
步骤S14：根据所述影像特征图检测所述测试结构中由应力引起的位错缺陷；以及 
步骤S15：根据位错缺陷的检测结果检查所述晶圆的热处理工艺窗口。 
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