CN115047321B - 一种逻辑芯片漏电失效分析方法 - Google Patents

Abstract

本发明提供一种逻辑芯片漏电失效分析方法，属于半导体制造技术领域，逻辑芯片漏电失效分析方法包括：提供一设置有至少两个栅极结构的晶体管结构的测量样品，所述测量样品中的晶体管结构存在亮电压对比缺陷；通过给一部分的所述栅极结构施加工作电压，并给剩余部分的所述栅极结构提供0电压，以对所述测量样品进行纳米探针电性测试，从而定位出所述晶体管结构具体的漏电失效位置，实现了逻辑芯片漏电失效分析时的精确定位，其有利于找到引起漏电失效问题的真因，从而有利于在制程优化时得到有效的优化方法。

Description

一种逻辑芯片漏电失效分析方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种逻辑芯片漏电失效分析方法。

背景技术

晶体管漏电是造成大多数芯片（例如含有与非门或者或非门结构的逻辑芯片）失效的主要原因之一，尤其是随着线宽的缩小，纳米集成电路的漏电会急剧增加。在集成电路设计中，逻辑芯片是应用最广泛的设计单元，该设计单元包括由至少两个栅极结构所构建的晶体管结构（即设置有至少两个栅极结构的晶体管结构），此种结构的漏电是逻辑芯片的漏电高发区。

目前，针对逻辑芯片的常规漏电失效分析方法是：先通过EFA（电性失效分析）初步定位出热点，即逻辑芯片的漏电失效位置，再通过PFA（物理失效分析）检测出晶体管结构是否存在亮电压对比缺陷（BVC，bright voltage contrast）现象，若存在BVC现象则表明该晶体管结构存在漏电失效现象，最后通过nanoprobe（纳米探针）电性测试进一步寻找晶体管结构的具体的漏电失效位置。但是，在上述方法中，由于在nanoprobe电性测试时，给设置有至少两个栅极结构的晶体管结构中的所有栅极结构均施加相同的电压（例如均为低电平或高电平，即同为0或同为1），使得nanoprobe电性测试根本无法检测出晶体管结构中的两个相邻栅极之间的PN结存在漏电失效问题，即测量无异常，这就无法进一步的定位出设置有至少两个栅极结构的晶体管结构的漏电失效位置，从而存在不能精确定位漏电失效位置的问题，以及漏判或误判的风险，进而在制程优化时很难得到较为有效的优化方法。

发明内容

本发明的目的在于，提供一种逻辑芯片漏电失效分析方法，可以解决逻辑芯片漏电失效分析时存在不能精确定位设置有至少两个栅极结构的晶体管结构具体的漏电失效位置的问题。

为了解决上述问题，本发明提供一种逻辑芯片漏电失效分析方法，包括以下步骤：

S1：提供一设置有至少两个栅极结构的晶体管结构的测量样品，所述测量样品中的晶体管结构存在亮电压对比缺陷；以及

S2：通过给一部分的所述栅极结构施加工作电压，并给剩余部分的所述栅极结构提供0电压，以对所述测量样品进行纳米探针电性测试，从而定位出所述晶体管结构具体的漏电失效位置。

可选的，所述晶体管结构由依次相邻设置的第一个晶体管至第n个晶体管组成，使得所述晶体管结构具有依次间隔设置的第一栅极结构至第n栅极结构，其中，n≥2，且为正整数。

进一步的，所述晶体管结构的第一个晶体管的漏极与第二个晶体管的源极共用，第一个晶体管的源极作为所述晶体管结构的源极，第n个晶体管的源极和第（n-1）个晶体管的漏极共用，第n个晶体管的漏极作为所述晶体管结构的漏极；以及

剩余所述晶体管中，每个所述晶体管的源极均与其相邻的晶体管的漏极共用，同时，每个所述晶体管的漏极均与其相邻的晶体管的源极共用。

进一步的，步骤S2包括：

步骤S21：给所述第一栅极结构至第m栅极结构施加工作电压，给第（m+1）栅极结构至第n栅极结构施加0电压，所述纳米探针电性测试设备分别从所述晶体管结构的源极端和漏极端交换扫描电压并分别扫描获得电流-电压曲线，其中，1≤m＜n，n≥2，且m、n均为正整数；

步骤S22：给所述第一栅极结构至第m栅极结构施加0电压，给第（m+1）栅极结构至第n栅极结构施加工作电压，所述纳米探针电性测试设备分别从所述晶体管结构的源极端和漏极端交换扫描电压并分别扫描获得电流-电压曲线；以及

步骤S23：根据所有所述电流-电压曲线判断所述漏电失效位置是否位于第m栅极结构和第（m+1）栅极结构之间。

进一步的，当n＝2，m=1时，步骤S2包括：

给第一栅极结构施加工作电压，给第二栅极结构施加0电压，所述纳米探针电性测试设备分别从所述晶体管结构的源极端和漏极端交换扫描电压并分别扫描获得第一组电流-电压曲线；

给所述第一栅极结构施加0电压，给所述第二栅极结构施加工作电压，所述纳米探针电性测试设备分别从所述晶体管结构的源极端和漏极端交换扫描电压并分别扫描获得第二组电流-电压曲线；以及

根据所述第一组电流-电压曲线和第二组电流-电压曲线，判断所述漏电失效位置是否位于所述第一栅极结构和第二栅极结构之间。

进一步的，当n≥3，m≥2时，步骤S2包括：

给所述第一栅极结构施加工作电压，给第二栅极结构至第n栅极结构施加0电压，所述纳米探针电性测试设备分别从所述晶体管结构的源极端和漏极端交换扫描电压并分别扫描获得第一组电流-电压曲线；

给所述第一栅极结构施加0电压，给所述第二栅极结构至第n栅极结构施加工作电压，所述纳米探针电性测试设备分别从所述晶体管结构的源极端和漏极端交换扫描电压并分别扫描获得第二组电流-电压曲线；

根据所述第一组电流-电压曲线和第二组电流-电压曲线，判断所述漏电失效位置是否位于所述第一栅极结构和第二栅极结构之间；

所述漏电失效位置不位于所述第一栅极结构和第二栅极结构之间时，给所述第一栅极结构至第m栅极结构施加工作电压，给第（m+1）栅极结构至第n栅极结构施加0电压，所述纳米探针电性测试设备分别从所述晶体管结构的源极端和漏极端交换扫描电压并分别扫描获得第三组电流-电压曲线；

给所述第一栅极结构至第m栅极结构施加0电压，给第（m+1）栅极结构至第n栅极结构施加工作电压，所述纳米探针电性测试设备分别从所述晶体管结构的源极端和漏极端交换扫描电压并分别扫描获得第四组电流-电压曲线；

根据所述第三组电流-电压曲线和第四组电流-电压曲线，判断所述漏电失效位置是否位于第m栅极结构和第（m+1）栅极结构之间；

所述漏电失效位置不位于所述第m栅极结构和第（m+1）栅极结构之间时，给所述第一栅极结构至第（n-1）栅极结构施加工作电压，给所述第n栅极结构施加0电压，所述纳米探针电性测试设备分别从所述晶体管结构的源极端和漏极端交换扫描电压并分别扫描获得第五组电流-电压曲线；

给所述第一栅极结构至第（n-1）栅极结构施加0电压，给所述第n栅极结构施加工作电压，所述纳米探针电性测试设备分别从所述晶体管结构的源极端和漏极端交换扫描电压并分别扫描获得第六组电流-电压曲线；以及

根据所述第五组电流-电压曲线和第六组电流-电压曲线，判断所述漏电失效位置是否位于第（n-1）栅极结构和第n栅极结构之间。

进一步的，步骤S21包括：

给所述第一栅极结构至第m栅极结构施加工作电压，给所述第（m+1）栅极结构至第n栅极结构施加0电压，同时还给所述晶体管结构的源极施加工作电压，给所述晶体管结构的漏极施加0电压，所述纳米探针电性测试设备从所述晶体管结构的源极端扫描获得电流-电压曲线；以及

给所述第一栅极结构至第m栅极结构施加工作电压，给所述第（m+1）栅极结构至第n栅极结构施加0电压，同时还给所述晶体管结构的漏极施加工作电压，给所述晶体管结构的源极施加0电压，所述纳米探针电性测试设备从所述晶体管结构的漏极端扫描获得电流-电压曲线。

进一步的，步骤S22包括：

给所述第一栅极结构至第m栅极结构施加0电压，给所述第（m+1）栅极结构至第n栅极结构施加工作电压，同时还给所述晶体管结构的源极施加工作电压，给所述晶体管结构的漏极施加0电压，所述纳米探针电性测试设备从所述晶体管结构的源极端扫描获得电流-电压曲线；以及

给所述第一栅极结构至第m栅极结构施加0电压，给所述第（m+1）栅极结构至第n栅极结构施加工作电压，同时还给所述晶体管结构的漏极施加工作电压，给所述晶体管结构的源极施加0电压，所述纳米探针电性测试设备从所述晶体管结构的漏极端扫描获得电流-电压曲线。

可选的，步骤S1包括：

S11：提供一设置有至少两个栅极结构的晶体管结构的逻辑芯片，通过电性失效分析检测初步定位出所述逻辑芯片的漏电失效位置；以及

S12：通过物理失效分析，逐层剥离所述逻辑芯片，并通过扫描电子显微镜找出所述晶体管结构存在亮电压对比缺陷的逻辑芯片作为测量样品。

进一步的，所述逻辑芯片包括衬底，形成于所述衬底上的器件层和接触层，以及位于所述器件层和接触层上的金属互连层。

进一步的，步骤S12包括：

通过物理失效分析，从所述金属互连层侧逐层剥离所述逻辑芯片，以检测逻辑芯片的缺陷；以及

在所述逻辑芯片仅包括所述衬底、器件层和接触层时，通过使用扫描电子显微镜对所述逻辑芯片进行电压对比度检测，以找出所述晶体管结构存在亮电压对比缺陷的逻辑芯片作为测量样品。

可选的，在S2之后还包括：

将所述测量样品进行聚焦离子束切片，然后放置在透射电子显微镜机台上进行观察分析，以验证所述纳米探针电性测试定位的漏电失效位置与透射电子显微镜的观测结果是否相匹配，并在相匹配时找出所述漏电失效位置处的漏电失效真因。

与现有技术相比，本发明具有以下有益效果：

本发明提供一种逻辑芯片漏电失效分析方法，包括以下步骤：提供一设置有至少两个栅极结构的晶体管结构的测量样品，所述测量样品中的晶体管结构存在亮电压对比缺陷；以及通过给一部分的所述栅极结构施加工作电压，并给剩余部分的所述栅极结构提供0电压，以对所述测量样品进行纳米探针电性测试，从而定位出所述晶体管结构具体的漏电失效位置，实现了逻辑芯片漏电失效分析时的精确定位，其有利于找到引起漏电失效问题的真因，从而有利于在制程优化时得到有效的优化方法。

附图说明

图1为本发明一实施例提供的设置有双栅极结构的晶体管结构的逻辑芯片的局部电路图；

图2为现有技术中在纳米探针电性测试时设置有双栅极结构的晶体管结构的给电状况示意图；

图3为本发明一实施例提供的设置有双栅极结构的晶体管结构的透视图；

图4为本发明一实施例提供的设置有双栅极结构的晶体管结构的剖面示意图；

图5为本发明一实施例提供的逻辑芯片漏电失效分析方法的流程示意图；

图6为本发明一实施例提供的给第一栅极结构施加工作电压同时给第二栅极结构施加0电压时的晶体管结构的结构示意图；

图7为本发明一实施例提供的在给第一栅极结构施加0电压同时给第二栅极结构施加工作电压时的晶体管结构的结构示意图；

图8为本发明一实施例提供的晶体管结构给第一栅极结构施加工作电压同时给第二栅极结构施加0电压时从漏极端获得的电流-电压曲线；

图9为本发明一实施例提供的晶体管结构在给第一栅极结构施加工作电压同时给第二栅极结构施加0电压时从源极端获得的电流-电压曲线；

图10为本发明一实施例提供的晶体管结构在给第一栅极结构施加0电压同时给第二栅极结构施加工作电压时从漏极端获得的电流-电压曲线；

图11为本发明一实施例提供的晶体管结构在给第一栅极结构施加0电压同时给第二栅极结构施加工作电压时从源极端获得的电流-电压曲线；

图12为本发明一实施例的测量样品的TEM观测结果示意图。

具体实施方式

以下将对本发明的一种逻辑芯片漏电失效分析方法作进一步的详细描述。下面将参照附图对本发明进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。

图5为本实施例提供的逻辑芯片漏电失效分析方法的流程示意图。如图5所示，本实施例提供一种逻辑芯片漏电失效分析方法，包括以下步骤：

S1：提供一设置有至少两个栅极结构的晶体管结构的测量样品，所述测量样品中的晶体管结构存在亮电压对比缺陷；以及

S2：通过给一部分的所述栅极结构施加工作电压，并给剩余部分的所述栅极结构施加0电压，以对所述测量样品进行纳米探针电性测试，从而定位出所述晶体管结构具体的漏电失效位置。

以下结合图1-12对本实施例提供的一种逻辑芯片漏电失效分析方法进行详细说明。

首先执行步骤S1，提供一设置有至少两个栅极结构的晶体管结构的测量样品，所述测量样品中的晶体管结构存在（BVC，bright voltage contrast）。

本步骤具体包括以下步骤：

步骤S11，提供一设置有至少两个栅极结构的晶体管结构的逻辑芯片，通过EFA（电性失效分析）测试初步定位出所述逻辑芯片的漏电失效位置。

详细的，首先，提供一逻辑芯片，所述逻辑芯片具有与非门结构或者或非门结构，所述与非门结构或者或非门结构均包括设置有至少两个栅极结构的晶体管结构。所述逻辑芯片包括衬底10，形成于所述衬底10上的器件层和接触层，以及形成于所述器件层和接触层上的金属互连层。其中，所述器件层包括晶体管结构，所述晶体管结构由依次相邻设置的第一个晶体管至第n个晶体管组成，使得所述晶体管结构具有依次间隔设置的第一栅极结构至第n栅极结构，其中，n≥2，且为正整数。

所述晶体管结构的第一个晶体管的漏极与第二个晶体管的源极共用，第一个晶体管的源极作为所述晶体管结构的源极，第n个晶体管的源极和第（n-1）个晶体管的漏极共用，第n个晶体管的漏极作为所述晶体管结构的漏极；剩余晶体管中，每个所述晶体管的源极均与其相邻的晶体管的漏极共用，同时，每个晶体管的漏极均与其相邻的晶体管的源极共用。

图1为本实施例提供的设置有双栅极结构的晶体管结构的逻辑芯片的局部电路图。如图1所示，在本实施例中，所述逻辑芯片具有与非门结构，所述与非门结构包括两个PMOS和两个NMOS，两个PMOS分别为PMOS 1和PMOS 2，两个NMOS分别为NMOS 1和NMOS 2，PMOS1的源极和PMOS 2的源极均连接工作电压VDD，PMOS 1的栅极连接输入A，PMOS 1的漏极连接输出，PMOS 2的栅极结构（简称栅极）连接输入B，PMOS 2的漏极连接NMOS 1的源极，NMOS 1的栅极连接输入B，NMOS 2的栅极连接输入A，NMOS 1的漏极连接NMOS 2的源极，NMOS 2的漏极接地，其中，为了优化结构，NMOS 1的漏极与NMOS 2的源极共用。由于NMOS 1的漏极与NMOS 2的源极共用，使得两个NMOS作为逻辑芯片中设置有双栅极结构的晶体管结构1。

图3为本发明一实施例提供的设置有双栅极结构的晶体管结构的透视图。图4为本发明一实施例提供的设置有双栅极结构的晶体管结构的剖面示意图。如图3-4所示，晶体管结构1包括形成于衬底10中的源极S、漏极D、位于源极S和漏极D之间的衬底10中的掺杂区11以及形成于所述衬底10表面的第一栅极结构G1和第二栅极结构G2，所述第一栅极结构G1位于所述源极S和掺杂区11之间的衬底10上，所述第二栅极结构G2位于所述漏极D和掺杂区11之间的衬底10上，其中，所述源极S、第一栅极结构G1和掺杂区11构成NMOS 1，所述掺杂区11、第二栅极结构G2和漏极D构成NMOS 2。

所述衬底10为p型衬底，所述源极S、漏极D和掺杂区11均为N型掺杂区域，为了减少接触电阻，所述衬底10表面形成有第一金属硅化物20，所述第一金属硅化物20覆盖所述源极S、掺杂区11和漏极D处的衬底10，并暴露出所述源极S和掺杂区11之间的衬底10以及掺杂区11和漏极D之间的衬底10。所述衬底10上还形成有接触层，所述接触层包括形成于所述源极S上的第一金属硅化物20表面的第一接触CT1以及形成于所述漏极D上的第一金属硅化物20表面的第二接触CT2。

所述第一栅极结构G1和第二栅极结构G2的结构相同，且均包括依次堆叠于所述衬底10上的氧化层31、多晶硅栅32和第二金属硅化物34，所述多晶硅栅32和第二金属硅化物34两侧形成有侧墙33。所述第一接触CT1和第二接触CT2例如均是金属接触，所述第二金属硅化物34和第一金属硅化物20的材料相同，例如硅化镍。

接着，通过EFA（电性失效分析）检测出热点（hotspot），以初步定位出所述逻辑芯片的漏电失效位置，详细的， EMMI通过侦测对逻辑芯片施加偏压所释放出来的光子得到测量图片来定位漏电失效问题的物理位置，并通过将测量图片与背景图片重叠以显现出逻辑芯片的漏电失效位置。进一步的，EMMI通过侦测从金属互连层侧对逻辑芯片施加偏压所释放出来的光子得到的测量图片来定位失效问题的物理位置，并通过将测量图片与背景图片重叠以显现出逻辑芯片的漏电失效位置。

步骤S12，通过PFA（物理失效分析），逐层剥离所述逻辑芯片，并通过扫描电子显微镜（Scanning Electron Microscopy，SEM）找出所述晶体管结构存在亮电压对比缺陷的逻辑芯片作为测量样品。详细的，通过PFA（物理失效分析），从所述金属互连层侧逐层剥离所述逻辑芯片，以检测逻辑芯片的缺陷；在逻辑芯片仅包括衬底10、器件层和接触层时，通过使用SEM对所述逻辑芯片进行电压对比度检测，以找出晶体管结构存在亮电压对比缺陷（BVC，bright voltage contrast）的逻辑芯片作为测量样品。

由于设置有至少两个栅极结构的晶体管结构包括至少两个晶体管，因此，需要进行进一步进行晶体管结构内部具体的漏电失效位置定位。

因此，接着执行步骤S2，通过给一部分的所述栅极结构施加工作电压，并给剩余部分的所述栅极结构提供0电压，以对所述测量样品进行纳米探针电性测试，从而定位出所述晶体管结构具体的漏电失效位置。

本步骤具体包括：

步骤S21：给所述第一栅极结构G1至第m栅极结构Gm施加工作电压，给第（m+1）栅极结构G（m+1）至第n栅极结构Gn施加0电压，所述纳米探针电性测试设备分别从所述晶体管结构的源极S端和漏极D端交换扫描电压并分别扫描获得电流-电压曲线，其中，1≤m＜n，n≥2，且m、n均为正整数。

详细的，先给所述第一栅极结构G1至第m栅极结构Gm施加工作电压，给所述第（m+1）栅极结构G（m+1）至第n栅极结构Gn施加0电压，同时还给所述晶体管结构的源极S施加工作电压，给所述晶体管结构的漏极D施加0电压，所述纳米探针电性测试设备从所述晶体管结构的源极S端扫描获得电流-电压曲线；再给所述第一栅极结构G1至第m栅极结构Gm施加工作电压，给所述第（m+1）栅极结构G（m+1）至第n栅极结构Gn施加0电压，同时还给所述晶体管结构的漏极D施加工作电压，给所述晶体管结构的源极S施加0电压，所述纳米探针电性测试设备从所述晶体管结构的漏极D端扫描获得电流-电压曲线。

步骤S22：给所述第一栅极结构G1至第m栅极结构Gm施加0电压，给第（m+1）栅极结构G（m+1）至第n栅极结构Gn施加工作电压，所述纳米探针电性测试设备分别从所述晶体管结构1的源极端和漏极端交换扫描电压并分别扫描获得电流-电压曲线。

详细的，先给所述第一栅极结构G1至第m栅极结构Gm施加0电压，给所述第（m+1）栅极结构G（m+1）至第n栅极结构Gn施加工作电压，同时还给所述晶体管结构的源极S施加工作电压，给所述晶体管结构的漏极D施加0电压，所述纳米探针电性测试设备从所述晶体管结构的源极S端扫描获得电流-电压曲线；再给所述第一栅极结构G1至第m栅极结构Gm施加0电压，给所述第（m+1）栅极结构G（m+1）至第n栅极结构Gn施加工作电压，同时还给所述晶体管结构的漏极D施加工作电压，给所述晶体管结构的源极S施加0电压，所述纳米探针电性测试设备从所述晶体管结构的漏极D端扫描获得电流-电压曲线。

步骤S23：根据所有所述电流-电压曲线判断所述漏电失效位置是否位于第m栅极结构和第（m+1）栅极结构之间。

当n＝2，m=1时，步骤S2包括：

首先，给第一栅极结构G1施加工作电压，给第二栅极结构G2施加0电压，所述纳米探针电性测试设备分别从所述晶体管结构的源极S端和漏极D端交换扫描电压并分别扫描获得第一组电流-电压曲线。

接着，给所述第一栅极结构G1施加0电压，给所述第二栅极结构G2施加工作电压，所述纳米探针电性测试设备分别从所述晶体管结构的源极S端和漏极D端交换扫描电压并分别扫描获得第二组电流-电压曲线。

接着，根据所述第一组电流-电压曲线和第二组电流-电压曲线判断所述漏电失效位置是否位于所述第一栅极结构G1和第二栅极结构G2之间。

当n≥3，m≥2时，步骤S2包括：

首先，给第一栅极结构G1施加工作电压，给第二栅极结构G2至第n栅极结构Gn施加0电压，所述纳米探针电性测试设备分别从所述晶体管结构的源极S端和漏极D端交换扫描电压并分别扫描获得第一组电流-电压曲线。

接着，给所述第一栅极结构G1施加0电压，给所述第二栅极结构G2至第n栅极结构Gn施加工作电压，所述纳米探针电性测试设备分别从所述晶体管结构的源极S端和漏极D端交换扫描电压并分别扫描获得第二组电流-电压曲线。

接着，根据所述第一组电流-电压曲线和第二组电流-电压曲线判断所述漏电失效位置是否位于所述第一栅极结构G1和第二栅极结构G2之间，若漏电失效位置位于第一栅极结构G1和第二栅极结构G2之间时，结束纳米探针电性测试，若不在，则接着执行后续步骤。

也就是说，所述漏电失效位置不位于所述第一栅极结构G1和第二栅极结构G2之间时，接着给所述第一栅极结构G1至第m栅极结构Gm施加工作电压，给第（m+1）栅极结构G（m+1）至第n栅极结构Gn施加0电压，所述纳米探针电性测试设备分别从所述晶体管结构的源极S端和漏极D端交换扫描电压并分别扫描获得第三组电流-电压曲线。

接着，给所述第一栅极结构G1至第m栅极结构Gm施加0电压，给第（m+1）栅极结构G（m+1）至第n栅极结构Gn施加工作电压，所述纳米探针电性测试设备分别从所述晶体管结构的源极S端和漏极D端交换扫描电压并分别扫描获得第四组电流-电压曲线。

接着，根据所述第三组电流-电压曲线和第四组电流-电压曲线，判断所述漏电失效位置是否位于第m栅极结构Gm和第（m+1）栅极结构G（m+1）之间。若漏电失效位置位于第m栅极结构Gm和第（m+1）栅极结构G（m+1）之间时，结束所述纳米探针电性测试；若不在，则接着执行后续步骤。

也就是说，所述漏电失效位置不位于所述第m栅极结构Gm和第（m+1）栅极结构G（m+1）之间时，接着给所述第一栅极结构G1至第（n-1）栅极结构G（n-1）施加工作电压，给所述第n栅极结构Gn施加0电压，所述纳米探针电性测试设备分别从所述晶体管结构的源极S端和漏极D端交换扫描电压并分别扫描获得第五组电流-电压曲线。

接着，给所述第一栅极结构G1至第（n-1）栅极结构G（n-1）施加0电压，给所述第n栅极结构Gn施加工作电压，所述纳米探针电性测试设备分别从所述晶体管结构的源极S端和漏极D端交换扫描电压并分别扫描获得第六组电流-电压曲线。

接着，根据所述第五组电流-电压曲线和第六组电流-电压曲线，判断漏电失效位置是否位于第（n-1）栅极结构G（n-1）和第n栅极结构Gn之间，并结束纳米探针电性测试。

本实施例的测量样品设置有两个NMOS，即具有双栅极结构的晶体管结构。图6为本实施例提供的给第一栅极结构施加工作电压同时给第二栅极结构施加0电压时的晶体管结构的结构示意图。如图6所示，给第一栅极结构G1施加1.32V电压，给第二栅极结构G2施加0电压，同时还给源极S施加1.32V电压，给漏极D施加0电压，此时，纳米探针电性测试设备从源极S端第一次扫描获得电流-电压曲线，如图9所示，Bulk电流Ib随着施加在源极S上的电压从0向1.32V变化过程中逐渐增大，源极电流Is随着施加在源极S上的电压从0向1.32V变化过程中也逐渐增大，且源极电流Is与Bulk电流Ib大小几乎一致，且均为10^-7级别，有漏电发生，漏极电流Id、第一栅极电流Igl和第二栅极电流Igr均随着施加在源极S上的电压从0向1.32V变化过程中基本保持为0A。

给第一栅极结构G1施加1.32V电压，给第二栅极结构G2施加0电压，同时给源极S施加0电压，并给漏极D施加1.32V电压，此时，所述纳米探针电性测试设备从漏极D端第二次扫描获得电流-电压曲线，如图8所示，Bulk电流Ib、源极电流Is、漏极电流Id、第一栅极电流Igl和第二栅极电流Igr均随着施加在漏极D上的电压从0向1.32V变化过程中均稳定在10^-11级别，无漏电发生。

图7为本实施例提供的在给第一栅极结构施加0电压同时给第二栅极结构施加工作电压时的晶体管结构的结构示意图。如图7所示，给第一栅极结构G1施加0电压，给第二栅极结构G2施加1.32V电压，同时给源极S施加1.32V电压，给漏极D提供0V电压，此时，纳米探针电性测试设备从源极S端第三次扫描获得电流-电压曲线，如图11所示，Bulk电流Ib、源极电流Is、漏极电流Id、第一栅极电流Igl和第二栅极电流Igr均随着施加在源极S上的电压从0向1.32V变化过程中均稳定在10^-11级别，无漏电发生。

给第一栅极结构G1施加0电压，给第二栅极结构G2施加1.32V电压，同时给源极S施加0电压，并给漏极D施加1.32V电压，此时，纳米探针电性测试设备从漏极D端第四次扫描获得电流-电压曲线，如图10所示，Bulk电流Ib随着施加在漏极D上的电压从0向1.32V变化过程中逐渐增大，漏极电流Id随着施加在漏极D上的电压从0向1.32V变化过程中逐渐增大，且Id与Ib大小几乎一致，且均为10^-7级别，有漏电发生，源极电流Id、第一栅极电流Igl和第二栅极电流Igr随着施加在漏极D上的电压从0向1.32V变化过程中基本保持为0A。

根据上述四次扫描获得的电流-电压曲线可知，第二次扫描和第三次扫描获得的电流-电压曲线均正常，而第一次扫描获得的电流-电压曲线中源极电流Is和Bulk电流Ib对应的电流-电压曲线存在异常，有漏电发生，第四次扫描获得的电流-电压曲线中漏极电流Id和Bulk电流Ib对应的电流-电压曲线存在异常，有漏电发生。因此，根据这些异常的电流-电压曲线可以判断出具有双栅极结构的晶体管结构的漏电位置M在所述第一栅极结构G1和第二栅极结构G2之间。

图2为现有技术中在纳米探针电性测试时设置有双栅极结构的晶体管结构的给电状况示意图。如图2所示，现有技术在纳米探针电性测试时，给晶体管结构的第一栅极G1、第二栅极结构G2和漏极D施加0电压，仅给源极S施加1.32V电压，此时，所述纳米探针电性测试设备从晶体管结构的源极S扫描得到的电流-电压曲线无异常，其无法测出晶体管结构中两栅极之间的PN结漏电。而本实施例的逻辑芯片漏电失效分析方法可以精确定位出晶体管结构内部具体的漏电失效位置M。

图12为本实施例的测量样品的TEM观测结果示意图。如图12所示，在步骤S2之后，还包括：将所述测量样品进行FIB（聚焦离子束）切片，然后放置在TEM（透射电子显微镜）上进行观察分析，以验证纳米探针电性测试定位的漏电失效位置是否相匹配，并在相匹配时找出漏电失效位置处的漏电失效真因。

在本实施例中，将所述测量样品进行FIB切片，然后放置在TEM（透射电子显微镜）上进行观察分析，发现观测到的漏电位置M与纳米探针电性测试检测到的漏电失效位置相匹配，并经TEM观测发现漏电原因例如是覆盖掺杂区11上的第一金属硅化物 piping问题导致的功能性漏电问题。针对该问题，我们可以通过调整RTA（快速热退火）的温度参数和/或调整SAB（金属硅化物阻挡层）膜层的刻蚀参数，以进行制程优化避免后续重复出现相同位置处的漏电失效问题。

综上所述，本发明提供一种逻辑芯片漏电失效分析方法，包括以下步骤：S1：提供一设置有至少两个栅极结构的晶体管结构的测量样品，所述测量样品中的晶体管结构存在亮电压对比缺陷；以及S2：通过给一部分的所述栅极结构施加工作电压，并给剩余部分的所述栅极结构提供0电压，以对所述测量样品进行纳米探针电性测试，从而定位出所述晶体管结构具体的漏电失效位置，实现了逻辑芯片漏电失效分析时的精确定位，其有利于找到引起漏电失效问题的真因，从而有利于在制程优化时得到有效的优化方法。

此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语 “第一”、“第二”等的描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。

可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (9)

1.一种逻辑芯片漏电失效分析方法，其特征在于，包括以下步骤：

S1：提供一设置有至少两个栅极结构的晶体管结构的测量样品，所述测量样品中的晶体管结构存在亮电压对比缺陷，所述晶体管结构由依次相邻设置的第一个晶体管至第n个晶体管组成，使得所述晶体管结构具有依次间隔设置的第一栅极结构至第n栅极结构，其中，n≥2，且为正整数；

所述晶体管结构的第一个晶体管的漏极与第二个晶体管的源极共用，第一个晶体管的源极作为所述晶体管结构的源极，第n个晶体管的源极和第n-1个晶体管的漏极共用，第n个晶体管的漏极作为所述晶体管结构的漏极；

剩余所述晶体管中，每个所述晶体管的源极均与其相邻的晶体管的漏极共用，同时，每个所述晶体管的漏极均与其相邻的晶体管的源极共用；

S2，包括以下步骤：

S21：给所述第一栅极结构至第m栅极结构施加工作电压，给第m+1栅极结构至第n栅极结构施加0电压，纳米探针电性测试设备分别从所述晶体管结构的源极端和漏极端交换扫描电压并分别扫描获得电流-电压曲线，其中，1≤m＜n，n≥2，且m、n均为正整数；

S22：给所述第一栅极结构至第m栅极结构施加0电压，给第m+1栅极结构至第n栅极结构施加工作电压，所述纳米探针电性测试设备分别从所述晶体管结构的源极端和漏极端交换扫描电压并分别扫描获得电流-电压曲线；以及

S23：根据所有所述电流-电压曲线判断所述漏电失效位置是否位于第m栅极结构和第m+1栅极结构之间。

2.如权利要求1所述的逻辑芯片漏电失效分析方法，其特征在于，当n＝2，m=1时，步骤S2包括：

给第一栅极结构施加工作电压，给第二栅极结构施加0电压，所述纳米探针电性测试设备分别从所述晶体管结构的源极端和漏极端交换扫描电压并分别扫描获得第一组电流-电压曲线；

给所述第一栅极结构施加0电压，给所述第二栅极结构施加工作电压，所述纳米探针电性测试设备分别从所述晶体管结构的源极端和漏极端交换扫描电压并分别扫描获得第二组电流-电压曲线；以及

根据所述第一组电流-电压曲线和第二组电流-电压曲线，判断所述漏电失效位置是否位于所述第一栅极结构和第二栅极结构之间。

3.如权利要求1所述的逻辑芯片漏电失效分析方法，其特征在于，当n≥3，m≥2时，步骤S2包括：

给所述第一栅极结构施加工作电压，给第二栅极结构至第n栅极结构施加0电压，所述纳米探针电性测试设备分别从所述晶体管结构的源极端和漏极端交换扫描电压并分别扫描获得第一组电流-电压曲线；

给所述第一栅极结构施加0电压，给所述第二栅极结构至第n栅极结构施加工作电压，所述纳米探针电性测试设备分别从所述晶体管结构的源极端和漏极端交换扫描电压并分别扫描获得第二组电流-电压曲线；

根据所述第一组电流-电压曲线和第二组电流-电压曲线，判断所述漏电失效位置是否位于所述第一栅极结构和第二栅极结构之间；

所述漏电失效位置不位于所述第一栅极结构和第二栅极结构之间时，给所述第一栅极结构至第m栅极结构施加工作电压，给第m+1栅极结构至第n栅极结构施加0电压，所述纳米探针电性测试设备分别从所述晶体管结构的源极端和漏极端交换扫描电压并分别扫描获得第三组电流-电压曲线；

给所述第一栅极结构至第m栅极结构施加0电压，给第m+1栅极结构至第n栅极结构施加工作电压，所述纳米探针电性测试设备分别从所述晶体管结构的源极端和漏极端交换扫描电压并分别扫描获得第四组电流-电压曲线；

根据所述第三组电流-电压曲线和第四组电流-电压曲线，判断所述漏电失效位置是否位于第m栅极结构和第m+1栅极结构之间；

所述漏电失效位置不位于所述第m栅极结构和第m+1栅极结构之间时，给所述第一栅极结构至第n-1栅极结构施加工作电压，给所述第n栅极结构施加0电压，所述纳米探针电性测试设备分别从所述晶体管结构的源极端和漏极端交换扫描电压并分别扫描获得第五组电流-电压曲线；

给所述第一栅极结构至第n-1栅极结构施加0电压，给所述第n栅极结构施加工作电压，所述纳米探针电性测试设备分别从所述晶体管结构的源极端和漏极端交换扫描电压并分别扫描获得第六组电流-电压曲线；以及

根据所述第五组电流-电压曲线和第六组电流-电压曲线，判断所述漏电失效位置是否位于第n-1栅极结构和第n栅极结构之间。

4.如权利要求1所述的逻辑芯片漏电失效分析方法，其特征在于，步骤S21包括：

给所述第一栅极结构至第m栅极结构施加工作电压，给所述第m+1栅极结构至第n栅极结构施加0电压，同时还给所述晶体管结构的源极施加工作电压，给所述晶体管结构的漏极施加0电压，所述纳米探针电性测试设备从所述晶体管结构的源极端扫描获得电流-电压曲线；以及

给所述第一栅极结构至第m栅极结构施加工作电压，给所述第m+1栅极结构至第n栅极结构施加0电压，同时还给所述晶体管结构的漏极施加工作电压，给所述晶体管结构的源极施加0电压，所述纳米探针电性测试设备从所述晶体管结构的漏极端扫描获得电流-电压曲线。

5.如权利要求1所述的逻辑芯片漏电失效分析方法，其特征在于，步骤S22包括：

给所述第一栅极结构至第m栅极结构施加0电压，给所述第m+1栅极结构至第n栅极结构施加工作电压，同时还给所述晶体管结构的源极施加工作电压，给所述晶体管结构的漏极施加0电压，所述纳米探针电性测试设备从所述晶体管结构的源极端扫描获得电流-电压曲线；以及

给所述第一栅极结构至第m栅极结构施加0电压，给所述第m+1栅极结构至第n栅极结构施加工作电压，同时还给所述晶体管结构的漏极施加工作电压，给所述晶体管结构的源极施加0电压，所述纳米探针电性测试设备从所述晶体管结构的漏极端扫描获得电流-电压曲线。

6.如权利要求1所述的逻辑芯片漏电失效分析方法，其特征在于，步骤S1包括：

S11：提供一设置有至少两个栅极结构的晶体管结构的逻辑芯片，通过电性失效分析检测初步定位出所述逻辑芯片的漏电失效位置；以及

S12：通过物理失效分析，逐层剥离所述逻辑芯片，并通过扫描电子显微镜找出所述晶体管结构存在亮电压对比缺陷的逻辑芯片作为测量样品。

7.如权利要求6所述的逻辑芯片漏电失效分析方法，其特征在于，所述逻辑芯片包括衬底，形成于所述衬底上的器件层和接触层，以及位于所述器件层和接触层上的金属互连层。

8.如权利要求7所述的逻辑芯片漏电失效分析方法，其特征在于，步骤S12包括：

通过物理失效分析，从所述金属互连层侧逐层剥离所述逻辑芯片，以检测逻辑芯片的缺陷；以及

在所述逻辑芯片仅包括所述衬底、器件层和接触层时，通过使用扫描电子显微镜对所述逻辑芯片进行电压对比度检测，以找出所述晶体管结构存在亮电压对比缺陷的逻辑芯片作为测量样品。

9.如权利要求1所述的逻辑芯片漏电失效分析方法，其特征在于，

在S2之后还包括：

将所述测量样品进行聚焦离子束切片，然后放置在透射电子显微镜机台上进行观察分析，以验证所述纳米探针电性测试定位的漏电失效位置与透射电子显微镜的观测结果是否相匹配，并在相匹配时找出所述漏电失效位置处的漏电失效真因。

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