KR20100062400A - 반도체 웨이퍼의 결함 분석 방법 - Google Patents

반도체 웨이퍼의 결함 분석 방법 Download PDF

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Abstract

본 발명은 반도체 웨이퍼의 결함을 분석하는 기법에 관한 것으로, 게이트 소자가 형성된 반도체 웨이퍼의 수율 검사를 통해 결함 발생 영역(fail area)에 대한 페일 맵(fail map)을 획득하고, 반도체 웨이퍼의 디캡 처리를 수행하며, 수율 검사를 통해 결정된 페일 아이템(fail item)에 따라 반도체 웨이퍼의 결함 예상 레이어까지 식각하여 해당 레이어를 노출시킨 후에, 결함 검출을 수행하고, 결함이 검출된 영역의 수직 구조를 검출함으로써, 반도체 웨이퍼에 발생된 결함 원인을 정확하게 판단할 수 있는 것이다.
트렌치 모스펫(T-MOSFET : trench-metal oxide semiconductor field effect transistor), 수율 검사, 페일 맵(fail map)

Description

반도체 웨이퍼의 결함 분석 방법{DEFECT ANALYSIS METHOD OF A SEMICONDUCTOR WAFER}
본 발명은 반도체 웨이퍼의 결함을 분석하는 기법에 관한 것으로, 더욱 상세하게는 게이트 구조를 형성한 반도체 웨이퍼의 수율 검사에 따라 발생된 결함을 분석하는데 적합한 반도체 웨이퍼의 결함 분석 방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 소자의 고집적화에 따른 미세화의 발전으로 현재 트랜지스터의 선폭은 계속 미세화되고 있으며, 이로 인해 트랜지스터 내에는 핫 캐리어(hot carrier) 현상이 발생하게 되며, 전자는 게이트 산화막 아래쪽이나 스페이서 하부에 트랩되어 문턱전압에 영향을 미치게 된다.
즉, 이러한 핫 캐리어 현상은 소자의 미세화로 인해 채널 영역은 짧아지지만 공급 전원의 전압이 변함 없이 일정하기 때문에 반도체 기판의 채널에 고전기장이 인가되는 경우에 많이 발생한다. 특히, 소오스 영역과 드레인 영역 사이에 있는 캐리어의 이동 통로인 채널의 길이가 짧을수록 더 심하게 나타난다.
이러한 핫 캐리어 효과를 극복하기 위하여 대부분의 트랜지스터의 제조공정 은 LDD(lightly doped drain, 이하 'LDD'라 함) 구조를 채택하고 있는데, 이는 게이트 전극을 사이에 두고 기판 내에 있는 소오스/드레인 영역의 이온주입농도가 게이트 전극 에지 부근에서는 저농도인 반면에 다른 중심 부분에서는 고농도인 이층 구조의 접합(graded junction)을 형성함으로써 전기장의 급격한 변화를 줄이기 위한 것이다.
그러나, 반도체 소자의 고집적화 추세에 의해 계속적으로 채널 길이가 짧아지기 때문에 전술한 LDD 구조의 트랜지스터 역시 단채널(short channel) 현상이 발생하게 된다. 그러면, LDD 영역의 도펀트가 채널로 확산되어 채널 에지와 드레인 사이에 고전기장이 인가되어 핫-캐리어 현상을 발생하여 트랜지스터의 성능을 열화시킨다.
또한, 트랜지스터 동작 시 소오스와 드레인의 불순물들이 측면으로 확산되어 펀치 쓰루(punch through) 효과를 유발하기 쉬워 이를 방지하기 위한 이온 주입 공정이 많아지는 번거러움이 있다. 또한, 채널 길이 및 그 농도 조절이 정확하지 않을 경우 문턱 전압을 조절하기 어려운 문제점이 있다.
이러한 문제점을 해결하기 위하여 기판 상부의 스페이서 사이에 트랜지스터 게이트 전극이 기판 내부에 매립되고 그 게이트 전극의 측면, 하부면 등에 게이트 산화막을 가지고 있는 트랜지스터 구조에 의해 유효 채널 길이를 증가시켜서 고집적 반도체 소자의 전기적 특성을 향상시킬 수 있는 트렌치형 게이트 전극 구조의 트렌치 모스펫(T-MOSFET : trench-metal oxide semiconductor field effect transistor)이 제안되어 있다.
한편, 반도체 소자의 제조 공정에서 수율 향상을 위해 소정 공정(예를 들면, 트렌치 모스펫 제조 공정 등)이 완료된 반도체 웨이퍼를 검사하게 되는데, 이러한 검사는 레이저, 광학 시스템 등을 이용하여 반도체 웨이퍼에서의 불량 여부를 검사하고, 반도체 웨이퍼에 존재하는 결함의 크기, 결함 클러스터(defect cluster)의 형태, 결함의 색깔, 밀도, 위치 등을 검출하게 된다.
상술한 바와 같은 트렌치 모스펫 제품은 도 1에 도시한 바와 같이 일반적으로 한 장의 반도체 웨이퍼에 다수의 칩(chip)을 포함하고 있고, 이러한 칩 하나가 하나의 트렌치 모스펫을 포함하고 있으며, 하나의 트렌치 모스펫에는 다수의 트렌치가 연결되는 구조를 갖는다. 즉, 도 1에 도시한 바와 같이 하나의 반도체 웨이퍼(1 wafer)의 하나의 샷(1 shot)에는 다수의 셀이 포함되며, 이 중에서 하나의 셀(1 cell)에는 수직 구조에 나타낸 바와 같이 트렌치 내부에 게이트 구조가 형성되고, 소오스 영역(source area)에는 다수의 트렌치가 연결되는 형태로 트렌치 모스펫 구조가 형성될 수 있다. 여기에서, 트렌치 모스펫을 구성하는 트렌치 게이트 내부에 결함이 발생하는 경우 결함이 발생된 정확한 지점을 검출하기 어려운 문제점이 있다.
이에 따라, 본 발명은 트렌치 모스펫을 포함하는 반도체 웨이퍼의 수율 분석을 통해 페일 맵(fail map)을 획득하고, 이러한 페일 맵을 통해 순차적인 식각을 수행하여 결함 발생 지점을 검출함으로써, 정확한 결함 발생 원인을 판단할 수 있는 반도체 소자의 결함 분석 방법을 제공하고자 한다.
본 발명은, 게이트 소자가 형성된 반도체 웨이퍼의 수율 검사를 통해 결함 발생 영역(fail area)에 대한 페일 맵(fail map)을 획득하는 단계; 상기 페일 맵이 획득된 상기 반도체 웨이퍼의 디캡 처리를 수행하는 단계; 상기 수율 검사를 통해 결정된 페일 아이템(fail item)에 따라 상기 반도체 웨이퍼의 결함 예상 레이어까지 식각하여 해당 레이어를 노출시키는 단계; 상기 노출된 레이어에 대한 결함 검출을 수행하는 단계; 및 상기 결함이 검출된 영역의 수직 구조를 검출하는 단계를 포함하는 반도체 웨이퍼의 결함 분석 방법을 제공한다.
바람직하게는, 상기 결함 분석 방법은, 상기 수율 검사를 통해 결정된 페일 아이템에 따라 상기 결함 예상 레이어가 다수개 존재할 경우 각각의 상기 결함 예상 레이어에 대해 상기 해당 레이어를 노출시키는 단계 내지 상기 수직 구조를 검출하는 단계를 반복 수행하는 단계를 더 포함하는 반도체 웨이퍼의 결함 분석 방법을 제공한다.
본 발명은, 게이트 소자가 형성된 반도체 웨이퍼의 수율 검사를 통해 결함 발생 영역에 대한 페일 맵을 획득한 후에 이를 통해 결정된 페일 아이템에 따라 반 도체 웨이퍼의 결함 예상 레이어까지 식각하여 해당 레이어를 노출시키며, 결함 검출 및 결함이 검출된 영역의 수직 구조를 검출함으로써, 반도체 웨이퍼에 발생된 결함 원인을 정확하게 판단할 수 있어 이 후 반도체 소자의 수율을 향상시킬 수 있다.
본 발명은, 반도체 웨이퍼의 수율 검사를 통해 페일 발생 영역에 대한 페일 맵을 획득하고, 결함 발생이 예상된 레이어까지 식각한 후 해당 레이어에 대해 결함 검출, 수직 구조 검출, 결함 분석 등을 수행하여 결함 발생 원인을 판단한다는 것이며, 이러한 기술적 수단을 통해 종래 기술에서의 문제점을 해결할 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 실시 예에 대하여 상세하게 설명한다.
도 2는 본 발명의 일 실시 예에 따라 트렌치 모스펫을 포함하는 반도체 웨이퍼의 결함을 분석하는 플로우차트이다.
도 2를 참조하면, 예를 들면, 트렌치 모스펫(trench MOSFET) 등이 포함된 게이트 제조 공정이 완료된 반도체 웨이퍼에 대해 소자의 전기적(electrical) 기능을 검사하는 방식으로 프로그램 내에서 해당 기능이 실행되는지를 확인하는 수율(yield) 검사를 수행한다(단계202). 여기에서, 수율 검사는, 제조 공정을 완료한 반도체 웨이퍼를 패키징하기 전에 반도체 웨이퍼 상에 형성된 개별 칩(chip)을 테스트하는 것을 의미한다.
그리고, 수율 검사 결과에 따라 페일 영역(fail area)이 발생되는지를 체크한 후에, 페일 영역이 발생하면 반도체 웨이퍼의 수율 정상 영역과 페일 영역을 구분 분석하여 그 페일 맵(fail map)을 획득한다(단계204). 여기에서, 반도체 웨이퍼의 전기적 기능을 검사하는 수율 검사 결과에 따라 해당 페일 영역에서의 페일 아이템(fail item)을 결정할 수 있다. 예를 들면, 트렌치 모스펫의 경우 IGSS(leakage current between gate and source, 이하 'IGSS'라 함), BVDS(breakdown voltage between drain and source, 이하 'BVDS'라 함) 등의 페일 아이템으로 결정할 수 있는데, IGSS의 경우에는 게이트와 소오스간의 리키지 전류(leakage current)에 관한 결함을 의미하기 때문에 게이트 산화막의 두께, 트렌치 게이트의 프로파일 등의 결함 발생을 예상할 수 있다.
일 예로서, 도 3은 본 발명의 실시 예에 따라 반도체 웨이퍼의 페일 맵(fail map)을 예시한 도면으로, 반도체 웨이퍼의 전기적인 기능을 검사하는 수율 검사를 통해 수율 정상인 영역(yield 정상)과 페일 발생 영역(fail)을 구분할 수 있는 페일 맵(fail map)을 획득할 수 있다.
다음에, 페일 맵이 획득된 반도체 웨이퍼에 대해 화학적 기계적 연마 공정(CMP : chemical mechanical polishing), 선택비가 없는 화학 용액(chemistry)을 이용한 습식 식각 공정, 이온을 이용한 건식 식각 공정 등을 이용하여 디캡 공정(Decap : devices decapasulator)을 수행한다(단계206). 여기에서, 디캡 공정은, 습식 식각 공정의 경우 예를 들면, CF4 등을 이용하여 수행될 수 있고, 건식 식각 공정의 경우 예를 들면, Ar 이온 등을 이용하여 수행될 수 있다.
한편, 디캡 공정이 완료되면 결정된 페일 아이템에 따라 결함 발생이 예상된 레이어까지 화학적 기계적 연마 공정(CMP), 선택비가 없는 화학 용액을 이용한 습식 식각 공정, 이온을 이용한 건식 식각 공정 등을 이용하여 식각하여 해당 레이어를 노출시킨다(단계208).
또한, 결함 발생이 예상된 레이어가 노출되면, 해당 레이어에 대해 KLA 장비, AIT 장비 등을 이용하여 결함을 검출한다(단계210). 여기에서, KLA 장비, AIT 장비 등은 광학적 스캐닝과 디지털 이미지 프로세싱 기술을 이용하여 픽셀 단위로 반도체 웨이퍼를 검사하는 장치로서, 픽셀의 차이점을 결함으로 이미지화하여 디스플레이할 수 있는데, 인접한 옆 다이 또는 셀과의 밝기 차이를 비교하여 해당 셀의 결함을 검출할 수 있다.
그리고, 해당 레이어에서 결함이 검출되면, vertical SEM(vertical scanning electron microscope, 이하 'vertical SEM'이라 함), FIB(forcus ion beam, 이하 'FIB'라 함) 등의 방식으로 그 결함 검출 지점의 수직 구조를 검출한다(단계212). 여기에서, vertical SEM, FIB 등의 방식은 전자빔을 해당 결함 검출 지점에 주사하여 반도체 웨이퍼 상의 패턴을 스캐닝하는 것으로, 레이어의 두께, 불순물 농도, 파티클 개수, 선폭 등을 측정하여 수직 구조를 검출할 수 있다.
이어서, 해당 결함 검출 지점에 대응하여 검출된 수직 구조에 따라 트렌치 게이트 프로파일 결함, 트렌치 게이트 내 폴리실리콘 증착 결함, 트렌치 게이트 중 간에서의 게이트 산화막 결함 등의 각종 결함을 분석 및 판단한다(단계214).
예를 들면, 도 4는 본 발명에 따라 반도체 웨이퍼의 결함 검출 지점에서 게이트 산화막 결함을 나타내는 수직 구조를 통해 결함을 분석하는 것을 예시한 도면으로, 반도체 웨이퍼의 결함이 검출된 지점에서 vertical SEM, FIB 등의 방식을 통해 수직 구조를 검출하고, 이에 따라 해당 지점에서 게이트 산화막 결함(Gate Ox damage)이 발생되었음을 분석 및 판단할 수 있다. 여기에서, a는 폴리 실리콘층, b는 게이트 산화막을 의미한다.
또한, 도 5a 내지 도 5c는 본 발명에 따라 반도체 웨이퍼의 결함 검출 지점에서의 수직 구조를 예시한 도면들로서, 반도체 웨이퍼의 결함이 검출된 지점에서 vertical SEM, FIB 등의 방식을 통해 도 5a에 도시한 바와 같은 수직 구조가 검출되면 해당 지점에서 게이트 산화막 결함(Gate Ox damage), 게이트 내부의 폴리실리콘 증착 결함(poly void)이 발생되었음을 분석 및 판단할 수 있고, 도 5b에 도시한 바와 같은 수직 구조가 검출되면 트렌치 프로파일 결함(trench profile 이상)이 발생되었음을 분석 및 판단할 수 있으며, 도 5c에 도시한 바와 같은 수직 구조가 검출되면 트렌치 게이트의 프로파일 결함(trench bottom black silicon)이 발생되었음을 분석 및 판단할 수 있다. 여기에서, a는 폴리 실리콘층, b는 게이트 산화막을 의미한다.
한편, 본 발명의 일 실시 예에서는 결함 발생 예상된 어느 하나의 레이어에 대해 설명하였으나, 결함 발생 예상된 다수의 레이어에 대해서도 해당 레이어까지 식각하는 단계(208)에서부터 결함을 분석 및 판단하는 단계(214)까지의 과정을 반 복 수행함으로써, 다수의 레이어에 대해서도 결함을 분석할 수 있음은 물론이다.
따라서, 반도체 웨이퍼의 수율 검사를 통해 페일 발생 영역에 대한 페일 맵을 획득하고, 결함 발생이 예상된 레이어까지 제거한 후 해당 레이어에 대해 결함 검출, 수직 구조 검출, 결함 분석 등을 수행함으로써, 반도체 웨이퍼에 대한 정확한 결함 원인을 판단할 수 있다.
이상의 설명에서는 본 발명의 다양한 실시 예들을 제시하여 설명하였으나 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 쉽게 알 수 있을 것이다.
도 1은 일반적인 각각의 셀에 트렌치 모스펫이 형성된 반도체 웨이퍼를 예시한 도면,
도 2는 본 발명의 일 실시 예에 따라 트렌치 모스펫을 포함하는 반도체 웨이퍼의 결함을 분석하는 플로우차트,
도 3은 본 발명의 실시 예에 따라 반도체 웨이퍼의 페일 맵(fail map)을 예시한 도면,
도 4는 본 발명에 따라 반도체 웨이퍼의 결함 검출 지점에서 게이트 산화막 결함을 나타내는 수직 구조를 통해 결함을 분석하는 것을 예시한 도면,
도 5a 내지 도 5c는 본 발명에 따라 반도체 웨이퍼의 결함 검출 지점에서의 수직 구조를 예시한 도면들.

Claims (7)

  1. 게이트 소자가 형성된 반도체 웨이퍼의 수율 검사를 통해 결함 발생 영역(fail area)에 대한 페일 맵(fail map)을 획득하는 단계;
    상기 페일 맵이 획득된 상기 반도체 웨이퍼의 디캡 처리를 수행하는 단계;
    상기 수율 검사를 통해 결정된 페일 아이템(fail item)에 따라 상기 반도체 웨이퍼의 결함 예상 레이어까지 식각하여 해당 레이어를 노출시키는 단계;
    상기 노출된 레이어에 대한 결함 검출을 수행하는 단계; 및
    상기 결함이 검출된 영역의 수직 구조를 검출하는 단계
    를 포함하는 반도체 웨이퍼의 결함 분석 방법.
  2. 제 1 항에 있어서,
    상기 결함 분석 방법은,
    상기 수율 검사를 통해 결정된 페일 아이템에 따라 상기 결함 예상 레이어가 다수개 존재할 경우 각각의 상기 결함 예상 레이어에 대해 상기 해당 레이어를 노출시키는 단계 내지 상기 수직 구조를 검출하는 단계를 반복 수행하는 단계
    를 더 포함하는 반도체 웨이퍼의 결함 분석 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 소자는, 트렌치 모스펫(trench MOSFET)을 포함하는 반도체 웨이퍼의 결함 분석 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 디캡 처리는, 화학적 기계적 연마 공정(CMP) 또는 식각 공정을 통해 수행되는 반도체 웨이퍼의 결함 분석 방법.
  5. 제 4 항에 있어서,
    상기 식각 공정은, CF4 또는 Ar 이온을 이용하여 수행되는 반도체 웨이퍼의 결함 분석 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 결함 검출은, KLA 장비 또는 AIT 장비를 이용하여 셀단위로 수행되는 반도체 웨이퍼의 결함 분석 방법.
  7. 제 6 항에 있어서,
    상기 수직 구조의 검출은, vertical SEM 또는 FIB 방식으로 수행되는 반도체 웨이퍼의 결함 분석 방법.
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