CN103871925A - 源漏离子注入对位错缺陷影响的检测方法 - Google Patents

源漏离子注入对位错缺陷影响的检测方法 Download PDF

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范荣伟
袁增艺
龙吟
倪棋梁
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Abstract

本发明公开了一种N型源漏离子注入对位错缺陷影响的检测方法，包括：设计应力分布不均的测试结构，所述测试结构设计为包括具有应力集中区域的N型有源区；执行多个工艺步骤以完成所述测试结构的制程；在所述测试结构上形成多个连接孔并在其中填充金属，所述多个连接孔至少连接所述应力集中区域；通过电子束扫描仪扫描所述测试结构以得到连接孔影像特征图并据此检测所述测试结构中由应力引起的位错缺陷；以及仅改变测试结构的制程中N型源漏离子注入步骤的工艺条件，并重复进行上述步骤以检测N型源漏离子注入的工艺条件对位错缺陷的影响。本发明能够为N型源漏离子注入工艺优化提供参考。

Description

源漏离子注入对位错缺陷影响的检测方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种源漏离子注入对位错缺陷影响的检测方法。
背景技术
随着集成电路工艺的发展以及关键尺寸按比例缩小，以及半导体工艺制造复杂性的提高，位错缺陷对器件会产生越来越大的影响，严重时将会造成产品零良率的后果，这是因为一定条件下的位错缺陷会产生严重的漏电。
导致位错缺陷产生的最主要因素之一是半导体热应力不均，例如当两种不同材质之间的热膨胀系数差异较大时，会在接触面位置产生较大的应力差异，进而导致位错缺陷的产生。通常情况下，对于单晶硅而言，在650摄氏度以下条件进行热处理，并不会产生位错缺陷，但随着器件性能要求的提高，更高温度的热处理工艺会越来越多的被应用，位错缺陷在热应力作用下会不可避免的产生。同时，由于整个半导体生产工艺过程中需要应用到很多次热处理工艺，比如阱区离子扩散，多晶硅刻蚀完成后的氧化物生长，超浅结离子注入热处理，源漏区离子注入热处理等等，这些工艺都存在于重结晶过程中，会导致位错缺陷的产生。特别是源漏离子注入工艺，随着离子注入剂量与深度的增大，其对晶格表面的破坏作用也不断增加，尤其是N型源漏中常用的砷元素，由于其原子量很大，注入剂量很高，会使晶格表面无定型化，在重结晶过程中，对位错缺陷产生巨大影响。
对位错缺陷的检测是目前业界公认的难题之一。目前业界应用的检测方法通常有以下几种：一是通过终端测试，如CN102854203A号专利公开的一种衬底位错的检测方法，其首先利用电学失效分析定位的方法对可能存在位错的器件进行失效定位，之后利用聚焦离子束从器件的正面进行切抛定位到失效的存储单元；再对器件的源漏区衬底进行排查，发现位错缺陷时停止切抛；在正面抛光结束后进行背面的抛光，制得透射电镜样品；最后在透射电镜中进行观察制得的样品，拍下透射电镜照片，获取位错长度、深度、所在位置等有关位错信息。此方法虽然有效但周期过长，不利于研发周期的缩短；二是应用电子束缺陷扫描仪检测，检测出漏电缺陷，进而通过大量的失效分析确认位错缺陷，此方法需繁重的失效分析工作，并且在研发前期，由于有各种各样的漏电缺陷干扰（如划伤、连接孔变形、栅极与接触孔对准偏移、位错缺陷、镍侵蚀等等），能够从中检测到位错缺陷的成功率非常低，热处理工艺窗口合理性的检查更成为一种奢望。这两种方法均存在很大不足，很难为在线工艺窗口优化提供快速有效参考。
针对上述问题，本领域的技术人员致力于开发一种能有效检测热处理工艺，特别是源漏区离子注入工艺对位错缺陷的影响的方法。
发明内容
本发明的主要目的旨在提供一种可以快速有效地检测源漏离子注入对位错缺陷影响的方法。
为达成上述目的，本发明提供一种N型源漏离子注入对位错缺陷影响的检测方法，包括以下步骤：
步骤S01：设计应力分布不均的测试结构，所述测试结构设计为包括N型有源区、隔离区以及位于所述N型有源区和隔离区上层的栅极多晶硅，其中所述N型有源区设计为具有多个应力集中区域；
步骤S02：执行多个工艺步骤以完成所述测试结构的制程，所述多个工艺步骤包括N型源漏离子注入；
步骤S03：在所述测试结构上形成多个连接孔并在其中填充金属，所述多个连接孔至少连接所述应力集中区域；
步骤S04：通过电子束扫描仪扫描所述测试结构以得到所述连接孔的影像特征图并根据所述影像特征图检测所述测试结构中由应力引起的位错缺陷；以及
步骤S05：仅改变所述N型源漏离子注入的步骤的工艺条件，并重复进行步骤S02至步骤S04，根据获得的多个所述影像特征图检测N型源漏离子注入的工艺条件对位错缺陷的影响。
优选地，所述测试结构设计为其N型有源区具有拐角，所述应力集中区域形成于所述N型有源区的拐角处。
优选地，所述多个应力集中区域的应力集中程度不完全相同。
优选地，所述N型有源区中至少部分的所述拐角的两端均被所述栅极多晶硅覆盖。
优选地，改变所述N型源漏离子注入的步骤的工艺条件包括改变离子注入的剂量、能量、注入角度、注入次数至少其中之一。
优选地，所述电子束扫描仪在正电势条件下工作，着陆能量为1800eV-2300eV；采用的电流为50nA-100nA。
优选地，所述电子束扫描仪采用的像素在15nm-30nm。
优选地，所述隔离区、有源区和栅极多晶硅的关键尺寸设计为版图设计规则所允许的最小尺寸。
优选地，所述测试结构设置于晶圆的切割道上。
本发明所提出的N型源漏离子注入对位错缺陷影响的检测方法，通过改变对应力敏感的测试结构的制程过程中源漏离子注入的工艺条件，并通过E-beam对不同工艺条件下所形成的测试结构扫描得到的应力集中区域上连接孔的漏电情况来检测测试结构的位错缺陷，进而得到N型源漏离子注入工艺对位错缺陷的影响及其合理的工艺窗口，为离子注入的工艺优化以及在线产品监测提供技术支持及方法论，为缩短产品研发周期、提高良率提供了保障。
附图说明
图1所示为本发明一实施例的N型源漏离子注入对位错缺陷影响的检测方法的流程示意图；
图2所示为本发明一实施例的测试结构的示意图；
图3a所示为本发明一实施例的测试结构未存在位错缺陷时的连接孔影像示意图；
图3b所示为本发明一实施例的测试结构存在位错缺陷时的连接孔影像示意图。
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
图1为本发明第一实施例提供的N型源漏离子注入对位错缺陷影响的检测方法的流程示意图。其包括以下步骤：
步骤S01：设计应力分布不均的测试结构。
具体的，测试结构采用如下设计：其形成在衬底上，包括N型有源区102和位于N型有源区上层的栅极多晶硅103，N型有源区102由隔离区分隔。有源区102包括源区和漏区，栅极多晶硅和位于其两侧的有源区的源漏组成NMOS晶体管。需要注意的是，本发明的测试结构设计为应力不均匀，具体来说是在有源区中形成多个应力集中区域。本实施例中，有源区采用了具有拐角的设计。如图所示，各NMOS晶体管的有源区互不相连，栅极多晶硅两侧的有源区构成源区和漏区，且源区和漏区均采用了具有拐角的设计，拐角A～D处即为应力集中区域。此外，多个应力集中区域的应力集中程度也可不完全相同。比如，对于图2的B、D处的有源区来说，是应力最为集中的区域。这是因为，B、D处拐角的两端均被栅极多晶硅103所覆盖，而栅极多晶硅103的应力也会传递至有源区的拐角部分，和拐角处有源区的应力叠加。在本实施例中栅极多晶硅103同样具有直角形状且直角与有源区的拐角相对，直角形的栅极多晶硅103和具有拐角有源区构成1个NMOS管。N型有源区的应力和栅极多晶硅的应力是在测试结构的制程过程中产生，如栅极多晶硅形成过程中在其刻蚀后氧化层高温沉积的步骤会造因收缩膨胀产生应力，隔离区高温退火和源漏离子注入均会在有源区产生。有源区拐角B、D处应力叠加，成为测试结构中具有与其他部分应力差异最大的区域，也是最容易产生位错缺陷的区域。当然，图2所示的测试结构的版图仅为一实施例，在实际应用中也可采用其他的N型有源区及栅极多晶硅的版图设计达到测试结构应力分布不均，有源区中形成多个应力集中区域的目的。
较佳的，隔离区、有源区和栅极多晶硅的关键尺寸版图设计规则所允许的最小尺寸，如晶体管版图中最小宽度设计规则、最小间距设计规则等所限定的极限尺寸，如此对应力变化造成的后果如漏电更为敏感，也更容易通过后续电子束扫描仪检测出位错缺陷。
通常来说，一个半导体器件同时包含PMOS晶体管和NMOS晶体管，需要注意的是本发明中，在测试结构中仅形成一种导电类型的晶体管，在本实施例中测试结构设计为形成NMOS管，在其他实施例中也可以设计为形成PMOS管。
步骤S02：执行多个工艺步骤以完成所述测试结构的制程。
测试结构的实现方式为，首先在衬底中形成隔离区如浅槽隔离，接着进行P型阱区离子注入、栅极多晶硅的形成，以及N型有源区源漏离子注入的步骤。测试结构可采用常规MOS晶体管的制造工艺形成，在此不作详述。
测试结构较佳的是建立在晶圆的切割道上，不占用晶圆上有效芯片单元的位置，不会造成浪费。在后续的工艺对晶圆进行切割时，测试结构即被销毁。
步骤S03：在测试结构上形成多个连接孔并在其中填充金属。
该步骤中，可以先在测试结构上涂覆一层介质层，然后经光刻和刻蚀，在介质层中垂直形成连接孔，之后在连接孔中填充金属如钨，采用CMP工艺去除介质层上表面的金属。需要注意的是，连接孔至少连接有源区的应力集中区域，如此能够在后续电子束扫描时监测应力集中区域的位错缺陷的发生。
步骤S04：通过电子束扫描仪扫描测试结构以得到连接孔的影像特征图并根据影像特征图检测测试结构中由应力引起的位错缺陷。
由于连接孔至少连接有源区的应力集中区域，因此可通过电子束扫描仪扫描得到能够体现应力集中区域的连接孔的明暗的影像特征图。本实施例中有源区为N型有源区，需要将电子束扫描仪应用在正电势条件下扫描。
对于NMOS管来说，适合用正电势模式扫描，这是因为当电子束扫描仪工作在正电势（positive mode）条件下，正常情况下连接孔（钨塞）的影像是暗的，如果发生漏电就会变亮。而若工作在负电势（negative mode）条件下，不论是正常情况还是漏电的情况，连接孔影像都是暗的。
较佳的，电子束缺陷扫描仪在正电势条件下工作时正电势着陆能量在1800eV-2300eV之间，采用的电流为50nA-100nA，采用的像素在15nm-30nm之间。
请参照图3a和3b，其所示分别为电子束扫描仪处于正电势条件下，连接孔正常情况和发生漏电的影像特征图及测试结构的剖视图。
如图所示，形成于衬底10上的测试结构形成NMOS管，测试结构的N型有源区102位于P型阱区101中。测试结构上涂覆介质层11，填充有金属的连接孔104垂直形成于介质层11中，且底部与NMOS有源区102和NMOS栅极多晶硅103相连。连接孔104至少要连接有源区的应力集中区域，较佳的连接图2中应力最大的有源区拐角B，D处。
请参考图3a和3b，电子束缺陷扫描仪应用于正电势条件，无漏电时NMOS有源区102和NMOS栅极多晶硅103对应的光斑为黑色，当有漏电时则为白色。由于测试结构形成的晶体管都是同一类型，通过电子束扫描仪在一种电势条件下就可以很快速清楚地检测到是否发生漏电，而不会将形成于P型有源区上的正常亮的连接孔与形成在N型有源区上漏电的亮的连接孔混淆。
由于连接孔至少连接有源区的应力集中区域，因此当得到的连接孔影像特征图相较于正常情况发生连接孔明暗变化，则说明在该应力集中区发生了由位错缺陷导致的漏电。若连接孔影像特征图与正常情况相同，则说明应力集中区域并未发生位错缺陷。本发明中采用的测试结构相较于晶圆上芯片单元的实际结构对应力更为敏感，由应力产生位错缺陷的可能性也更高，因此若检测结果发现测试结构未发生位错缺陷引起的漏电，则晶圆上芯片单元的实际结构也可以推算为未发生位错缺陷。
步骤S05：仅改变N型源漏离子注入的工艺条件，并重复进行步骤S02至步骤S04，根据获得的多个影像特征图检测N型源漏离子注入的工艺条件对位错缺陷的影响。
如前所述，N型源漏离子注入工艺中常用的砷元素，由于其原子量很大，注入剂量很高，会使晶格表面无定型化，在重结晶过程中，对位错缺陷产生巨大影响。因此，在该步骤中，仅改变步骤S02中N型源漏离子注入的步骤的工艺条件，再进行步骤S02～S04测试结构、连接孔的制作以及电子束扫描的步骤，可得到不同N型源漏离子注入的工艺条件下连接孔的影像特征图以及位错缺陷的检测结果。如此就能够检测出N型源漏离子注入工艺对位错缺陷产生的影响程度，并可在线检查N型源漏离子注入工艺的工艺窗口，为N型源漏离子注入工艺优化以及新产品研发和在线产品监测提供技术支持及方法论，为缩短产品研发周期提高良率提供保障。
虽然本发明已以较佳实施例揭示如上，然所述诸多实施例仅为了便于说明而举例而已，并非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若干的更动与润饰，本发明所主张的保护范围应以权利要求书所述为准。

Claims (9)

1.一种N型源漏离子注入对位错缺陷影响的检测方法，包括以下步骤：
步骤S01：设计应力分布不均的测试结构，所述测试结构设计为包括N型有源区、隔离区以及位于所述N型有源区和隔离区上层的栅极多晶硅，其中所述N型有源区设计为具有多个应力集中区域；
步骤S02：执行多个工艺步骤以完成所述测试结构的制程，所述多个工艺步骤包括N型源漏离子注入；
步骤S03：在所述测试结构上形成多个连接孔并在其中填充金属，所述多个连接孔至少连接所述应力集中区域；
步骤S04：通过电子束扫描仪扫描所述测试结构以得到所述连接孔的影像特征图并根据所述影像特征图检测所述测试结构中由应力引起的位错缺陷；以及
步骤S05：仅改变所述N型源漏离子注入的步骤的工艺条件，并重复进行步骤S02至步骤S04，根据获得的多个所述影像特征图检测N型源漏离子注入的工艺条件对位错缺陷的影响。
2.根据权利要求1所述的检测方法，其特征在于，所述测试结构设计为其N型有源区具有拐角，所述应力集中区域形成于所述N型有源区的拐角处。
3.根据权利要求2所述的检测方法，其特征在于，所述多个应力集中区域的应力集中程度不完全相同。
4.根据权利要求3所述的检测方法，其特征在于，所述N型有源区中至少部分的所述拐角的两端均被所述栅极多晶硅覆盖。
5.根据权利要求1所述的检测方法，其特征在于，改变所述N型源漏离子注入的步骤的工艺条件包括改变离子注入的剂量、能量、注入角度、注入次数至少其中之一。
6.根据权利要求1所述的检测方法，其特征在于，所述电子束扫描仪在正电势条件下工作，着陆能量为1800eV-2300eV；采用的电流为50nA-100nA。
7.根据权利要求1所述的检测方法，其特征在于，所述电子束扫描仪采用的像素在15nm-30nm。
8.根据权利要求1所述的检测方法，其特征在于，所述隔离区、有源区和栅极多晶硅的关键尺寸设计为版图设计规则所允许的最小尺寸。
9.根据权利要求1所述的检测方法，其特征在于，所述测试结构设置于晶圆的切割道上。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108037131A (zh) * 2017-12-21 2018-05-15 上海华力微电子有限公司 缺陷检测方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6638778B1 (en) * 2002-02-25 2003-10-28 Advanced Micro Devices, Inc. Method for determining, tracking and/or controlling processing based upon silicon characteristics
JP4157410B2 (ja) * 2003-04-02 2008-10-01 株式会社日立ハイテクノロジーズ 電子線描画装置
US20090102501A1 (en) * 2007-10-19 2009-04-23 Guldi Richard L Test structures for e-beam testing of systematic and random defects in integrated circuits
CN101459045A (zh) * 2007-12-13 2009-06-17 中芯国际集成电路制造(上海)有限公司 晶体管保护环的制作方法、离子注入工艺优化方法及装置
CN101877326A (zh) * 2009-04-30 2010-11-03 台湾积体电路制造股份有限公司 集成电路的制造方法
CN103531499A (zh) * 2013-10-21 2014-01-22 上海华力微电子有限公司 监控电子束扫描仪间匹配度的方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6638778B1 (en) * 2002-02-25 2003-10-28 Advanced Micro Devices, Inc. Method for determining, tracking and/or controlling processing based upon silicon characteristics
JP4157410B2 (ja) * 2003-04-02 2008-10-01 株式会社日立ハイテクノロジーズ 電子線描画装置
US20090102501A1 (en) * 2007-10-19 2009-04-23 Guldi Richard L Test structures for e-beam testing of systematic and random defects in integrated circuits
CN101459045A (zh) * 2007-12-13 2009-06-17 中芯国际集成电路制造(上海)有限公司 晶体管保护环的制作方法、离子注入工艺优化方法及装置
CN101877326A (zh) * 2009-04-30 2010-11-03 台湾积体电路制造股份有限公司 集成电路的制造方法
CN103531499A (zh) * 2013-10-21 2014-01-22 上海华力微电子有限公司 监控电子束扫描仪间匹配度的方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108037131A (zh) * 2017-12-21 2018-05-15 上海华力微电子有限公司 缺陷检测方法
CN108037131B (zh) * 2017-12-21 2020-10-16 上海华力微电子有限公司 一种对插塞缺陷进行检测的方法

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