CN108037131A - 缺陷检测方法 - Google Patents

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Abstract

本发明提供一种缺陷检测方法，提供一检测结构，所述检测结构包括半导体衬底，位于所述半导体衬底中的阱区，位于所述阱区中的源/漏区，位于所述阱区上所述源/漏区之间的半导体层，位于所述半导体层上的插塞，硅锗层，通过锗硅层使得半导体层与衬底连通，然后在钨接触孔平坦化工艺后应用电子束扫描方法检测所述插塞的性能，并进行工艺窗口的评估与监控，从而改善良率并缩短研发周期。本发明所提供的缺陷检测方法能有效地监控缺陷问题，避免后续造成的良率损失，为半导体良率提升提供保障。

Description

缺陷检测方法
技术领域
本发明涉及半导体制造领域，尤其是涉及一种缺陷检测方法。
背景技术
随着集成电路工艺的发展，半导体工艺器件的尺寸不断微缩，接触孔的粘结层工艺越来越重要，越来越成为制约产品良率的关键工艺步骤之一。在28nm产品研发过程中，多晶硅上的接触孔底部粘结层偏厚会导致接触孔阻值异常偏高，产生严重的良率损失，成为制约28nm产品良率提升的技术瓶颈之一。
这一缺陷在常规条件下，由于缺陷位于多晶硅上接触孔的底部，光学扫描无法检测；同时由于多晶硅本身无法与衬底直接导通，即其正常情况下就是无法为电子向衬底导通提供通路的，所以，其接触孔底部是否存在高阻值的问题在电子束扫描条件下是无法检测的。
发明内容
本发明的目的在于提供一种缺陷检测方法,以解决现有工艺中多晶硅本身无法与衬底直接导通，导致多晶硅接触孔底部是否存在高阻值在电子束扫描条件下无法检测的问题。
为了达到上述目的，本发明提供了一种缺陷检测方法,包括以下步骤：
提供检测结构，所述检测结构包括半导体衬底，位于所述半导体衬底中的阱区，位于所述阱区中的源/漏区，位于所述阱区上所述源/漏区之间的半导体层，位于所述半导体层上的插塞，硅锗层，所述硅锗层连通所述源/漏区和所述半导体层；以及
采用电子束扫描所述检测结构，以检测所述插塞的性能。
可选的，采用电子束扫描方法检测缺陷时，使用的电流大于等于50nA。
可选的，所述检测结构的形成步骤包括：
提供所述半导体衬底；
对所述半导体衬底进行离子注入形成所述阱区；
对所述阱区进行离子注入形成所述源/漏区；
在所述半导体衬底上所述阱区和所述源/漏区之间形成所述半导体层；
在所述半导体层上形成所述插塞；以及
在所述半导体衬底上形成所述锗硅层，所述硅锗层连通所述源/漏区和所述半导体层。
可选的，所述锗硅层位于所述半导体层的一侧，所述锗硅层跨越所述半导体层中间或所述锗硅层位于所述半导体层两侧。
可选的，对所述半导体衬底进行N型离子注入形成N型阱区，对所述阱区进行N型离子注入形成N型源/漏区。
可选的，对所述半导体衬底进行P型离子注入形成P型阱区，对所述阱区
进行P型离子注入形成P型源/漏区。
可选的，对所述半导体衬底进行N型离子注入形成N型阱区，对所述阱区进行P型离子注入形成P型源/漏区。
可选的，对所述插塞性能进行检测时，包括对所述插塞的介质阻值进行检测。
可选的，当所述电子束扫描所述检测结构时，若产生暗电压衬度，表明所述插塞异常。
可选的，所述插塞底部形成有粘结层，若产生暗电压衬度，则所述粘结层厚度大于标准厚度。
综上所述，在本发明提供的缺陷检测方法中，提供检测结构，所述检测结构包括半导体衬底，位于所述半导体衬底中的阱区，位于所述阱区中的源/漏区，位于所述阱区上所述源/漏区之间的半导体层，位于所述半导体层上的插塞，硅锗层，所述硅锗层连通所述源/漏区和所述半导体层；以及采用电子束扫描所述检测结构，以检测所述插塞的性能。其具体方案为在所述半导体衬底上进行特定的离子注入形成阱区，接着在所述阱区进行离子注入形成源/漏极，通过锗硅层使得半导体层与衬底连通，形成检测结构，然后在钨接触孔平坦化工艺后应用电子束扫描方法检测检测结构缺陷，并进行工艺窗口的评估与监控，从而改善良率并缩短研发周期。本发明所提供的缺陷检测方法能有效地监控缺陷问题，避免后续造成的良率损失，为半导体良率提升提供保障。
附图说明
图1为本发明实施例提供的陷检测方法的流程示意图；
图2为本发明实施例提供的检测结构形成的流程示意图；
图3为本发明实施例提供的缺陷检测方法中所述锗硅层位于所述半导体层一侧的位置关系示意图；
图4为本发明实施例提供的陷检测方法中检测结构正常时电压衬度显示示意图；
图5为本发明实施例提供的缺陷检测方法中检测结构存在缺陷时电压衬度显示示意图；
图6为本发明实施例提供的缺陷检测方法中检测结构插塞正常与异常时导通电子能力的对比图；
图7为本发明实施例提供的缺陷检测方法中所述锗硅层位于所述半导体层相对两侧的位置关系示意图；
图8为本发明实施例提供的缺陷检测方法中所述锗硅层跨越所述半导体层中间位置关系示意图；
图9为本发明实施例提供的缺陷检测方法中所述锗硅层位于所述半导体层相邻两侧的位置关系示意图；
其中，1-半导体衬底，2-半导体层，3-插塞，4-锗硅层，11-半导体衬底，12-阱区，13-半导体层，131-插塞，14-介电层，15-锗硅层，16-电压衬度，17-源/漏区，18-浅沟槽隔离，19-电子，21-阱区，22-浅沟槽隔离，23-半导体层，24-介电层，25-插塞，26-电子束，27-粘结层，31-半导体衬底，32-半导体层，33-锗硅层，34-插塞。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
正如背景技术中所述的，接触孔的粘结层工艺越来越成为制约产品良率的关键工艺步骤之一，多晶硅上的接触孔底部粘结层偏厚会导致接触孔阻值异常偏高，产生严重的良率损失，由于粘结层位于多晶硅上接触孔的底部，光学扫描无法检测；同时由于多晶硅本身无法与衬底直接导通，所以其接触孔底部是否存在高阻值的问题在电子束扫描条件下是无法检测的。
因此，在制造半导体器件时，为了解决上述问题，本发明提供了一种缺陷检测方法。
参阅图1，其为本发明实施例提供的缺陷检测方法的流程示意图，如图1所示，所述缺陷检测方法包括以下步骤:
步骤S1：提供检测结构，所述检测结构包括半导体衬底，位于所述半导体衬底中的阱区，位于所述阱区中的源/漏区，位于所述阱区上所述源/漏区之间的半导体层，位于所述半导体层上的插塞，硅锗层，所述硅锗层连通所述源/漏区和所述半导体层；以及
步骤S2：采用电子束扫描所述检测结构，以检测所述插塞的性能。
在步骤S1中，本实施例中所述半导体层为多晶硅层，所述插塞为多晶硅上的接触孔，所述接触孔中填充了导电介质，所述介质可选为钨，图1为所述检测方法的流程示意图，图2为所述检测结构形成的流程示意图，图3所示为所述锗硅层位于所述所述半导体层一侧时位置关系示意图，与之对应的图4为所述检测结构的具体结构示意图，参阅图1至图4，所述检测结构形成的步骤包括：先形成一半导体衬底11；然后再对所述半导体衬底11进行离子注入形成所述阱区12，可选择对所述半导体衬底11进行N型离子注入或者P型离子注入；对所述半导体衬底11上所述阱区12进行离子注入形成源/漏区17,此处可选择对所述阱区12进行N型离子注入或者P型离子注入；在所述阱区12上和所述源/漏区17之间形成半导体层13；在所述半导体层13上形成插塞131，以及在所述半导体衬底11上形成所述锗硅层4，所述硅锗层4连通所述源/漏区17和所述半导体层13。
优选的，所述锗硅层与所述半导体层具有不同的位置关系，如图6至图7所示，为半导体衬底31，半导体层32，锗硅层33和插塞34的位置关系示意图，所述半导体层32可以为矩形，所述锗硅层33可以跨越所述半导体层32的中间，锗硅层33可以位于所述半导体层32相对的两侧或者所述锗硅层33可以位于所述半导体层33相邻的两侧。
进一步的，对所述半导体衬底11进行N型离子注入形成N型阱区，对所述阱区12进行N型离子注入形成N型源/漏区；对所述半导体衬底11进行P型离子注入形成形成P型阱区，对所述阱区12进行P型离子注入，形成P型源/漏区；对所述半导体衬底11进行N型离子注入形成N型阱区，对所述阱区进行P型离子注入，形成P型源/漏区；以上形成的三种器件结构，使得所述检测结构在后续的电子束正电势条件下电子可以从衬底向上流动。具体的，在本实施例中采用的是N型阱区/P型源/漏区检测结构。
在步骤S2中，当使用电子束扫描对所述插塞131性能进行检测时，是对所述插塞131的介质阻值进行检测，如图4和图5所示，在所述半导体层13的一侧源/漏区17和半导体层13连接，而另一侧通过硅锗层15使得半导体层13和源/漏极17连接，让电子19可以到达所述插塞131对所述插塞的介质阻值进行检测；由于所述插塞131底部有粘结层(图中未画出)，当使用所述电子束扫描所述检测结构时，如图3所示，若所述电压衬度16亮度显示正常，则说明所述粘结层厚度正常，则所述检测结构正常；如图4所示，若产生暗电压衬度16，则说明所述粘结层厚度大于标准厚度，这将导致所述插塞131中介质阻值异常高于正常值，使得电子导通能力变弱，产生暗电压衬度16。
具体的，在离子注入工艺之后，需要对所述检测结构进行退火，在钨接触孔平坦化工艺后，在指定的站点进行电子束扫描，所述电子束扫描可在较大电流条件下检测检测结构是否存在导通能力差的问题，这样能使得缺陷更加容易被检测等，从而对提升缺陷信号产生帮助，这里所说的较大电流要大于等于50nA。
参阅图6，图6为本发明实施例提供的缺陷检测方法中检测结构插塞正常与插塞具有缺陷时导通电子能力的对比图。如图6所示，电子26从半导体衬底到达阱区21然后经过半导体层23到达插塞25底部，插塞25的底部有一定厚度的粘结层27，若粘结层27的厚度正常(图6左边所示)，则插塞25中介质所表现出来的阻值时正常的，电子26的导通能力正常，若粘结层27的厚度过大(图6右边所示)，则会使得插塞25中介质所表现出来的阻值大于正常值，电子26的导通能力边弱，对应的产生暗电压衬度。
优选的，在本实施例中，所述离子注入、粘结层工艺及插塞尺寸均模拟被检测产品，或者可以针对某些工艺进行不同条件的测试。
综上所述，在本发明实施例提供的缺陷检测方法中，提供检测结构，所述检测结构包括半导体衬底，位于所述半导体衬底中的阱区，位于所述阱区中的源/漏区，位于所述阱区上所述源/漏区之间的半导体层，位于所述半导体层上的插塞，硅锗层，所述硅锗层连通所述源/漏区和所述半导体层；以及采用电子束扫描所述检测结构，以检测所述插塞的性能。通过建立缺陷检测结构与对应的工艺流程，使位于半导体层上的插塞通过某种锗硅层可以与衬底导通，然后通过电子束扫描在较大电流条件下检测其是否存在电子导通能力差的问题，从而来判断插塞底部的粘结层厚度是否过大。其具体过程为为在检测结构上进行特定的离子注入，并通过锗硅层使半导体层与衬底连通，然后在钨接触孔平坦化工艺后应用电子束扫描机台对检测结构进行缺陷检测，所用的检测方式为对插塞中介质阻值进行检测，当插塞底部粘结层厚度过大导致介质阻值偏高时，其电子导通能力将变弱，从而在一定扫描条件下产生暗电压衬度；并进行工艺窗口的评估与监控，从而改善良率并缩短研发周期。本发明所提供的缺陷检测方法通过锗硅层使半导体层与衬底导通，为电子向衬底导通提供了通路，能有效地监控粘结层偏厚导致插塞中介质阻值异常偏高的问题，避免后续造成的产品良率损失，为半导体产品良率提升提供保障。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (10)

1.一种缺陷检测方法，其特征在于，包括：
提供检测结构，所述检测结构包括半导体衬底，位于所述半导体衬底中的阱区，位于所述阱区中的源/漏区，位于所述阱区上所述源/漏区之间的半导体层，位于所述半导体层上的插塞，硅锗层，所述硅锗层连通所述源/漏区和所述半导体层；以及
采用电子束扫描所述检测结构，以检测所述插塞的性能。
2.如权利要求1所述的缺陷检测方法，其特征在于，采用电子束扫描方法检测缺陷时，使用的电流大于等于50nA。
3.如权利要求1所述的缺陷检测方法，其特征在于，所述检测结构的形成步骤包括：
提供所述半导体衬底；
对所述半导体衬底进行离子注入形成所述阱区；
对所述阱区进行离子注入形成所述源/漏区；
在所述半导体衬底上所述阱区和所述源/漏区之间形成所述半导体层；
在所述半导体层上形成所述插塞；以及
在所述半导体衬底上形成所述锗硅层，所述硅锗层连通所述源/漏区和所述半导体层。
4.如权利要求1或3所述的缺陷检测方法，其特征在于，所述锗硅层位于所述半导体层的一侧，所述锗硅层跨越所述半导体层中间或所述锗硅层位于所述半导体层两侧。
5.如权利要求3所述的缺陷检测方法，其特征在于，对所述半导体衬底进行N型离子注入形成N型阱区，对所述阱区进行N型离子注入形成N型源/漏区。
6.如权利要求3所述的缺陷检测方法，其特征在于，对所述半导体衬底进行P型离子注入形成P型阱区，对所述阱区进行P型离子注入形成P型源/漏区。
7.如权利要求3所述的缺陷检测方法，其特征在于，对所述半导体衬底进行N型离子注入形成N型阱区，对所述阱区进行P型离子注入形成P型源/漏区。
8.如权利要求1所述的缺陷检测方法，其特征在于，对所述插塞性能进行检测时，包括对所述插塞的介质阻值进行检测。
9.如权利要求1所述的缺陷检测方法，其特征在于，当所述电子束扫描所述检测结构时，若产生暗电压衬度，表明所述插塞异常。
10.如权利要求9所述的缺陷检测方法，其特征在于，所述插塞底部形成有粘结层，若产生暗电压衬度，则所述粘结层厚度大于标准厚度。
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