CN102468265A

CN102468265A - 连接插塞及其制作方法

Info

Publication number: CN102468265A
Application number: CN2010105326396A
Authority: CN
Inventors: 张海洋; 胡敏达
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2010-11-01
Filing date: 2010-11-01
Publication date: 2012-05-23

Abstract

一种连接插塞及其制作方法，其中，本发明提供的一种连接插塞，包括：设置于连接基体中的第一沟槽，位于第一沟槽中的导电层，位于导电层上的CoWP层。相应地，本发明还提供一种连接插塞的制作方法，包括：在连接基体中形成第一沟槽，在所述第一沟槽中形成导电层，在所述导电层上方形成CoWP层。在本发明的连接插塞中，设置有位于钨填充层、导电层上的CoWP层，所述CoWP层具有良好的电迁移率，因此本发明的连接插塞具有较低的接触电阻。

Description

连接插塞及其制作方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种连接插塞及其制作方法。

背景技术

超大规模集成电路(Very Large Scale Integrated Circult，VLSI)通常需要一层以上的金属层提供足够的互连能力，此多层金属间的互连以及器件有源区与外界电路之间的连接通过连接插塞实现。

在公告号为CN101330041B的中国专利中公开了一种连接插塞及其制作方法，参考图1，示出了所述中国专利中连接插塞一实施例的示意图。所述连接插塞包括连接基体10、位于连接基体10的第一沟槽12、覆盖于所述沟槽12底面及侧壁的粘接层14、覆盖于所述粘接层14的钨填充层20、填充于钨填充层20所围成的第二沟槽中的导电层30。

相应地，所述中国专利中连接插塞的制作方法包括：通过蚀刻在连接基体中形成第一沟槽；在所述第一沟槽中沉积粘接层材料，形成保形覆盖所述第一沟槽的粘接层；在所述粘接层上沉积钨材料，形成保形覆盖所述粘接层的钨填充层，所述钨填充层围成第二沟槽；向第二沟槽中填充导电材料；进行化学机械研磨，形成连接插塞。

随着半导体技术的发展，器件临界尺寸的逐渐减小；连接插塞的高接触电阻会导致半导体器件性能下降，例如，器件响应时间延长、可靠性下降等缺陷。

因此，如何减小所述导电插塞的高接触电阻成为本领域技术人员亟待解决的问题。

发明内容

本发明解决的问题是提供一种具有较小接触电阻的的连接插塞。

为了解决上述问题，本发明提供一种连接插塞，包括：设置于连接基体中的第一沟槽，位于第一沟槽中的导电层，位于导电层上的CoWP层。

较佳地，还包括位于第一沟槽侧壁与导电层之间且位于第一沟槽底面与导电层之间钨填充层。

较佳地，还包括位于第一沟槽侧壁与钨填充层之间且位于第一沟槽底面与钨填充层之间的粘接层。

较佳地，还包括位于连接基体表面上的衬垫层，所述衬垫层包括露出导电层的第一开口，所述CoWP层填充于第一开口中。

较佳地，所述CoWP层中，Co的原子百分比为90％～92％，W的原子百分比为2％～4％，P的原子百分比为4％～8％，其中所述Co、W和P的原子百分比之和为100％。

较佳地，所述CoWP层的厚度为50～200

较佳地，所述CoWP层的厚度小于衬垫层的厚度。

相应地，本发明还提供一种连接插塞的制作方法，包括：在连接基体中形成第一沟槽，在所述第一沟槽中形成导电层，在所述导电层上方形成CoWP层。

较佳地，在形成第一沟槽之后，在所述第一沟槽中形成导电层之前，形成保形覆盖所述第一沟槽的粘接层。

较佳地，在形成粘结层之后，在所述第一沟槽中形成导电层之前，形成保形覆盖所述粘结层的的钨填充层。、

较佳地，在所述第一沟槽中形成导电层之后，在所述导电层上方形成CoWP层之前，对导电层进行化学机械研磨，直至露出连接基体。

较佳地，对导电层进行化学机械研磨之后，在所述导电层上方形成CoWP层之前，在连接基体上形成衬垫层、并在衬垫层中形成露出导电层的第一开口。

较佳地，通过非电解电镀方法在第一开口中形成，位于导电层上方的CoWP层。

与现有技术相比，本发明具有以下优点：在本发明的连接插塞中，设置有位于钨填充层、导电层上的CoWP层，所述CoWP层具有良好的电迁移率，因此本发明的连接插塞具有良好的电迁移率。

附图说明

图1是现有技术连接插塞一实施例的示意图；

图2是本发明连接插塞一实施例的示意图；

图3是本发明连接插塞制作方法一实施方式的流程示意图；

图4至图9是本发明连接插塞制作方法形成的连接插塞一实施例的剖面示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

正如背景技术所述，连接插塞的接触电阻较大，会导致半导体器件性能下降，例如，器件响应时间延长、可靠性下降等缺陷。

发明人发现改善连接插塞的电迁移率是减小导电插塞接触电阻的方法之一。

针对背景技术中所描述的问题，本发明的发明人提供一种连接插塞，在连接插塞中设置了磷化钨钴(CoWP)层，所述CoWP层具有高电迁移率的特性，可以提高连接插塞的电迁移率，继而减小连接插塞的接触电阻。参考图2，示出了本发明连接插塞一实施例的示意图，本实施例中，所述连接插塞用于实现连接基体101中的MOS管与位于连接基体上的介质层108中器件的电连接，具体地，包括：位于连接基体101中的第一沟槽102，覆盖于所述第一沟槽102底部及侧壁的粘接层103，覆盖于粘接层103上的钨填充层104，填充于钨填充层104所围成的第二沟槽中的导电层105，位于连接基体101上的、包括露出导电层105的第一开口的衬垫层107，填充于所述第一开口中的CoWP层106，其中，

所述连接基体101包括半导体衬底112，依次位于半导体衬底112上的栅介质层110、栅极层109，所述栅极层109和栅介质层110构成栅极结构，围绕于所述栅极结构的侧墙113，形成于侧墙下方半导体衬底上的源/漏区111。所述栅极介质层110、栅极层109、侧墙113和源/漏区111构成MOS管；所述连接基体101还包括覆盖于MOS管上的层间介质层，较佳地，所述MOS管还包括覆盖于栅极、侧墙、源/漏区上的阻挡层(图未示)，所述阻挡层上覆盖有层间介质层。

具体地，所述层间介质层通常采用高K介电质，例如氮化硅。

形成于连接基体101中的第一沟槽102贯穿所述层间介质层，或者，对于包括阻挡层的实施例，所述第一沟槽102贯穿所述层间介质层及其覆盖的阻挡层，以便于使后续形成于第一沟槽102中的导电层105可以与栅极结构实现电连接。

粘接层103覆盖于第一沟槽102的底部以及第一沟槽102的侧壁，所述粘接层103可以使钨填充层104与连接基体101的层间介质层之间有良好的接触性，具体地，所述粘接层103的材料为氮化钛或氮化钽。

填充于钨填充层104所围成的第二沟槽中的导电层105可以是铜、钴等导电性能良好的金属。

衬垫层107用于使连接基体101的层间介质层和位于层间介质层上的低K介质层108有更好的接触性，为了实现增强接触性的功能，衬垫层107的厚度通常为100～300

具体地，所述衬垫层107为掺碳的氮化硅。

此外，所述衬垫层107包括露出所述导电层105的第一开口，所述第一开口位于导电层105的上方，且开口尺寸与导电层105的尺寸相同。

填充于所述第一开口的CoWP层106覆盖于导电层105上，所述CoWP层的电迁移率较高，可以增大连接插塞的电迁移率，具体地，CoWP层中Co的原子百分比为90％～92％，W的原子百分比为2％～4％，P的原子百分比为4％～8％，其中Co、W和P的原子百分比之和为100％；厚度较小的CoWP层具有较小的电阻，较佳地，所述CoWP层的厚度为50～200

需要说明的是，所述CoWP层106的厚度小于衬垫层107的厚度，以便于获得较小的接触电阻，其中，由于CoWP层106厚度小于衬垫层107的厚度，CoWP层106和衬垫层107围成第二开口，所述第二开口的深度等于衬垫层107与CoWP层106的厚度之差。

所述连接插塞用于连接MOS管和介质层108中的器件，在本发明连接插塞上沉积介质材料时，所述介质材料填充于所述第二开口中，形成介质层108，具体地，所述介质层108为低K介质材料，例如，金刚钻(Black Diamond，BD)。

相应地，本发明提供一种连接插塞的制作方法，参考图3，示出了本发明连接插塞制作方法一实施方式的流程示意图。所述连接插塞的制作方法包括以下步骤：

S1，形成连接基体，在所述连接基体中形成第一沟槽；

S2，在第一沟槽的底部和侧壁上形成粘接层；

S3，在所述粘接层上沉积钨填充层；

S4，在钨填充层围成的第二沟槽中沉积导电材料，形成导电层；

S5，在连接基体上形成衬垫层，并在衬垫层上形成露出导电层的第一开口；

S6，在第一开口露出的导电层上形成CoWP层。

下面结合附图，进一步描述本发明连接插塞制作方法的各个步骤。

参考图4，执行步骤S1，形成连接基体201，具体地，形成连接基体201的步骤包括：提供半导体衬底200；在半导体衬底200依次沉积栅介质层210、栅极层211，所述栅介质层210和栅极层211构成栅极结构；形成围绕所述栅极结构的侧墙212；所述栅极结构为掩模进行离子注入，在栅极结构两侧的半导体衬底200上形成源/漏区213，从而形成由栅介质层210、栅极层211、侧墙212和源/漏区213构成的MOS管；在所述MOS管上形成层间介质层201。。较佳地，在形成MOS管之后，在MOS管上形成阻挡层，之后在阻挡层上形成层间介质层201。

具体地，层间介质层为二氧化硅；在连接基体201中形成第一沟槽202的步骤中，可以采用磷酸对二氧化硅介质层进行湿法蚀刻，也可以采用LAM490等蚀刻设备进行干法蚀刻。

为了使附图更加简洁，在后续附图中省略半导体衬底200和MOS管。

参考图5，执行步骤S2，通过物理气相沉积(Physical Vapor Deposition，PVD)的方法在第一沟槽202的底部和侧壁上形成粘接层203，形成保形的粘接层203，所述粘接层203的材料可以是氮化钛或氮化钽，所述粘接层203可以使钨填充层204与层间介质层间的接触性更好。

参考图6，执行步骤S3，通过物理气相沉积(Physical Vapor Deposition，PVD)的方法在粘接层203上沉积钨填充层204，所述钨填充层的厚度为40～60nm，所述钨填充层204保形覆盖于所述粘接层上，围成第二沟槽205。

参考图7，执行步骤S4，向第二沟槽205中沉积导电材料，所述导电材料可以是铜或钴等导电金属，在本实施例中以铜为例，形成铜填充层作为导电层206，具体地，通常第二沟槽205的开口尺寸小于50nm，所述铜填充层和钨填充层204具有良好的导电性能，可实现连接基体中的栅极结构与其他器件之间的有效电连接。

较佳地，在执行步骤S4之后，执行步骤S5之间还要进行平坦化工艺，例如，通过化学机械研磨去除位于层间介质层表面上的粘结层203、钨填充层204、铜填充层等材料，直至露出连接基体，从而形成较为平整的连接基体表面，以便于进行后续衬垫层的沉积，具体地，可采用传统的铜化学机械研磨工艺方法，在此不再赘述。

参考图8，执行步骤S5，具体地，在连接基体的层间介质层的上表面上沉积衬垫层207，所述衬垫层207可以是掺碳的氮化硅，但是本发明并不限制于此。所述衬垫层207有利于缓冲层间介质层、后续形成于衬垫层207上的低K介质层之间应力，可以避免层间介质层与低K介质层直接接触时，因应力较大而容易破裂的问题，从而提高了两者之间的接触性。

较佳地，为更好地缓冲层间介质层与低K介质层之间的应力，所述衬垫层207的厚度通常为100～300

可以采用等离子体增强化学气相沉积(PlasmaEnhanced Chemical Vapor Deposition，PECVD)的方法形成掺碳的氮化硅，由于衬垫层可采用传统工艺，在此不再赘述。

图形化所述衬垫层207，在导电层206上方形成第一开口208，所述第一开口208的开口尺寸与导电层的尺寸相同，因此所述第一开口208可以完全露出所述导电层206。

参考图9，执行步骤S6，通过无电解电镀(electroless plating)方法，有选择性地，在导电层206的上表面上形成CoWP层209，具体地，在铜填充层上表面形成CoWP层209，所述无电解电镀方法通过化学溶液还原的方法在铜填充层上表面形成CoWP层209，而无需通入电流以产生电极作用，因此可以形成较薄的CoWP层209，较佳地，所述CoWP层209的厚度为50～200具体地，CoWP层209中Co的原子百分比为90％～92％，W的原子百分比为2％～4％，P的原子百分比为4％～8％，所述Co、W、P的原子百分比之和为100％，厚度较薄的CoWP层209具有较小的电阻。

至此，完成了连接插塞的制作过程，后续还需在连接插塞上形成低K介质层、以及位于所述低K介质层中且连接于连接插塞的器件，在此不再赘述。需要说明的是，CoWP层209的厚度较小，小于衬垫层207的厚度，所述CoWP层209和衬垫层207围成第二开口，所述第二开口的深度等于衬垫层207与CoWP层209的厚度之差，在本发明连接插塞上沉积低K介质材料时，所述低K介质材料填充于所述第二开口中，形成低K介质层，例如，所述低K介质层为金刚钻(Black Diamond，BD)。

位于连接基体中的器件可通过连接插塞与位于低K介质层中的其他器件连接，具体地，连接基体中的器件可依次通过钨填充层、铜填充层、CoWP层与其他器件电连接，由于CoWP层具有良好的电迁移率，具有较低的接触电阻。

需要说明的是，本发明以设置有MOS管的连接基体为例描述了连接插塞的结构及其制作方法，但是本发明并不限制与此，还可以用于其他器件连接的连接插塞，本发明领域技术人员，应当容易基于本发明所公开的技术方案进行推广应用。

虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种连接插塞，其特征在于，包括：设置于连接基体中的第一沟槽，位于第一沟槽中的导电层，位于导电层上的CoWP层。

2.如权利要求1所述的连接插塞，其特征在于，还包括位于第一沟槽侧壁与导电层之间且位于第一沟槽底面与导电层之间钨填充层。

3.如权利要求2所述的连接插塞，其特征在于，还包括位于第一沟槽侧壁与钨填充层之间且位于第一沟槽底面与钨填充层之间的粘接层。

4.如权利要求1所述的连接插塞，其特征在于，还包括位于连接基体表面上的衬垫层，所述衬垫层包括露出导电层的第一开口，所述CoWP层填充于第一开口中。

5.如权利要求1所述的连接插塞，其特征在于，所述CoWP层中，Co的原子百分比为90％～92％，W的原子百分比为2％～4％，P的原子百分比为4％～8％，其中所述Co、W和P的原子百分比之和为100％。

6.如权利要求1所述的连接插塞，其特征在于，所述CoWP层的厚度为50～200

7.如权利要求4所述的连接插塞，其特征在于，所述CoWP层的厚度小于衬垫层的厚度。

8.一种连接插塞的制作方法，其特征在于，包括：在连接基体中形成第一沟槽，在所述第一沟槽中形成导电层，在所述导电层上方形成CoWP层。

9.如权利要求8所述的连接插塞的制作方法，其特征在于，在形成第一沟槽之后，在所述第一沟槽中形成导电层之前，形成保形覆盖所述第一沟槽的粘接层。

10.如权利要求9所述的连接插塞的制作方法，其特征在于，在形成粘结层之后，在所述第一沟槽中形成导电层之前，形成保形覆盖所述粘结层的的钨填充层。

11.如权利要求10所述的连接插塞的制作方法，其特征在于，在所述第一沟槽中形成导电层之后，在所述导电层上方形成CoWP层之前，对导电层进行化学机械研磨，直至露出连接基体。

12.如权利要求11所述的连接插塞的制作方法，其特征在于，对导电层进行化学机械研磨之后，在所述导电层上方形成CoWP层之前，在连接基体上形成衬垫层、并在衬垫层中形成露出导电层的第一开口。

13.如权利要求12所述的连接插塞的制作方法，其特征在于，通过非电解电镀方法在第一开口中形成，位于导电层上方的CoWP层。