CN111916391A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，其中方法包括：提供基底，基底包括第一介质层、第一导电层和第二导电层，第一介质层暴露出第一导电层顶部表面和第二导电层顶部表面，且第一导电层和第二导电层相互分立；在第一导电层表面和第二导电层表面分别形成第一停止层；在第一介质层表面形成第二停止层，第一停止层和第二停止层的材料不同，且第二停止层的材料为绝缘材料；在第一停止层表面和第二停止层表面形成第二介质层；刻蚀部分第二介质层直至暴露出第一停止层表面，在第二介质层内形成第一开口和第二开口，且第一开口暴露出第一导电层表面的第一停止层，第二开口暴露出第二导电层表面的第一停止层。所述方法形成的半导体结构的性能较好。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其是涉及一种半导体结构及其形成方法。
背景技术
随着集成电路向超大规模集成电路发展，集成电路内部的电路密度越来越大，所包含的元件数量也越来越多，这种发展使得晶圆表面无法提供足够的面积来制作所需的互联线。
为了满足元件缩小后的互联线需求，两层及以上的多层金属互联线的设计成为超大规模集成电路技术通常采用的一种方法。目前，金属插塞的形成方法：采用光刻技术，将电路图案转移金属层与金属层之间或者金属层与衬底之间的介质层中，在介质层内形成通孔；在通孔内填入金属，并进行化学机械平坦化。
然而，随着半导体结构的尺寸不断缩小，现有光刻工艺准确度无法满足日益密集的金属插塞精确度的要求，形成的半导体结构性能较差。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高形成的半导体结构的性能。
为解决上述技术问题，本发明的技术方案提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一介质层、位于第一介质层内的第一导电层和位于第一介质层内的第二导电层，所述第一介质层暴露出所述第一导电层顶部表面和所述第二导电层顶部表面，且所述第一导电层和所述第二导电层相互分立；在所述第一导电层表面和第二导电层表面分别形成第一停止层；在所述第一介质层表面形成第二停止层，所述第一停止层和第二停止层的材料不同，且所述第二停止层的材料为绝缘材料；在所述第一停止层表面和第二停止层表面形成第二介质层；刻蚀部分第二介质层直至暴露出第一停止层表面，在所述第二介质层内形成第一开口和第二开口，且所述第一开口暴露出第一导电层表面的第一停止层，所述第二开口暴露出第二导电层表面的第一停止层。
可选的，所述第一停止层的形成工艺包括：选择性沉积。
可选的，所述第二停止层的形成工艺包括：选择性沉积。
可选的，所述第一停止层的材料为绝缘材料。
可选的，在形成第一开口和第二开口之后，去除第一开口暴露出的第一停止层，直至暴露出第一导电层，去除第二开口暴露出的第一停止层，直至暴露出第二导电层。
可选的，所述第一停止层的材料包括：SiN、TiO2、TiN、AlN或Al2O3。
可选的，去除第一开口和第二开口暴露出的第一停止层之后，在所述第一开口内形成第一导电插塞，在第二开口内形成第二导电插塞。
可选的，所述第一停止层的材料为导电材料。
可选的，还包括：在所述第一开口内形成第一导电插塞，在第二开口内形成第二导电插塞。
可选的，形成所述第一开口和第二开口之后，形成所述第一导电插塞和第二导电插塞之前，还包括：刻蚀去除所述第一开口底部暴露出的第一停止层，直至暴露出第一导电层表面，刻蚀去除所述第二开口底部暴露出的第一停止层，直至暴露出第二导电层表面；所述第一导电插塞和所述第一导电层表面相接触，所述第二导电插塞和第二导电层表面相接触。
可选的，所述刻蚀去除所述第一开口和第二开口底部暴露出的第一停止层的工艺对第一停止层的刻蚀速率大于对第二停止层的刻蚀速率；所述刻蚀去除所述第一开口和第二开口底部暴露出的第一停止层的工艺为湿法刻蚀工艺。
可选的，所述第一停止层的材料包括：钛、钨或者钴。
可选的，所述第二停止层的材料包括：SiN、TiO2、TiN、AlN或Al2O3。
可选的，还包括：形成所述第二介质层之后，形成所述第一开口和第二开口之前，在所述第二介质层表面形成硬掩膜层；形成所述第一开口和第二开口的方法包括：在所述硬掩膜层表面形成图形化层，所述图形化层暴露出第一导电层和第二导电层表面的第二介质层；以所述图形化层为掩膜，刻蚀所述硬掩膜层，形成图形化的硬掩膜层；以所述图形化的硬掩膜层为掩膜，刻蚀所述第二介质层，直至暴露出第一停止层表面，在第二介质层内形成所述第一开口和所述第二开口。
可选的，所述第一导电插塞和第二导电插塞的形成方法包括：在所述第一开口内、第二开口内以及第二介质层表面形成导电材料膜，所述导电材料膜填充满所述第一开口和第二开口；平坦化所述导电材料膜，直至暴露出第二介质层表面，在第一开口内形成第一导电插塞，在第二开口内形成第二导电插塞。
可选的，还包括：形成第一开口和第二开口之后，形成导电材料膜之前，在所述第一开口内、第二开口内、以及第二介质层表面形成阻挡材料膜；形成所述第一导电插塞和第二导电插塞的方法还包括：在形成阻挡材料膜之后，平坦化所述阻挡材料膜，形成阻挡层。
可选的，所述导电材料膜包括：种子材料膜和位于种子材料膜表面的导电膜；所述导电材料膜的形成方法包括：在所述第一开口内、第二开口内以及第二介质层表面沉积形成所述种子材料膜；形成所述种子材料膜之后，采用电镀工艺在所述种子材料膜表面形成导电膜，所述导电膜填充满所述第一开口和第二开口。
可选的，所述刻蚀部分第二介质层的工艺对第二介质层的刻蚀速率大于对所述第一停止层的刻蚀速率，且刻蚀部分第二介质层的工艺对第二介质层的刻蚀速率大于对第二停止层的刻蚀速率。
可选的，形成所述第一开口和第二开口之后，形成所述第一导电插塞和第二导电插塞之前，还包括：去除所述第一开口和第二开口的底部和侧壁表面的杂质；所述去除所述第一开口和第二开口的底部和侧壁表面杂质的工艺为湿法刻蚀工艺。相应的，本发明还提供一种采用上述方法形成的半导体结构。
相应的，本发明的技术方案还提供一种采用上述方法形成的半导体结构。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，由于位于第一导电层和第二导电层之间的第一介质层表面具有第二停止层，且所述第二停止层的材料为绝缘材料，所述第二停止层能够提高电隔离第一导电插塞和第二导电层的效果，也能够提高电隔离第二导电插塞和第一导电层效果。进而所述第二停止层能够降低第一导电层与第二导电插塞出现穿通效应的可能性，或者降低第二导电层与第一导电插塞出现穿通效应的可能性，进而避免漏电流的产生，使形成的半导体结构的性能较好。
进一步，第一停止层的材料为导电材料时，去除所述第一开口底部暴露出的第一停止层，则第一导电插塞底部与第一导电层表面相接触，去除所述第二开口底部暴露出的第一停止层，则第二导电插塞底部与第二导电层表面相接触。并且，由于去除所述第一开口和第二开口底部暴露出的第一停止层的工艺对第一停止层的刻蚀速率大于对第二停止层的刻蚀速率，则只去除第一停止层，不去除第二停止层，从而避免漏电流产生的同时，能够减小第一导电插塞与第一导电层之间的电阻，减小第二导电插塞与第二导电层之间的电阻，使形成的半导体结构的性能较好。
进一步，通过刻蚀工艺，去除所述第一开口和第二开口底部表面和侧壁表面的杂质，能够提高后续形成的第一导电插塞和第二导电插塞的导电性能，使得形成的半导体结构的性能较好。
附图说明
图1至图4是一种半导体结构的形成方法各步骤的剖面结构示意图；
图5至图12是本发明一实施例的半导体结构的形成方法各步骤的剖面结构示意图。
图13至图18是另一实施例的半导体结构的形成方法各步骤的剖面结构示意图。
具体实施方式
正如背景技术所述，现有导电层容易与后续形成的导电插塞产生漏电流。
请参考图1至图4是一种半导体结构形成方法各步骤的剖面结构示意图。
请参考图1，提供基底100，所述基底100包括第一介质层101、位于第一介质层101内的第一导电层105、以及位于第一介质层101内的第二导电层106，所述基底100表面具有停止层110。
请参考图2，在所述停止层110表面形成第二介质层120。
请参考图3，刻蚀去除部分第二介质层120和停止层110，在所述第二介质层120和停止层110内形成第一开口131和第二开口132，且所述第一开口131暴露出第一导电层105表面，所述第二开口132暴露出第二导电层106表面。
请参考图4，在所述第一开口131(图3所示)内形成第一导电插塞141，在所述第二开口132(图3所示)内形成第二导电插塞142。
在上述方法中，通过刻蚀去除部分第二介质层120和停止层110，使得形成的第一开口131暴露出第一导电层105表面，第二开口132暴露出第二导电层106表面，从而位于所述第一开口131内的第一导电插塞141能够与第一导电层105相接触，位于第二开口132内的第二导电插塞142能够与第二导电层106相接触，从而实现电连接。
然而，现有光刻工艺无法保证形成的第一开口131和第二开口132与设计的电路图案完全一致，即，第一开口131沿第一方向X上朝着或者远离第二导电层106偏移，或者第二开口132沿第一方向X上朝着或者远离第一导电层105偏移。且随着集成电路内部的电路密度越来越大，第一导电层105和第二导电层106之间的距离越来越小，当第一开口131沿第一方向X上朝向第二导电层106发生偏移时，第一开口131与第二导电层106的距离越来越近，进而在所述第一开口131内形成的第一导电插塞141容易与第二导电层106发生穿通效应，导致漏电流的产生；当第二开口132沿第一方向X上朝向第一导电层105发生偏移时，第二开口132与第一导电层105的距离越来越近，进而在第二开口132内形成第二导电插塞142容易与第一导电层105发生穿通效应，导致漏电流的产生。综上，现有方法形成的半导体结构的性能较差。需要说明的是，第一方向X是指第一导电层105和第二导电层106的排列方向。
为解决上述技术问题，本发明提供了一种半导体结构的形成方法，包括：在所述第一导电层表面和第二导电层表面分别形成第一停止层；在所述第一介质层表面形成第二停止层，所述第一停止层和第二停止层的材料不同，且所述第二停止层的材料为绝缘材料；在所述第一停止层表面和第二停止层表面形成第二介质层；刻蚀部分第二介质层直至暴露出第一停止层表面，在所述第二介质层内形成第一开口和第二开口，且所述第一开口暴露出第一导电层表面的第一停止层，所述第二开口暴露出第二导电层表面的第一停止层。所述方法形成的半导体结构的性能较好。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至是12本发明一实施例的半导体结构的形成方法各步骤的剖面示意图。
请参考图5，提供基底200，所述基底200包括第一介质层201、位于第一介质层201内的第一导电层205和位于第一介质层201内的第二导电层206，所述第一介质层201暴露出第一导电层205顶部表面和第二导电层206顶部表面，且所述第一导电层205和第二导电层206相互分立。
所述第一导电层205和第二导电层206的材料包括：钨、铜、铝、银、铬、钼、镍、钯、铂、钛、或者钽。在本实施例中，所述第一导电层205和第二导电层206的材料为钨。
所述第一介质层201的材料包括：低K介质材料和超低介质材料(K＜3.9)。在本实施例中，所述第一介质层201的材料为氧化硅。
请参考图6，在所述第一导电层205表面和第二导电层506表面分别形成第一停止层211。
所述第一停止层211的材料为导电材料。
所述第一停止层211的材料包括：钛、钨或者钴。在本实施例中，第一停止层211的材料为钨。
形成所述第一停止层211的工艺包括：选择性沉积工艺。
所述第一停止层211作为后续形成第一开口和第二开口的刻蚀停止层，避免对第一导电层205表面和第二导电层206表面造成刻蚀。
请参考图7，在所述第一介质层201表面形成第二停止层212，所述第一停止层211和第二停止层212的材料不同，且所述第二停止层212的材料为绝缘材料。
所述第二停止层212的材料包括：SiN、TiO2、TiN、AlN或Al2O3。在本实施例中，第二停止层212的材料为AlN。
形成所述第二停止层212的工艺包括：选择性沉积。
在本实施例中，形成所述第二停止层212之前，形成所述第一停止层211。在其他实施例中，形成所述第二停止层212之后，形成所述第一停止层211。
由于所述第一导电层211的材料与第一介质层201的材料不同，且所述第二导电层206的材料与第一介质层201的材料不同，因此可以通过控制沉积工艺参数，能够实现在第一导电层205和第二导电层206表面沉积第一停止层211，不会在第一介质层201表面沉积所述第一停止层211，同时，能够在第一介质层201表面沉积第二停止层212，且不会在第一导电层205和第二导电层206表面沉积所述第二停止层212。
所述第二停止层212的材料为绝缘材料，一方面，可以作为后续形成第一开口和第二开口的刻蚀停止层，避免对第一导电层205表面和第二导电层206表面造成刻蚀；另一方面，能够提高电隔离后续在第一开口内形成的第一插塞和第二导电层206的效果，也能够提高电隔离后续在第二开口内形成的第二插塞和第一导电层205的效果，从而避免漏电流的产生，使形成的半导体结构的性能较好。
所述第一停止层211的材料为导电材料时，能够使后续在第一开口内形成的第一插塞和第一导电层205电连接，也能够使后续在第二开口内形成的第二插塞和第二导电层206电连接。
请参考图8，形成所述第一停止层211和第二停止层212之后，在所述第一停止层211表面和第二停止层212表面形成第二介质层220。
第二介质层220的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
在本实施例中，所述第二介质层220的材料为氧化硅。
所述第二介质层220的形成工艺包括：化学气相沉积工艺、物理气相沉积工艺。
所述第二介质层220用于后续形成第一插塞和第二插塞。
在本实施例中，形成所述第二介质层220之后，还包括：在所述第二介质层220表面形成硬掩膜层221。
所述硬掩膜层221的材料包括：SiN、TiO2、TiN、AlN或Al2O3。在本实施例中，所述硬掩膜层221的材料为氮化硅。
所述硬掩膜层221，作为后续形成第一开口和第二开口的刻蚀工艺的图形化掩膜层。
请参考图9，刻蚀去除部分第二介质层220，在所述第二介质层220内形成第一开口231和第二开口232，且所述第一开口231暴露出第一导电层205表面的第一停止层211表面，所述第二开口232暴露出第二导电层206表面的第一停止层211表面。
形成所述第一开口231和第二开口232的方法包括：在所述硬掩膜层表面形成图形化层(图中未示出)，所述图形化层暴露出第一导电层205和第二导电层206表面的第二介质层220；以所述图形化层为掩膜，刻蚀所述硬掩膜层221，形成图形化的硬掩膜层221；以所述图形化的硬掩膜层221为掩膜，刻蚀所述第二介质层220，直至暴露出第一停止层211表面，在第二介质层220内形成所述第一开口231和所述第二开口232。
刻蚀所述硬掩膜层221的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
刻蚀所述第二介质层220的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
在本实施例中，刻蚀所述第二介质层220的工艺和刻蚀硬掩膜层221的工艺相同，均为各向异性干法刻蚀工艺。
在本实施例中，所述第一停止层211的材料为导电材料，形成所述第一开口231和第二开口232之后，后续还包括：去除第一开口231和第二开口232底部暴露出的第一停止层211。
在其他实施例中，所述第一停止层211的材料为导电材料，形成所述第一开口和第二开口之后，还可以不去除第一开口和第二开口底部暴露出的第一停止层，在所述第一开口内形成第一导电插塞，在第二开口内形成第二导电插塞。
请参考图10，刻蚀去除所述第一开口231底部暴露出的第一停止层211，直至暴露出第一导电层205顶部表面，刻蚀去除所述第二开口232底部暴露出的第一停止层211，直至暴露出第二导电层206顶部表面。
所述刻蚀去除所述第一开口231和第二开口232底部暴露出的第一停止层211的工艺包括：湿法刻蚀工艺和干法刻蚀工艺中的一种或者两种组合。
刻蚀去除所述第一开口231和第二开口232底部暴露出的第一停止层211的工艺对第一停止层211的刻蚀速率大于对第二停止层212的刻蚀速率。
在本实施例中，刻蚀去除所述第一开口231和第二开口232底部暴露出的第一停止层211的工艺为湿法刻蚀工艺。
通过刻蚀去除所述第一开口231底部暴露出的第一停止层211，则后续形成的第一导电插塞底部与第一导电层205表面相接触，刻蚀去除所述第二开口232底部暴露出的第一停止层211，则后续形成的第二导电插塞底部与第二导电层206表面相接触。并且刻蚀去除所述第一开口231底部暴露出的第一停止层211的工艺对第一停止层211的刻蚀速率大于对第二停止层212的刻蚀速率，只去除第一停止层211，不去除第二停止层212，从而避免漏电流产生的同时，能够减小后续形成的第一导电插塞与第一导电层205之间的电阻，减小后续形成的第二导电插塞与第二导电层206之间的电阻，使形成的半导体结构的性能较好。
请继续参考图10，形成所述第一开口231和第二开口之后，还包括：去除所述第一开口231和第二开口232底部和侧壁表面的杂质。
去除所述第一开口231和第二开口232底部和侧壁表面的杂质的工艺包括：湿法刻蚀工艺和干法刻蚀工艺中的一种或者两种组合。
通过去除附着在第一开口231和第二开口232底部和侧壁表面的杂质，能够提高后续形成的第一导电插塞和第二导电插塞的导电性能，使得形成的半导体结构的性能较好。
在本实施例中，所述刻蚀去除所述第一开口231和第二开口232底部暴露出的第一停止层211的工艺和刻蚀去除所述第一开口231和第二开口232底部和侧壁表面的杂质的工艺为同一刻蚀工艺，均为湿法刻蚀工艺，从而能够简化工艺。
形成所述第一开口231和第二开口232之后，后续将在所述第一开口231内形成第一导电插塞，在第二开口232内形成第二导电插塞。具体形成所述第一导电插塞和第二导电插塞的过程请参考图11至图12。
请参考图11，在所述第一开口231内、第二开口232内、以及第二介质层220表面形成导电材料膜241，且所述导电材料膜241填充满所述第一开口和第二开口。
形成第一开口231和第二开口232之后，形成所述导电材料膜241之前，还包括：在所述第一开口231底部和侧壁表面、第二开口232底部和侧壁表面、以及第二介质层220表面形成阻挡材料膜(图中未示出)；所述导电材料膜241位于所述阻挡材料膜表面。
在本实施例中，所述阻挡材料膜位于第一开口231底部和侧壁表面、第二开口底部和侧壁表面以及硬掩膜层221表面。
所述阻挡材料膜用于后续形成阻挡层；所述导电材料膜241用于后续形成第一导电插塞和第二导电插塞。
形成所述导电材料膜241的工艺包括：化学气相沉积工艺、物理气相沉积工艺或者电镀工艺。
在本实施例中，所述导电材料膜241包括：种子材料膜(图中未示出)和位于种子材料膜表面的导电膜(图中未示出)。
所述导电材料膜241的形成方法包括：在所述第一开口231内、第二开口232内以及第二介质层220表面沉积形成所述种子材料膜；形成所述种子材料膜之后，采用电镀工艺在所述种子材料膜表面形成导电膜，所述导电膜填充满所述第一开口231和第二开口232。
具体地，在所述第一开口231内、第二开口232内、以及硬掩膜层221表面形成阻挡材料膜；形成所述阻挡材料膜之后，在所述阻挡材料膜表面形成种子材料膜；形成所述种子材料膜之后，在所述种子材料膜表面形成导电膜，所述导电膜填充满所述第一开口231和第二开口232。
所述导电材料膜241的材料包括：钨、铜、铝、银、铬、钼、镍、钯、铂、钛、或者钽，相应的，后续形成的导电插塞的材料包括：钨、铜、铝、银、铬、钼、镍、钯、铂、钛、或者钽。
在本实施例中，所述导电材料膜241的材料为钨。
请参考图12，平坦化所述导电材料膜241，直至暴露出第二介质层220表面，在所述第一开口231内形成第一导电插塞251，在所述第二开口232内形成第二导电插塞252。
在本实施例中，还包括：平坦化所述导电材料膜241和阻挡材料膜，直至暴露出硬掩膜层221表面，在第一开口231内形成第一导电插塞251，在第二开口232内形成第二导电插塞252。
具体地，形成所述阻挡材料膜、种子材料膜和导电材料膜241之后，平坦化所述导电材料膜241、种子材料膜以及阻挡材料膜，直至暴露出第二介质层220表面，在第一开口231内形成所述第一导电插塞251，在第二开口232内形成所述第二导电插塞252。
在本实施例中，所述第一导电插塞251包括位于在所述第一开口231底部和侧壁表面的第一种子层(图中未示出)和位于第一种子层表面的第一导电层(图中未示出)，所述第二导电插塞252包括位于所述第二开口232底部和侧壁表面的第二种子层(图中未示出)和第二导电层(图中未示出)。
平坦化所述导电材料膜241、种子材料膜以及阻挡材料膜的方法包括：化学机械研磨工艺。
由于位于第一导电层205和第二导电层206之间的第一介质层201表面具有第二停止层212，且所述第二停止层212的材料为绝缘材料，所述第二停止层212能够提高隔离第一导电插塞251和第二导电层206效果，也能够提高隔离第二导电插塞252和第一导电层205的效果。进而所述第二停止层212能够降低第一导电层205与第二导电插塞252出现穿通效应的可能性，或者降低第二导电层206与第一导电插塞251出现穿通效应的可能性，进而避免漏电流的产生，使形成的半导体结构的性能较好。
相应的，本发明还提供一种采用上述方法形成的半导体结构实施例，具体请参考图12。
图13至图18是本发明另一实施例的半导体结构的形成过程的剖面结构示意图。本实施例和图5至图12的实施例的不同点在于第一停止层的材料不同。
请在图5的基础上继续参考图13，在所述第一导电层205和第二导电层506表面形成第一停止层311，且所述第一停止层211的材料为绝缘材料。
所述第一停止层311的材料包括：SiN、TiO2、TiN、AlN或Al2O3。在本实施例中，第一停止层311的材料为Al2O3。
形成所述第一停止层311的工艺包括：选择性沉积。
请参考图14，在所述第一介质层201表面形成第二停止层312，所述第二停止层312和第一停止层311的材料不同，且所述第二停止层312的材料为绝缘材料。所述第二停止层312和第一停止层311的材料不同，所述第二停止层312的材料包括：SiN、TiO2、TiN、AlN或Al2O3。在本实施例中，第二停止层312的材料为AlN。
形成所述第二停止层312的工艺包括：选择性沉积。
由于所述第一导电层205的材料与第一介质层201的材料不同，且所述第二导电层206的材料与第一介质层201的材料不同，因此可以通过控制沉积工艺参数，能够实现在第一导电层205和第二导电层206表面沉积第一停止层311，不会在第一介质层201表面沉积所述第一停止层311，同时，能够在第一介质层201表面沉积第二停止层312，且不会在第一导电层205和第二导电层206表面沉积所述第二停止层312。
请参考图15，形成所述第一停止层311和第二停止层312之后，在所述第一停止层311表面和第二停止层312表面形成第二介质层320。
在本实施例中，形成所述第二介质层320之后，还包括：在所述第二介质层320表面形成硬掩膜层321。
所述第二介质层320的材料和形成过程与上述实施例中的第二介质层220的材料形成过程相同，在此不再赘述。
所述硬掩膜层321的材料和形成过程与上述实施例中的硬掩膜层221的材料和形成过程相同，在此不再赘述。
请参考图16，刻蚀部分第二介质层320直至暴露出第一停止层311表面，在所述第二介质层320内形成第一开口331和第二开口332，且所述第一开口331暴露出第一导电层205表面第一停止层311，所述第二开口332暴露出第二导电层206表面的第一停止层311。
刻蚀部分第二介质层320的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
在本实施例中，刻蚀部分第二介质层320的工艺为各向异性干法刻蚀工艺。
由于第一停止层311的材料为绝缘材料，因此形成第一开口311和第二开口332之后，还需要去除第一开口331暴露出的第一停止层311，直至暴露出第一导电层205，去除第二开口332暴露出的第一停止层311，直至暴露出第二导电层206，从而实现后续形成的第一导电插塞能够和第一导电层205电连接，第二导电插塞能够和第二导电层206电连接。
请参考图17，形成所述第一开口331和第二开口332之后，去除第一开口331暴露出的第一停止层311，直至暴露出第一导电层205，去除第二开口332暴露出的第一停止层311，直至暴露出第二导电层206。
去除第一开口331和第二开口332暴露出的第一停止层311的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
在本实施例中，形成第一开口331和第二开口332之后，还包括：刻蚀去除所述第一开口331和第二开口332底部表面和侧壁表面的杂质。
所述刻蚀去除所述第一开口331和第二开口332底部表面和侧壁表面杂质的工艺包括：湿法刻蚀工艺和干法刻蚀工艺中的一种或者两种组合。
在本实施例中，刻蚀去除所述第一开口331和第二开口332底部表面和侧壁表面杂质的工艺为湿法刻蚀工艺。
通过去除附着在第一开口331和第二开口332底部和侧壁表面的杂质，能够提高后续形成的第一导电插塞和第二导电插塞的导电性能，使得形成的半导体结构的性能较好。
请参考图18，去除第一开口331和第二开口332暴露出的第一停止层311之后，在所述第一开口331内形成第一导电插塞351，在第二开口332内形成第二导电插塞352。
所述第一导电插塞351和第二导电插塞352的形成过程与上述实施例中的第一导电插塞251和第二导电插塞252的形成过程相同，在此不再赘述。
由于位于第一导电层205和第二导电层206之间的第一介质层201表面具有第二停止层312，且所述第二停止层312的材料为绝缘材料，所述第二停止层312能够提高隔离第一导电插塞351和第二导电层206的效果，也能够提高隔离第二导电插塞352和第一导电层205的效果。进而所述第二停止层312能够降低第一导电层205与第二导电插塞352出现穿通效应的可能性，或者降低第二导电层206与第一导电插塞351出现穿通效应的可能性，进而避免漏电流的产生，使形成的半导体结构的性能较好。
相应的，本发明还提供另一种采用上述方法形成的半导体结构实施例，具体请参考图18。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括第一介质层、位于第一介质层内的第一导电层和位于第一介质层内的第二导电层，所述第一介质层暴露出所述第一导电层顶部表面和所述第二导电层顶部表面，且所述第一导电层和所述第二导电层相互分立；
在所述第一导电层表面和第二导电层表面分别形成第一停止层；
在所述第一介质层表面形成第二停止层，所述第一停止层和第二停止层的材料不同，且所述第二停止层的材料为绝缘材料；
在所述第一停止层表面和第二停止层表面形成第二介质层；
刻蚀部分第二介质层直至暴露出第一停止层表面，在所述第二介质层内形成第一开口和第二开口，且所述第一开口暴露出第一导电层表面的第一停止层，所述第二开口暴露出第二导电层表面的第一停止层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一停止层的形成工艺包括：选择性沉积。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二停止层的形成工艺包括：选择性沉积。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一停止层的材料为绝缘材料。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，在形成第一开口和第二开口之后，去除第一开口暴露出的第一停止层，直至暴露出第一导电层，去除第二开口暴露出的第一停止层，直至暴露出第二导电层。
6.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第一停止层的材料包括：SiN、TiO2、TiN、AlN或Al2O3。
7.如权利要求4所述的半导体结构的形成方法，其特征在于，去除第一开口和第二开口暴露出的第一停止层之后，在所述第一开口内形成第一导电插塞，在第二开口内形成第二导电插塞。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一停止层的材料为导电材料。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，还包括：在所述第一开口内形成第一导电插塞，在第二开口内形成第二导电插塞。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述第一开口和第二开口之后，形成所述第一导电插塞和第二导电插塞之前，还包括：刻蚀去除所述第一开口底部暴露出的第一停止层，直至暴露出第一导电层表面，刻蚀去除所述第二开口底部暴露出的第一停止层，直至暴露出第二导电层表面；所述第一导电插塞和所述第一导电层表面相接触，所述第二导电插塞和第二导电层表面相接触。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述刻蚀去除所述第一开口和第二开口底部暴露出的第一停止层的工艺对第一停止层的刻蚀速率大于对第二停止层的刻蚀速率；所述刻蚀去除所述第一开口和第二开口底部暴露出的第一停止层的工艺为湿法刻蚀工艺。
12.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第一停止层的材料包括：钛、钨或者钴。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二停止层的材料包括：SiN、TiO2、TiN、AlN或Al2O3。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：形成所述第二介质层之后，形成所述第一开口和第二开口之前，在所述第二介质层表面形成硬掩膜层；形成所述第一开口和第二开口的方法包括：在所述硬掩膜层表面形成图形化层，所述图形化层暴露出第一导电层和第二导电层表面的第二介质层；以所述图形化层为掩膜，刻蚀所述硬掩膜层，形成图形化的硬掩膜层；以所述图形化的硬掩膜层为掩膜，刻蚀所述第二介质层，直至暴露出第一停止层表面，在第二介质层内形成所述第一开口和所述第二开口。
15.如权利要求7或9所述的半导体结构的形成方法，其特征在于，所述第一导电插塞和第二导电插塞的形成方法包括：在所述第一开口内、第二开口内以及第二介质层表面形成导电材料膜，所述导电材料膜填充满所述第一开口和第二开口；平坦化所述导电材料膜，直至暴露出第二介质层表面，在第一开口内形成第一导电插塞，在第二开口内形成第二导电插塞。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，还包括：形成第一开口和第二开口之后，形成导电材料膜之前，在所述第一开口内、第二开口内、以及第二介质层表面形成阻挡材料膜；形成所述第一导电插塞和第二导电插塞的方法还包括：在形成阻挡材料膜之后，平坦化所述阻挡材料膜，形成阻挡层。
17.如权利要求15所述的半导体结构的形成方法，其特征在于，所述导电材料膜包括：种子材料膜和位于种子材料膜表面的导电膜；所述导电材料膜的形成方法包括：在所述第一开口内、第二开口内以及第二介质层表面沉积形成所述种子材料膜；形成所述种子材料膜之后，采用电镀工艺在所述种子材料膜表面形成导电膜，所述导电膜填充满所述第一开口和第二开口。
18.如权利要求1所述的半导体结构的形成方法，其特征在于，所述刻蚀部分第二介质层的工艺对第二介质层的刻蚀速率大于对所述第一停止层的刻蚀速率，且刻蚀部分第二介质层的工艺对第二介质层的刻蚀速率大于对第二停止层的刻蚀速率。
19.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一开口和第二开口之后，形成所述第一导电插塞和第二导电插塞之前，还包括：去除所述第一开口和第二开口的底部和侧壁表面的杂质；所述去除所述第一开口和第二开口的底部和侧壁表面杂质的工艺为湿法刻蚀工艺。
20.一种采用上述权利要求1至19任一项方法形成的半导体结构。
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