CN112992785B - 半导体结构的形成方法 - Google Patents

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Abstract

一种半导体结构的形成方法，包括：提供衬底，衬底包括第一区、第二区以及位于第一区和第二区之间的隔离区；在衬底上形成初始栅极结构；在隔离区上形成第一凹槽，第一凹槽垂直于初始栅极结构延伸方向且贯穿初始栅极结构，在第一区上形成第一栅极结构，在第二区上形成第二栅极结构；在第一凹槽内形成表面高于初始栅极结构顶部表面的隔离结构；在第一栅极结构表面和第二栅极结构表面形成与隔离结构材料不同的第一介质层；在第一区第一介质层内形成第一插塞，在第二区第一介质层内形成第二插塞，第一插塞和第二插塞分别与隔离结构相邻，第一插塞与第一栅极结构电连接，第二插塞与第二栅极结构电连接。所述方法形成的半导体结构性能得到了提升。

Description

半导体结构的形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构的形成方法。
背景技术
随着半导体制造工业的发展，对器件性能的提高(例如，增大的处理速度，存储容量等)、电池寿命的延长、以及制造成本的降低均相应提出需求。为了满足以上要求，半导体工业不断朝向减小半导体器件尺寸的方向努力，使得现代集成电路可以在单个半导体芯片上包括数万个或者数亿个半导体结构。
通常半导体结构内具有导电线和导电插塞，所述导电线和导电插塞用于和前段制程(FEOL)工艺部件以及后段制程(BEOL)工艺部件形成电连接，从而实现功能。
然而，随着半导体器件尺寸的不断缩小，较小尺寸的导电层和导电插塞的形成工艺难度较大，使得形成的半导体结构的性能的下降。
发明内容
本发明解决的技术问题是提供一种半导体结构的形成方法，以提升半导体结构的性能。
为解决上述技术问题，本发明技术方案提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括第一区、第二区和隔离区，所述隔离区位于所述第一区和第二区之间，且所述隔离区分别与所述第一区和第二区相邻；在所述衬底上形成初始栅极结构，所述初始栅极结构横跨所述第一区、第二区和隔离区；在所述隔离区上形成第一凹槽，所述第一凹槽垂直于所述初始栅极结构延伸方向且贯穿所述初始栅极结构，在第一区上形成第一栅极结构，在第二区上形成第二栅极结构；在所述第一凹槽内形成隔离结构，所述隔离结构的表面高于所述初始栅极结构顶部表面；形成隔离结构之后，在所述第一栅极结构表面和第二栅极结构表面形成第一介质层，所述第一介质层的顶部表面低于或齐平于所述隔离结构顶部表面，所述第一介质层的材料与所述隔离结构的材料不同；在所述第一区上第一介质层内形成第一插塞，在所述第二区上第一介质层内形成第二插塞，所述第一插塞和第二插塞分别与所述隔离结构相邻，所述第一插塞与所述第一栅极结构电连接，所述第二插塞与所述第二栅极结构电连接。
可选的，所述隔离结构的形成方法包括：在所述初始栅极结构表面形成图形化结构，所述图形化结构暴露出部分所述隔离区上的初始栅极结构表面；以所述图形化结构为掩膜刻蚀所述初始栅极结构，直至暴露出所述衬底隔离区表面，在所述隔离区上形成第一凹槽；在所述第一凹槽内和图形化结构表面形成隔离材料层；平坦化所述隔离材料层，直至暴露出所述图形化结构表面，形成所述隔离结构。
可选的，所述隔离结构的材料包括氮化硅、氧化硅、氮氧化硅、氧化铝、氮化铝和氮碳化硅的一种或多种的组合。
可选的，所述图形化结构包括衬垫层和位于衬垫层上的光刻胶层；所述衬垫层的材料包括有机材料或无机材料；所述有机材料包括含碳的有机物；所述无机材料包括氮化硅、氧化硅、氮氧化硅、氧化铝、氮化铝和氮碳化硅的一种或多种的组合。
可选的，所述第一介质层的形成方法包括：形成隔离结构之后，去除所述图形化结构；去除所述图形化结构之后，在所述第一栅极结构表面、第二栅极结构表面和隔离结构表面形成介质材料层；平坦化所述介质材料层，直至暴露出所述隔离结构顶部表面，形成所述第一介质层。
可选的，所述第一介质层的材料包括氮化硅、氧化硅、氮氧化硅、氧化铝、氮化铝和氮碳化硅的一种或多种的组合。
可选的，所述第一插塞和第二插塞的形成方法包括：在所述第一栅极结构表面的第一介质层内形成第二凹槽，所述第二凹槽暴露出所述隔离结构侧壁表面，在所述第二栅极结构表面的第一介质层内形成第三凹槽，所述第三凹槽暴露出所述隔离结构侧壁表面；在所述第二凹槽内形成第一插塞，在所述第三凹槽内形成第二插塞。
可选的，在所述第二凹槽内形成第一插塞，在所述第三凹槽内形成第二插塞的方法包括：在所述第二凹槽内、所述第三凹槽内以及第一介质层表面形成插塞材料层；平坦化所述插塞材料层，直至暴露出所述第一介质层表面和隔离结构表面，在所述第一区上第一介质层内形成第一插塞，在所述第二区上第一介质层内形成第二插塞。
可选的，所述第二凹槽和第三凹槽的形成方法包括：在所述第一介质层表面形成掩膜结构；以所述掩膜结构为掩膜刻蚀所述第一介质层，直至暴露出所述第一栅极结构和第二栅极结构，在所述第一栅极结构表面的第一介质层内形成第二凹槽，在所述第二栅极结构表面的第一介质层内形成第三凹槽。
可选的，刻蚀所述第一介质层的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或多种的组合。
可选的，所述掩膜结构具有第一掩膜开口和第二掩膜开口，所述第一掩膜开口暴露出第一区上的第一介质层表面，所述第二掩膜开口暴露出第二区上的第一介质层表面，且所述第一掩膜开口和第二掩膜开口分别位于所述隔离结构两侧。
可选的，所述掩膜结构具有第三掩膜开口，所述第三掩膜开口暴露出隔离结构表面以及隔离结构两侧相邻的部分第一介质层表面。
可选的，所述第一凹槽的底部平面齐平于或低于所述第一栅极结构表面；所述第二凹槽的底部平面齐平于或低于所述第二栅极结构表面。
可选的，所述第一插塞的材料包括金属，所述金属包括钨、铝、钴、钛、氮化钛、钽、氮化钽、钌和铜中的一种或多种组合；所述第二插塞的材料包括金属，所述金属包括钨、铝、钴、钛、氮化钛、钽、氮化钽、钌和铜中的一种或多种组合。
可选的，还包括：在所述第一插塞上形成第一导电层；在所述第二插塞上形成第二导电层。
可选的，所述第一导电层和第二导电层的形成方法包括：在所述第一介质层表面、第一插塞上和第二插塞上形成导电材料层；在所述导电材料层上形成图形化的掩膜层，所述图形化的掩膜层暴露出所述第一插塞上和第二插塞上的导电材料层表面；以所述图形化的掩膜层为掩膜刻蚀所述导电材料层，直至暴露出所述第一介质层表面，在所述第一插塞上形成第一导电层，在所述第二插塞上形成第二导电层。
可选的，所述第一导电层的材料包括金属，所述金属包括钨、铝、钴、钛、氮化钛、钽、氮化钽、钌和铜中的一种或多种组合；所述第二导电层的材料包括金属，所述金属包括钨、铝、钴、钛、氮化钛、钽、氮化钽、钌和铜中的一种或多种组合。
与现有技术相比，本发明的技术方案具有以下有益效果：
所述半导体结构的形成方法中，先在所述初始栅极结构内形成的隔离结构表面高于所述初始栅极结构顶部表面，使得后续形成第一介质层时，所述隔离结构也位于所述第一介质层内。再在所述第一介质层内形成第一插塞和第二插塞的过程中，刻蚀所述第一介质层时，由于所述第一介质层的材料与所述隔离结构的材料不同，使得所述隔离结构损伤较小，使得形成的所述第一插塞和第二插塞能够被所述隔离结构隔离开来，使得所述第一插塞能够形成于所述第一栅极结构表面，与所述第一栅极结构接触良好；使得所述第二插塞能够形成于所述第二栅极结构表面，与所述第二栅极结构接触良好。从而提升了所述半导体结构的电学性能。
进一步，所述第一介质层的材料包括氮化硅、氧化硅、氮氧化硅、氧化铝、氮化铝和氮碳化硅的一种或多种的组合，所述隔离结构的材料包括氮化硅、氧化硅、氮氧化硅、氧化铝、氮化铝和氮碳化硅的一种或多种的组合，选择的所述隔离结构的材料与所述第一介质层的材料具有较大的刻蚀选择比，从而在刻蚀所述第一介质层形成插塞时，所述隔离结构损伤较小，从而确保所述第一插塞能够完全形成于所述第一栅极结构表面，所述第二插塞能够完全形成于所述第二栅极结构表面。
附图说明
图1和图2是一实施例中半导体结构的俯视示意图和剖面结构示意图；
图3至图10是本发明一实施例中半导体结构形成过程的剖面结构示意图；
图11是本发明另一实施例中半导体结构形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，现有的半导体结构性能下降。现结合具体的实施例进行分析说明。
图1和图2是一实施例中半导体结构的俯视示意图和剖面结构示意图。
请参考图1和图2，图1为图2不包含第二介质层105和第一介质层102的俯视图，图2为图1沿剖面线AA’方向的剖面结构示意图，包括：衬底100，衬底100包含第一区I和第二区II，所述衬底100上具有鳍部结构101；位于衬底100上的第一介质层102，所述第一介质层102位于所述鳍部结构101侧壁且低于所述鳍部结构101顶部表面；位于衬底100上的栅极结构103，所述栅极结构103横跨所述鳍部结构101；位于栅极结构103内的隔离结构104，所述隔离结构位于第一区I和第二区II之间；位于栅极结构103上的第一插塞108和第二插塞106；位于栅极结构103上的第二介质层105，所述第一插塞108位于第一区I上第二介质层105内，所述第二插塞106位于第二区II上第二介质层105内；位于第一插塞108上的第一导电层109，位于第二插塞106上的第二导电层107。
所述半导体结构为标准单元结构，标准单元结构鳍部结构间距、栅极结构间距以及导电层的间距都具有一定的设计标准，以满足同一衬底上器件密度最大化的需求。在所述半导体结构中，所述第一区I和第二区II需要形成不同的器件，所述第一区I的栅极结构通过第一插塞108连接到第一导电层109，所述第二区II的栅极结构通过第二插塞106连接到第二导电层107，同时所述第一区I的栅极结构通过隔离结构104与所述第二区II的栅极结构进行电隔离，所述第一区I的栅极结构和所述第二区II的栅极结构获得不同的电压，以使得所述第一区I和第二区II形成的器件具有不同的功能。
然而，随着半导体结构尺寸越来越小，所述标准单元结构的各种间距也随之缩小。在隔离结构104的形成过程中，需要对栅极结构进行切割，而所述切割的位置难免会出现偏移，使得所述隔离结构104的位置也发生偏移。虽然所述隔离结构104发生了偏移，然而根据设计规则，所述第一插塞108和第二插塞106的位置是既定的，从而在既定位置形成的第一插塞108和第二插塞106，会有所述第一插塞108或第二插塞106部分或全部位于所述隔离结构104的表面，使得所述第一插塞108或第二插塞106与所述栅极结构103的接触面积变小或者无法接触，从而使得给所述第一区I或第二区II上的栅极结构通电后接触不好导致器件性能不稳定，使得在所述第一区I或第二区II上形成的器件没有功能，形成无效器件。
为了解决上述问题，本发明技术方案提供一种半导体结构的形成方法，先在所述初始栅极结构内形成的隔离结构表面高于所述初始栅极结构顶部表面，使得后续形成第一介质层时，所述隔离结构也位于所述第一介质层内。再在所述第一介质层内形成第一插塞和第二插塞的过程中刻蚀所述第一介质层时，由于所述第一介质层的材料与所述隔离结构的材料不同，使得所述隔离结构损伤较小，使得形成的所述第一插塞和第二插塞能够被所述隔离结构隔离开来，使得所述第一插塞能够形成于所述第一栅极结构表面，与所述第一栅极结构接触良好；使得所述第二插塞能够形成于所述第二栅极结构表面，与所述第二栅极结构接触良好。从而提升了所述半导体结构的电学性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图10是本发明一实施例中半导体结构形成过程的剖面结构示意图。
请参考图3，提供衬底200，所述衬底200包括第一区I、第二区II和隔离区III，所述隔离区III位于所述第一区I和第二区II之间，且所述隔离区III分别与所述第一区I和第二区II相邻。
在本实施例中，所述衬底200第一区I和第二区II上具有鳍部结构201；在其他实施例中，所述衬底200为平面衬底。
所述衬底200的材料包括硅、硅锗、锗、绝缘体上硅或者绝缘体上锗。所述鳍部结构201的材料包括硅、硅锗、锗、绝缘体上硅或者绝缘体上锗。
在本实施例中，所述衬底200的材料包括硅；所述鳍部结构201的材料包括硅。
请继续参考图3，在所述衬底200上形成第二介质层202，所述第二介质层202位于所述鳍部结构201侧壁，且所述第二介质层202表面低于所述鳍部结构201顶部表面。
所述第二介质层202的形成方法包括：在所述衬底200上形成介质材料层(未图示)；回刻蚀所述介质材料层，形成所述第二介质层202。
形成所述介质材料层的工艺包括化学气相沉积工艺或原子层沉积工艺；所述第二介质层202的材料包括氧化硅、氮化硅或氮氧化硅。
在本实施例中，形成所述介质材料层的工艺包括化学气相沉积工艺，所述化学气相沉积工艺能够快速形成厚度均匀的介质材料层；所述第二介质层202的材料包括氧化硅。
请参考图4，在所述衬底200上形成初始栅极结构203，所述初始栅极结构203横跨所述第一区I、第二区II和隔离区III。
在本实施例中，所述初始栅极结构203的材料包括多晶硅。所述初始栅极结构203的形成方法包括：在所述第二介质层202上和所述鳍部结构201表面形成栅极材料层(未图示)；在栅极材料层上形成图形化的掩膜层(未图示)；以所述图形化的掩膜层为掩膜刻蚀所述栅极材料层，直至暴露出所述第二介质层202表面，形成所述初始栅极结构203。
形成所述栅极材料层的工艺包括物理气相沉积工艺或原子层沉积工艺；刻蚀所述栅极材料层的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或多种的组合。在本实施例中，形成所述栅极材料层的工艺包括物理气相沉积工艺；刻蚀所述栅极材料层的工艺包括干法刻蚀工艺，所述干法刻蚀工艺能够形成侧壁形貌良好的初始栅极结构203。
在另一实施例中，所述初始栅极结构的材料包括金属，所述金属包括钨、铝、钴、钛、氮化钛、钽、氮化钽、钌和铜中的一种或多种组合。所述初始栅极结构的形成方法包括：在所述第二介质层上和所述鳍部结构表面形成伪栅极结构；在伪栅极结构侧壁形成侧墙；去除所述伪栅极结构，形成栅极开口；在所述栅极开口内形成栅极材料层；平坦化所述栅极材料层，形成所述初始栅极结构。
接下来，在所述隔离区III上形成第一凹槽，所述第一凹槽垂直于所述初始栅极结构203延伸方向且贯穿所述初始栅极结构203，在第一区I上形成第一栅极结构，在第二区II上形成第二栅极结构；在所述第一凹槽内形成隔离结构，所述隔离结构的表面高于所述初始栅极结构顶部表面。所述第一凹槽与所述隔离结构的具体形成过程请参考图5与图6。
请参考图5，在所述初始栅极结构203表面形成图形化结构206，所述图形化结构206暴露出部分所述隔离区III上的初始栅极结构203表面；以所述图形化结构206为掩膜刻蚀所述初始栅极结构203，直至暴露出所述第二介质层202表面，在所述隔离区III上形成第一凹槽207。
所述图形化结构206包括衬垫层(未图示)和位于衬垫层上的光刻胶层(未图示)；所述衬垫层的材料包括有机材料或无机材料；所述有机材料包括含碳的有机物；所述无机材料包括氮化硅、氧化硅、氮氧化硅、氧化铝、氮化铝和氮碳化硅的一种或多种的组合。
在本实施例中，所述图形化结构206的材料包括氧化硅和位于氧化硅上的光刻胶。
形成所述图形化结构206的方法包括：在所述初始栅极结构203表面形成衬垫材料层(未图示)；在衬垫材料层上形成图形化的光刻胶层(未图示)；以所述图形化的光刻胶层为掩膜刻蚀所述衬垫材料层，在所述初始栅极结构203表面形成图形化结构206。
形成所述衬垫材料层的工艺包括化学气相沉积工艺或原子层沉积工艺；形成所述光刻胶层的工艺包括旋涂工艺或喷涂工艺；刻蚀所述初始栅极结构203的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或多种的组合。
形成所述衬垫材料层的工艺包括化学气相沉积工艺；形成所述光刻胶层的工艺包括旋涂工艺；刻蚀所述初始栅极结构203的工艺包括干法刻蚀工艺，所述干法刻蚀工艺能够形成侧壁形貌较好的第一凹槽207。
请参考图6，在所述第一凹槽207内形成隔离结构208，所述隔离结构208的表面高于所述初始栅极结构203的顶部表面。
所述隔离结构208的形成方法包括：在所述第一凹槽207内和图形化结构206表面形成隔离材料层(未图示)；平坦化所述隔离材料层，直至暴露出所述图形化结构206表面，形成所述隔离结构208。
所述隔离结构的材料包括氮化硅、氧化硅、氮氧化硅、氧化铝、氮化铝和氮碳化硅的一种或多种的组合；形成所述隔离材料层的工艺包括化学气相沉积工艺或原子层沉积工艺；平坦化所述隔离材料层的工艺包括化学机械抛光工艺或回刻蚀工艺。
在本实施例中，所述隔离结构的材料包括氮化硅；形成所述隔离材料层的工艺包括化学气相沉积工艺，所述化学气相沉积工艺能够形成结构致密结厚度较厚的隔离材料层；平坦化所述隔离材料层的工艺包括化学机械抛光工艺。
请继续参考图6，形成所述隔离结构208之后，去除所述图形化结构206；去除所述图形化结构206之后，在所述第一栅极结构204表面、第二栅极结构205表面和隔离结构208侧壁表面形成第一介质层209。
在本实施例中，去除所述图形化结构206的工艺包括回刻蚀工艺。
所述隔离结构208的材料包括氮化硅，所述图形化结构206的材料包括氧化硅和位于氧化硅上的光刻胶，所述回刻蚀工艺的气体对所述隔离结构208的材料与所述图形化结构206中衬垫层的材料具有较大的刻蚀选择比，从而在去除所述图形化结构206时对所述隔离结构208的损伤较小。
形成所述第一介质层209的方法包括：在所述第一栅极结构204表面、第二栅极结构205表面和隔离结构208表面形成介质材料层(未图示)；平坦化所述介质材料层，直至暴露出所述隔离结构208顶部表面，形成所述第一介质层209，所述第一介质层209的顶部表面低于或齐平于所述隔离结构208顶部表面，所述第一介质层209的材料与所述隔离结构208的材料不同。
在本实施例中，所述第一介质层209的顶部表面齐平于所述隔离结构208顶部表面。
所述第一介质层209的材料包括氮化硅、氧化硅、氮氧化硅、氧化铝、氮化铝和氮碳化硅的一种或多种的组合；形成所述介质材料层的工艺包括化学气相沉积工艺或原子层沉积工艺；平坦化所述介质材料层的工艺包括化学机械抛光工艺或回刻蚀工艺。
所述第一介质层209的材料与所述隔离结构208的材料不同。在本实施例中，所述第一介质层209的材料包括氧化硅；形成所述介质材料层的工艺包括化学气相沉积工艺，所述化学气相沉积工艺能够形成结构致密且厚度较厚的介质材料层；平坦化所述介质材料层的工艺包括化学机械抛光工艺。
所述第一介质层209的材料与所述隔离结构208的材料不同，从而在平坦化所述介质材料层时，能够以所述隔离结构208作为停止层；同时，所述第一介质层209的材料与所述隔离结构208的材料不同，有利于后续在所述隔离结构208两侧的第一介质层209内形成第二凹槽和第三凹槽时，使得所述隔离结构损伤程度较小，使得形成的所述第一插塞和第二插塞能够被所述隔离结构隔离开来，使得所述第一插塞能够形成于所述第一栅极结构表面，与所述第一栅极结构接触良好；使得所述第二插塞能够形成于所述第二栅极结构表面，与所述第二栅极结构接触良好，从而避免所述隔离结构位置发生偏移，同时未形成所述第二凹槽和第三凹槽时，所述第一插塞不能准确形成于所述第一栅极结构表面，所述第二插塞不能准确形成于所述第二栅极结构表面的情况。
接下来，在所述第一区I上第一介质层209内形成第一插塞，在所述第二区II上第一介质层209内形成第二插塞，所述第一插塞和第二插塞分别与所述隔离结构208相邻，所述第一插塞与所述第一栅极结构204电连接，所述第二插塞与所述第二栅极结构205电连接。所述第一插塞与所述第二插塞的具体形成过程请参考图7至图9。
请参考图7，在所述第一介质层209表面形成掩膜结构210。
在本实施例中，所述掩膜结构210具有第一掩膜开口211和第二掩膜开口212，所述第一掩膜开口211暴露出第一区I上的第一介质层209表面，所述第二掩膜开口212暴露出第二区II上的第一介质层209表面，且所述第一掩膜开口211和第二掩膜开口212分别位于所述隔离结构208两侧。
在另一实施例中，所述掩膜结构具有第三掩膜开口，所述第三掩膜开口暴露出隔离结构表面以及隔离结构两侧相邻的部分第一介质层表面。
在本实施例中，所述掩膜结构210的材料包括光刻胶；形成所述掩膜结构210的工艺包括旋涂工艺和曝光显影工艺。
在其他实施例中，所述掩膜结构的材料包括硬掩膜层和位于硬掩膜层上的光刻胶，所述硬掩膜层的材料包括氧化硅或氮化硅。
请参考图8，以所述掩膜结构210为掩膜刻蚀所述第一介质层209，直至暴露出所述第一栅极结构204和第二栅极结构205，在所述第一栅极结构204表面的第一介质层209内形成第二凹槽311，所述第二凹槽311暴露出所述隔离结构208侧壁表面；在所述第二栅极结构205表面的第一介质层209内形成第三凹槽312，所述第三凹槽312暴露出所述隔离结构208侧壁表面。
刻蚀所述第一介质层209的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或多种的组合；在本实施例中，刻蚀所述第一介质层209的工艺包括干法刻蚀工艺。
刻蚀所述第一介质层209的工艺包括干法刻蚀工艺，所述干法刻蚀工艺能够形成侧壁形貌较好的第二凹槽311和第三凹槽312；所述第一介质层209的材料包括氧化硅，所述隔离结构208的材料包括氮化硅，所述干法刻蚀工艺的气体对所述第一介质层209的材料和所述隔离结构208的材料具有较大的刻蚀选择比，从而在刻蚀所述第一介质层形成第二凹槽和第三凹槽时，所述隔离结构损伤较小，从而确保后续形成的第一插塞能够完全位于所述第一栅极结构表面，所述第二插塞能够完全位于第二栅极结构表面，避免所述隔离结构的位置发生偏移，同时所述第二凹槽内和第三凹槽内的隔离结构也被去除时，所述第一插塞不能完全形成于所述第一栅极结构表面，所述第二插塞不能完全形成于所述第二栅极结构表面的情况。
在本实施例中，所述第二凹槽311的底部平面齐平于所述第一栅极结构204表面，所述第三凹槽312的底部平面齐平于所述第二栅极结构205表面。
在其他实施例中，所述第二凹槽的底部平面低于所述第一栅极结构表面，所述第三凹槽的底部平面低于所述第二栅极结构表面。
所述第二凹槽的底部平面低于所述第一栅极结构表面，所述第三凹槽的底部平面低于所述第二栅极结构表面，使得后续在第二凹槽内形成的第一插塞和在第三凹槽内形成的第二插塞的高度得到了保证，使得所述第一插塞与所述第一栅极结构的连接效果较好，所述第二插塞与所述第二栅极结构的连接效果较好，避免所述第二凹槽的深度和第三凹槽的深度较小时，所述第一插塞和第二插塞形成过程中的平坦化工艺的精度具有一定的误差范围，可能导致所述第一插塞的材料和第二插塞的材料去除过多，从而使得所形成的第一插塞的高度和第二插塞的高度过小，影响所述第一插塞与所述第一栅极结构的连接效果以及第二插塞与所述第二栅极结构的连接效果的情况。
请参考图9，在所述第二凹槽311内形成第一插塞411，在所述第三凹槽312内形成第二插塞412，所述第一插塞411和第二插塞412分别与所述隔离结构208相邻，所述第一插塞411与所述第一栅极结构204电连接，所述第二插塞412与所述第二栅极结构205电连接。
在所述第二凹槽311内形成第一插塞411，在所述第三凹槽312内形成第二插塞412的方法包括：在所述第二凹槽311内、所述第三凹槽312内以及第一介质层209表面形成插塞材料层(未图示)；平坦化所述插塞材料层，直至暴露出所述第一介质层209表面和隔离结构208表面，在所述第一区I上第一介质层209内形成第一插塞411，在所述第二区II上第一介质层209内形成第二插塞412。
在本实施例中，所述第一插塞411和所述第二插塞412同时形成。
所述第一插塞411的材料包括金属，所述金属包括钨、铝、钴、钛、氮化钛、钽、氮化钽、钌和铜中的一种或多种组合；所述第二插塞411的材料包括金属，所述金属包括钨、铝、钴、钛、氮化钛、钽、氮化钽、钌和铜中的一种或多种组合；形成所述插塞材料层的工艺包括物理气相沉积工艺或电镀工艺；平坦化所述插塞材料层的工艺包括化学机械抛光工艺或回刻蚀工艺。
在本实施例中，所述第一插塞411的材料包括钨；所述第二插塞411的材料包括钨；形成所述插塞材料层的工艺包括物理气相沉积工艺；平坦化所述插塞材料层的工艺包括化学机械抛光工艺。
由于所述隔离结构208表面高于所述初始栅极结构203顶部表面，且所述第一介质层209的材料与所述隔离结构208的材料不同，从而在所述第一介质层209内形成第一插塞411和第二插塞412的过程中，所述隔离结构208损伤较小，使得形成的所述第一插塞411和第二插塞412能够被所述隔离结构208隔离开来，使得所述第一插塞411能够形成于所述第一栅极结构204表面，与所述第一栅极结构204接触良好；使得所述第二插塞412能够形成于所述第二栅极结构205表面，与所述第二栅极结构205接触良好，从而避免所述隔离结构位置发生偏移，所述第一插塞不能准确形成于所述第一栅极结构表面，所述第二插塞不能准确形成于所述第二栅极结构表面的情况。从而提升了所述半导体结构的电学性能。
请参考图10，在所述第一插塞411上形成第一导电层511，在所述第二插塞412上形成第二导电层512。
所述第一导电层511和第二导电层512的形成方法包括：在所述第一介质层209表面、第一插塞411上和第二插塞412上形成导电材料层(未图示)；在所述导电材料层上形成图形化的掩膜层(未图示)，所述图形化的掩膜层暴露出所述第一插塞411上和第二插塞412上的导电材料层表面；以所述图形化的掩膜层为掩膜刻蚀所述导电材料层，直至暴露出所述第一介质层209表面，在所述第一插塞411上形成第一导电层511，在所述第二插塞412上形成第二导电层512。
所述第一导电层511的材料包括金属，所述金属包括钨、铝、钴、钛、氮化钛、钽、氮化钽、钌和铜中的一种或多种组合；所述第二导电层512的材料包括金属，所述金属包括钨、铝、钴、钛、氮化钛、钽、氮化钽、钌和铜中的一种或多种组合；形成所述导电材料层的工艺包括物理气相沉积工艺或电镀工艺；刻蚀所述导电材料层的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或多种的组合。
在本实施例中，所述第一导电层511的材料包括铜；所述第二导电层512的材料包括铜；形成所述导电材料层的工艺包括物理气相沉积工艺；刻蚀所述导电材料层的工艺包括干法刻蚀工艺。
在本实施例中，在形成第一导电层511和第二导电层512的同时，还包括在所述第一介质层209表面形成第三导电层(未标示)，所述第三导电层与其他导电结构电连接。
至此，形成的半导体结构，所述第一插塞411与所述第一栅极结构204接触良好；所述第二插塞412与所述第二栅极结构205接触良好，所述半导体结构的性能得到提升。
图11是本发明另一实施例中半导体结构形成过程的剖面结构示意图。
请参考图11，图11为在图6基础上的结构示意图，在所述第一介质层209表面形成掩膜结构310。
在本实施例中，所述掩膜结构310具有第三掩膜开口300，所述第三掩膜开口300暴露出隔离结构208表面以及隔离结构208两侧相邻的部分第一介质层209表面。
在本实施例中，所述掩膜结构210的材料包括光刻胶；形成所述掩膜结构210的工艺包括旋涂工艺和曝光显影工艺。
在其他实施例中，所述掩膜结构的材料包括硬掩膜层和位于硬掩膜层上的光刻胶，所述硬掩膜层的材料包括氧化硅或氮化硅。
接下来，在所述第一介质层内形成第二凹槽和第三凹槽；在所述第二凹槽内形成第一插塞，在所述第三凹槽内形成第二插塞；在所述第一插塞表面形成第一导电层，在所述第二插塞表面形成第二导电层。具体形成过程的工艺步骤、工艺方法、材料及效果请参考图8至图10，在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括第一区、第二区和隔离区，所述隔离区位于所述第一区和第二区之间，且所述隔离区分别与所述第一区和第二区相邻；
在所述衬底上形成初始栅极结构，所述初始栅极结构横跨所述第一区、第二区和隔离区；
在所述隔离区上形成第一凹槽，所述第一凹槽垂直于所述初始栅极结构延伸方向且贯穿所述初始栅极结构，在第一区上形成第一栅极结构，在第二区上形成第二栅极结构；
在所述第一凹槽内形成隔离结构，所述隔离结构的表面高于所述初始栅极结构顶部表面；
形成隔离结构之后，在所述第一栅极结构表面和第二栅极结构表面形成第一介质层，所述第一介质层的顶部表面低于或齐平于所述隔离结构顶部表面，所述第一介质层的材料与所述隔离结构的材料不同；
在所述第一区上第一介质层内形成第一插塞，在所述第二区上第一介质层内形成第二插塞，所述第一插塞和第二插塞分别与所述隔离结构相邻，所述第一插塞与所述第一栅极结构电连接，所述第二插塞与所述第二栅极结构电连接。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离结构的形成方法包括：在所述初始栅极结构表面形成图形化结构，所述图形化结构暴露出部分所述隔离区上的初始栅极结构表面；以所述图形化结构为掩膜刻蚀所述初始栅极结构，直至暴露出所述衬底隔离区表面，在所述隔离区上形成第一凹槽；在所述第一凹槽内和图形化结构表面形成隔离材料层；平坦化所述隔离材料层，直至暴露出所述图形化结构表面，形成所述隔离结构。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述隔离结构的材料包括氮化硅、氧化硅、氮氧化硅、氧化铝、氮化铝和氮碳化硅的一种或多种的组合。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，所述图形化结构包括衬垫层和位于衬垫层上的光刻胶层；所述衬垫层的材料包括有机材料或无机材料；所述有机材料包括含碳的有机物；所述无机材料包括氮化硅、氧化硅、氮氧化硅、氧化铝、氮化铝和氮碳化硅的一种或多种的组合。
5.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一介质层的形成方法包括：形成隔离结构之后，去除所述图形化结构；去除所述图形化结构之后，在所述第一栅极结构表面、第二栅极结构表面和隔离结构表面形成介质材料层；平坦化所述介质材料层，直至暴露出所述隔离结构顶部表面，形成所述第一介质层。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一介质层的材料包括氮化硅、氧化硅、氮氧化硅、氧化铝、氮化铝和氮碳化硅的一种或多种的组合。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一插塞和第二插塞的形成方法包括：在所述第一栅极结构表面的第一介质层内形成第二凹槽，所述第二凹槽暴露出所述隔离结构侧壁表面，在所述第二栅极结构表面的第一介质层内形成第三凹槽，所述第三凹槽暴露出所述隔离结构侧壁表面；在所述第二凹槽内形成第一插塞，在所述第三凹槽内形成第二插塞。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，在所述第二凹槽内形成第一插塞，在所述第三凹槽内形成第二插塞的方法包括：在所述第二凹槽内、所述第三凹槽内以及第一介质层表面形成插塞材料层；平坦化所述插塞材料层，直至暴露出所述第一介质层表面和隔离结构表面，在所述第一区上第一介质层内形成第一插塞，在所述第二区上第一介质层内形成第二插塞。
9.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第二凹槽和第三凹槽的形成方法包括：在所述第一介质层表面形成掩膜结构；以所述掩膜结构为掩膜刻蚀所述第一介质层，直至暴露出所述第一栅极结构和第二栅极结构，在所述第一栅极结构表面的第一介质层内形成第二凹槽，在所述第二栅极结构表面的第一介质层内形成第三凹槽。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，刻蚀所述第一介质层的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或多种的组合。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，所述掩膜结构具有第一掩膜开口和第二掩膜开口，所述第一掩膜开口暴露出第一区上的第一介质层表面，所述第二掩膜开口暴露出第二区上的第一介质层表面，且所述第一掩膜开口和第二掩膜开口分别位于所述隔离结构两侧。
12.如权利要求9所述的半导体结构的形成方法，其特征在于，所述掩膜结构具有第三掩膜开口，所述第三掩膜开口暴露出隔离结构表面以及隔离结构两侧相邻的部分第一介质层表面。
13.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第一凹槽的底部平面齐平于或低于所述第一栅极结构表面；所述第二凹槽的底部平面齐平于或低于所述第二栅极结构表面。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一插塞的材料包括金属，所述金属包括钨、铝、钴、钛、氮化钛、钽、氮化钽、钌和铜中的一种或多种组合；所述第二插塞的材料包括金属，所述金属包括钨、铝、钴、钛、氮化钛、钽、氮化钽、钌和铜中的一种或多种组合。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在所述第一插塞上形成第一导电层；在所述第二插塞上形成第二导电层。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述第一导电层和第二导电层的形成方法包括：在所述第一介质层表面、第一插塞上和第二插塞上形成导电材料层；在所述导电材料层上形成图形化的掩膜层，所述图形化的掩膜层暴露出所述第一插塞上和第二插塞上的导电材料层表面；以所述图形化的掩膜层为掩膜刻蚀所述导电材料层，直至暴露出所述第一介质层表面，在所述第一插塞上形成第一导电层，在所述第二插塞上形成第二导电层。
17.如权利要求15所述的半导体结构的形成方法，其特征在于，所述第一导电层的材料包括金属，所述金属包括钨、铝、钴、钛、氮化钛、钽、氮化钽、钌和铜中的一种或多种组合；所述第二导电层的材料包括金属，所述金属包括钨、铝、钴、钛、氮化钛、钽、氮化钽、钌和铜中的一种或多种组合。
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