CN107039526A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件包括第一FET和第二FET，该第一FET和第二FET分别包括第一沟道区域和第二沟道区域。第一FET和第二FET分别包括第一栅极结构和第二栅极结构。第一栅极结构和第二栅极结构包括在第一沟道区域和第二沟道区域上方形成的第一栅极介电层和第二栅极介电层以及在第一栅极介电层和第二栅极介电层上方形成的第一栅电极层和第二栅电极层。第一栅极结构和第二栅极结构沿着第一方向对准。第一栅极结构和第二栅极结构通过由绝缘材料制成的分离插塞分离。从平面图观察时，分离插塞在垂直于第一方向的第二方向上的宽度小于第一栅极结构在第二方向上的宽度。本发明实施例涉及具有鳍结构的半导体器件及其制造工艺。

Description

半导体器件及其制造方法
技术领域
本发明实施例涉及半导体集成电路，且更具体地涉及具有鳍结构的半导体器件及其制造工艺。
背景技术
随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如鳍式场效应晶体管(FinFET)的三维设计的发展。FinFET器件通常包括具有高纵横比的半导体鳍，并且在该半导体鳍中形成半导体晶体管器件的沟道和源极/漏极区域。利用沟道和源极/漏极区的增大的表面面积的优势，沿着鳍结构的侧面并且在鳍结构的侧面上方(如，围绕)形成栅极，以产生更快、更可靠和更好控制的半导体晶体管器件。金属栅极结构和具有高电介电常数的高k栅极电介质通常用于FinFET器件，并且通过栅极替换技术制造。
发明内容
根据本发明的一个实施例，提供了一种半导体器件，包括：第一鳍场效应晶体管，包括在第一方向上延伸的第一鳍结构以及包括第一栅极结构，所述第一栅极结构包括在所述第一鳍结构上方形成的第一栅极介电层和在所述第一栅极介电层上方形成的第一栅电极层，且所述第一栅极结构在垂直于所述第一方向的第二方向上延伸；以及第二鳍场效应晶体管，包括在所述第一方向上延伸的第二鳍结构以及包括第二栅极结构，所述第二栅极结构包括在所述第二鳍结构上方形成的第二栅极介电层和在所述第二栅极介电层上方形成的第二栅电极层，且所述第二栅极结构在所述第二方向上延伸；其中：所述第一栅极结构和所述第二栅极结构沿着所述第二方向对准，所述第一栅极结构和所述第二栅极结构通过由绝缘材料制成的分离插塞分离，以及当从平面图观察时，所述分离插塞在所述第一方向上的宽度小于所述第一栅极结构在所述第一方向上的宽度。
根据本发明的另一实施例，还提供了一种半导体器件，包括：第一鳍场效应晶体管，包括半导体衬底的第一沟道区域以及包括第一栅极结构，所述第一栅极结构包括在所述第一沟道区域上方形成的第一栅极介电层和在所述第一栅极介电层上方形成的第一栅电极层，且所述第一栅极结构在第一方向上延伸；以及第二鳍场效应晶体管，包括所述半导体衬底的第二沟道区域以及包括第二栅极结构，所述第二栅极结构包括在所述第二沟道区域上方形成的第二栅极介电层和在所述第二栅极介电层上方形成的第二栅电极层，且所述第二栅极结构在所述第一方向上延伸；其中：所述第一栅极结构和所述第二栅极结构沿着所述第一方向对准，所述第一栅极结构和所述第二栅极结构通过由绝缘材料制成的分离插塞分离，以及当从平面图观察时，所述分离插塞在垂直于所述第一方向的第二方向上的宽度小于所述第一栅极结构在所述第二方向上的宽度。
根据本发明的又一实施例，还提供了一种用于制造半导体器件的方法，包括：在形成在衬底上方的沟道区域上方形成伪栅极结构，所述伪栅极结构包括伪栅电极层、伪栅极介电层和设置在所述伪栅电极层的两侧上的侧壁间隔件层；在所述伪栅极结构的两侧处形成层间介电层；图案化所述伪栅极结构使得所述伪栅极结构分成由分离开口分离开的至少第一伪栅极结构和第二伪栅极结构；通过利用第一绝缘材料和不同于所述第一绝缘材料的第二绝缘材料填充所述分离开口来形成分离插塞；从所述第一伪栅极结构和所述第二伪栅极结构去除所述伪栅电极层和所述伪栅极介电层，从而形成第一电极间隔和第二电极间隔并且所述分离插塞暴露在所述第一电极间隔和所述第二电极间隔之间；以及分别在所述第一电极间隔和所述第二电极间隔中形成第一栅极结构和第二栅极结构，其中，在去除所述伪栅极介电层期间，去除所述第一绝缘材料的暴露于所述第一电极间隔和所述第二电极间隔的部分。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。
图1至图10D示出了根据本发明的一个实施例的用于制造FET器件的示例性顺序工艺。
图11A和图11B示出了根据本发明的另一实施例的FET器件的示例性结构。
图12示出了根据本发明的一个实施例的FET器件的示例性结构。
图13示出了根据本发明的另一个实施例的FET器件的示例性结构。
具体实施方式
应当理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面将描述元件和布置的特定实例以简化本发明。当然，这些仅仅是实例而不旨在限制。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简化和清楚，可以以不同的尺寸任意地绘制各个部件。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。另外，术语“由...制成”可以意为“包括”或者“由...组成”。
图1至图10D示出了根据本发明的一个实施例的制造FinFET器件的示例性的顺序工艺的截面图和/或平面图。应该理解，可以在由图1至图10D示出的工艺之前、期间和/或之后提供附加操作，并且对于方法的额外的实施例，可以替代或消除以下所描述的一些操作。操作/工艺的顺序可交换。
图1示出了示例性截面图，其中，在衬底10上方形成鳍结构20。为了制造鳍结构，例如，通过热氧化工艺和/或化学汽相沉积(CVD)工艺在衬底(例如半导体晶圆)上方形成掩模层。例如，衬底是具有在从约1×1015cm-3至约5×1015cm-3的范围内的杂质浓度的p型硅衬底。在其他实施例中，衬底是具有在从约1×1015cm-3至约5×1015cm-3的范围内的杂质浓度的n型硅衬底。
可选地，衬底10可以包括另一元素半导体，诸如锗；化合物半导体，包括诸如SiC和SiGe的IV-IV族化合物半导体、III-V族化合物半导体(诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP)；或它们的组合。在一个实施例中，衬底10为SOI(绝缘体上硅)衬底的硅层。当使用SOI衬底时，鳍结构可从SOI衬底的硅层突出或者可从SOI衬底的绝缘体层突出。在后面的情况下，SOI衬底的硅层用于形成鳍结构。诸如非晶Si或非晶SiC的非晶衬底或诸如氧化硅的绝缘材料也可用作衬底10。衬底10可以包括已合适地掺杂杂质(例如，p型或n型导电性)的各种区域。
例如，在一些实施例中，掩模层包括衬垫氧化物(例如，氧化硅)层和氮化硅掩模层。可通过使用热氧化或CVD工艺形成衬垫氧化物层。氮化硅掩模层可以通过诸如溅射法的物理汽相沉积(PVD)、CVD、等离子体增强化学汽相沉积(PECVD)、常压化学汽相沉积(APCVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDPCVD)、原子层沉积(ALD)和/或其他工艺形成。
在一些实施例中，衬垫氧化物层(pad oxide layer)的厚度在从约2nm至约15nm的范围内，并且氮化硅掩模层的厚度在从约2nm至约50nm的范围内。在掩模层上方还形成掩模图案。例如，掩模图案是通过光刻形成的光刻胶图案。
通过使用掩模图案作为蚀刻掩模，形成了衬垫氧化物层106和氮化硅掩模层107的硬掩模图案100。
通过将硬掩模图案用作蚀刻掩模，通过使用干蚀刻方法和/或湿蚀刻方法进行沟槽蚀刻而将衬底图案化为鳍结构20。
在一个实施例中,在衬底10上方设置的鳍结构20是由与衬底10相同的材料制成的并且连续地从衬底10延伸。鳍结构20可以是本征的，或适当地掺杂有n型杂质或p型杂质。
在图1中,设置四个鳍结构20。这些鳍结构用于p型FinFET和/或n型FinFET。鳍结构的数量不局限于四个。数量可以小至一个，或多过四个。此外，多个伪鳍结构中的一个可以邻近鳍结构20的两侧设置以改进在图案化工艺中的图案保真度。在一些实施例中，鳍结构20的宽度W1在从约5nm至约40nm的范围内，并且在特定的实施例中，该宽度在从约7nm至约20nm的范围内。在一些实施例中，鳍结构20的高度H1在从约100nm至约300nm的范围内，并且在其他实施例中，该高度在从约50nm至约100nm的范围内。当鳍结构的高度不一致时，从衬底的高度可以从对应于鳍结构的平均高度的平面测量。
如图2所示，在衬底10上方形成用于形成隔离绝缘层的绝缘材料层50从而完全覆盖鳍结构20。
用于隔离绝缘层50的绝缘材料由通过LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD形成的例如二氧化硅组成。在可流动CVD中，沉积可流动介电材料而不是氧化硅。正如它们的名字所表明的，可流动介电材料在沉积期间可以“流动”以填充具有高纵横比的间隙或空间。通常，将各种化学物质添加至含硅前体以允许沉积的膜流动。在一些实施例中，添加氮氢键。可流动介电前体(特别地，可流动氧化硅前体)的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢-聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺(诸如三甲硅烷基胺(TSA))。在多重操作工艺中形成这些可流动氧化硅材料。在沉积可流动膜之后，将其固化然后退火以去除不需要的元素从而形成氧化硅。当去除不需要的元素时，可流动膜致密并且收缩。在一些实施例中，进行多重退火工艺。固化可流动膜，并且进行不止一次的退火。隔离绝缘层50可以是SOG、SiO、SiON、SiOCN或氟掺杂的硅酸盐玻璃(FSG)。隔离绝缘层50可以掺杂有硼和/或磷。
在形成隔离绝缘层50之后，实施平坦化操作以去除隔离绝缘层50的上部以及包括衬垫氧化物层106和氮化硅掩模层107的掩模层100。之后，如图3所示，进一步去除隔离绝缘层50，从而暴露鳍结构20的将成为沟道区域的上部。
在形成隔离绝缘层50之后，可选择地实施诸如退火工艺的热工艺以提高隔离绝缘层50的品质。在特定实施例中，通过在诸如N2、Ar或He环境的惰性气体环境中在从约900℃至约1050℃的范围内的温度下使用快速热退火(RTA)实施热工艺持续约1.5秒至约10秒。
如图4A至图4D所示，在鳍结构20的上部从隔离绝缘层50暴露之后，栅极绝缘层105和多晶硅层形成在隔离绝缘层50和暴露的鳍结构20上方，并且然后实施图案化操作以获得由多晶硅制成的栅极层110。栅极绝缘层105可为通过CVD、PVD、ALD、电子束蒸发或其他适当的工艺形成的氧化硅。在一些实施例中，多晶硅层的厚度是从约5nm至约100nm的范围内。在用图9A至图10D描述的栅极替换技术中，栅极绝缘层105和栅极层100均为最后去除的伪层。
在图案化多晶硅层之后，还在栅极层110的两侧面处形成侧壁绝缘层80(侧壁间隔件)。侧壁绝缘层80是由诸如SiN、SiCN、SiON或SiOCN的基于氧化硅或氮化硅的材料的一层或多层制成的。在一个实施例中，使用氮化硅。
在形成侧壁绝缘层80之后，将用作接触蚀刻停止层(CESL)的绝缘层90形成在多晶硅层110和侧壁绝缘层80上方。CESL层90是由诸如SiN、SiCN、SiON或SiOCN的基于氧化硅或氮化硅的材料的一层或多层制成的。在一个实施例中，使用氮化硅。
此外，层间介电层(ILD)70形成在具有侧壁绝缘层80和CESL 90的栅极层110之间的间隔中以及栅极层110上方。ILD 70可以包括氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、掺氟的硅酸盐玻璃(FSG)或低K介电材料，且可以由CVD或其他合适的工艺制成。用于隔离绝缘层50的绝缘材料可以与用于ILD 70的绝缘材料相同或不同。
实施诸如回蚀刻工艺和/或化学机械抛光(CMP)工艺的平坦化操作以获得图4A至图4D中所示的结构。图4A是平面图(顶视图)且图4B是形成栅极层110和层间介电层70之后的FinFET器件的立体图。图1至图3和图4C对应于沿图4A中的线X1-X1的截面图，图4D对应于沿图4A的线Y1-Y1的截面图，以及图4B对应于图4A中的封闭部分B1。
如图4A和图4B所示，栅极层110形成为在一个方向上(X方向)延伸的具有等间距的线和间隔布置。栅极层110可以包括在垂直于一个方向的另一方向(Y方向)上延伸的另一线和间隔布置，且另一线和间隔布置具有不同的尺寸。
栅极层110覆盖形成有鳍结构20的FinFET的沟道区域。换言之，在沟道区域上方形成栅极层110。未被栅极层覆盖的鳍结构将通过适合的源极/漏极制造操作变成源极/漏极区域。
接下来，如图5A至图5C所示，掩模图案120形成在图4A至图4D中示出的结构上方。图5A是对应于图4A中的线X1-X1的截面图，图5B是对应于图4A中的线Y1-Y1的截面图，以及图5C是顶视图。由例如具有对多晶硅高蚀刻选择性的材料形成掩模图案120。在一个实施例中，掩模图案120是由氮化硅制成的。掩模图案120具有开口125。在一些实施例中，开口125沿X轴方向的宽度在从约5nm至约100nm的范围内，而在其他实施例中在从约10nm至约30nm的范围内。调整开口125沿Y方向的宽度W2以暴露期望量的栅极结构。在图5C中，开口125沿Y方向的宽度是这样的长度使得两个栅极结构暴露在开口125中，且开口在Y方向上的边缘位于ILD 70上方的邻近的栅极结构之间。
如图6A至图6B所示，通过使用掩模图案120作为蚀刻掩模，去除栅极层110和栅极绝缘层105的部分从而获得分离栅极层110的分离开口130。在一些实施例中，在3毫托至20毫托的压力下，通过使用气体的等离子体蚀刻对栅极层实施蚀刻，气体包括CH4、CF4、CH2F2、CHF3、O2、HBr、Cl2、NF3、N2和/或He。
栅极层110的蚀刻伴随着蚀刻包括栅极绝缘层105的氧化物层(不同于多晶硅蚀刻的蚀刻条件)。如图6A和图6B所示，在氧化物蚀刻期间，还蚀刻了ILD 70的上部71和隔离绝缘层50的表面部分51。深度D1(隔离绝缘层50的表面部分51的蚀刻深度)在从约1nm至约10nm的范围内。
注意，开口130的横截面图具有图6A中的矩形，但是在一些实施例中，开口130具有顶部尺寸较大且底部尺寸较小的锥形。此外，如图6B所示，在开口130中保留侧壁绝缘层80和CESL 90。
然后，如图7A和图7B所示，在图6A和图6B的生成的结构上方形成薄填充绝缘层140和厚填充绝缘层150。
薄绝缘层140由例如与栅极绝缘层105相同的材料制成。在该实施例中，使用氧化硅。通过CVD或ALD制成薄填充绝缘层140。在一些实施例中，薄填充绝缘层140的厚度在从约3nm至约25nm的范围内，并且在其他实施例中，该厚度在从约5nm至约15nm的范围内。如图7A和图7B所示，薄填充绝缘层140共形地形成在开口130中和掩模图案120上方。
厚填充绝缘层150是由诸如SiN、SiCN、SiON或SiOCN的基于氧化硅或氮化硅的材料制成的。在一个实施例中，使用氮化硅。厚填充绝缘层150共形地形成在位于开口130中和掩模图案120上方的薄填充绝缘层140上方。
如图8A和图8B所示，在由薄填充绝缘层140和厚填充绝缘层150填充开口130之后，实施诸如CMP工艺的平坦化操作以暴露栅极层110的上表面。换言之，栅极层110用作CMP工艺的阻挡件。通过平坦化操作，形成分离插塞155。
如图9A至图9B所示，在暴露栅极层110的平坦化操作之后，通过使用干蚀刻和/或湿蚀刻去除栅极层110和栅极绝缘层105(即，伪层)，从而形成栅极开口145。在栅极绝缘层105的去除期间，由于薄填充绝缘层140是由与栅极绝缘层105相同的材料(例如，氧化硅)制成的，还去除薄填充绝缘层140的暴露于蚀刻工艺的部分。如图9A所示，去除已经设置在栅极层110和厚填充绝缘层150之间的薄填充绝缘层140。
接下来，如图10A至图10D所示，形成包括栅极介电层160和金属栅电极层170的金属栅极结构。
在特定的实施例中，栅极介电层160包括一层或多层介电材料，诸如氧化硅、氮化硅或高k介电材料、其他合适的介电材料和/或它们的组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料和/或它们的组合。
金属栅电极层170包括任何合适的材料，诸如铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或它们的组合。
在特定的实施例中，一个或多个功函调整层(未示出)也设置在栅极介电层160和金属栅电极层170之间。功函调整层由导电材料制成，诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或者这些材料的两种或多种的多层。对于n沟道FET，TaN、TiAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种用作功函调整层，而对于p沟道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种用作功函调整层。功函调整层可以通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺来形成。另外，可以使用不同的金属层分别地形成用于n沟道FinFET和p沟道FinFET的功函调整层。
在形成金属栅极结构中，通过例如用于栅极介电层的CVD或ALD、以及用于金属层的CVD、PVD、ALD或电镀的合适的膜形成方法形成栅极介电层、功函调整层和栅电极层，然后实施诸如CMP的平坦化操作。
图10C和图10D示出了形成金属栅极结构之后的顶视图。图10D是图10C的封闭部分B2的放大图。如图10C和图10D所示，通过分离插塞155分离金属栅极结构(160、170)。如图10D所示，由于薄填充绝缘层140，分离插塞的沿Y方向(垂直于X方向，X方向是金属栅极结构的延伸方向)的宽度W3小于包括栅极介电层160和栅电极层170的栅极结构沿Y方向的宽度W4。在一些实施例中，分离插塞的沿Y方向的宽度W3小于栅极介电层160的沿Y方向的宽度W5。
应当理解，图10A至图10D中示出的结构经历另外的CMOS工艺以形成诸如互连通孔、互连金属层、钝化层等的各种部件。
在前述实施例中，栅极层110分隔成两个栅极层。然而，在其他实施例中，通过图6A至图8B的图案化操作，栅极层110被分离成两个以上的栅极层。在这样的情况下，如图11A所示，每个均包括栅电极层170的多个栅极结构对齐且通过分离插塞155分离。
此外，在分离操作之前，栅极层110具有在其纵向上的两端。如图11A的区域B3所示，在一些实施例中，分离插塞155形成在这些端的至少一个中。在这样的情况下，包括栅电极层170的栅极结构由两个分离插塞155相夹。在一些实施例中，两端具有分离插塞155。
如图11A的区域B4所示，在其他实施例中，分离插塞155未形成在端的至少一个中。在这样的情况下，包括栅电极层170的栅极结构的一端具有分离插塞155且栅极结构的另一端具有图11B所示的结构。图11B是图11A的线B5的截面图。如图11B所示，栅极结构(特别是栅极介电层160)与ILD 70接触。在一些实施例中，两端均没有分离插塞155。
在另一实施例中，栅极绝缘层105不是伪层且是由最后用于FET器件的介电材料制成的。在这样的情况下，可以使用上述的高k介电材料。当栅极绝缘层105不是伪层时，栅极绝缘层105是由不同于薄填充绝缘层140的材料制成的。在关于图9A和图9B的操作中，在开口145中不去除栅极绝缘层105(例如，高k介电材料)。然后，实施去除薄填充绝缘层140的额外的操作以获得类似于图9A的结构，除了存在栅极绝缘层105之外。如图12所示，在这样的情况下，因为栅极介电层160的形成不是必要的(见，图10A)，因此金属栅电极层170与分离插塞155接触。
在以上实施例中，采用了FinFET。然而，如图13所示，可以对平面型FET应用上述技术。如图13所示，FET包括半导体衬底的沟道区域22和在沟道区域22上方形成的包括栅极介电层160'的栅极结构和在栅极介电层160'上方形成的栅电极层170'。沟道区域由隔离绝缘层50分离，且两个栅极结构由分离插塞155分离。
本文描述的各个实施例或实例提供若干优于现有技术的优点。例如，由于最终去除薄绝缘填充层140，将由金属栅极材料填充的栅极间隔的Y方向上的宽度可以变大。利用放大的栅极开口，诸如金属栅电极材料的金属栅极材料可以完全地填充在开口中而不形成空隙。
应该理解，本文不必讨论所有优点，没有特定优势是所有实施例或实例都必需的，并且其他实施例或实例可提供不同优点。
根据本发明的一方面，一种半导体器件包括第一鳍场效应晶体管(FinFET)和第二FinFET。第一FinFET包括在第一方向上延伸的第一鳍结构以及包括第一栅极结构。第一栅极结构包括在第一鳍结构上方形成的第一栅极介电层和在第一栅极介电层上方形成的第一栅电极层，且第一栅极结构在垂直于第一方向的第二方向上延伸。第二FinFET包括在第一方向上延伸的第二鳍结构以及包括第二栅极结构。第二栅极结构包括在第二鳍结构上方形成的第二栅极介电层和在第二栅极介电层上方形成的第二栅电极层，且第二栅极结构在第二方向上延伸。第一栅极结构和第二栅极结构沿着第二方向对准。第一栅极结构和第二栅极结构通过由绝缘材料制成的分离插塞分离。从平面图观察时，分离插塞在第一方向上的宽度小于第一栅极结构在第一方向上的宽度。
根据本发明的另一方面，一种半导体器件包括第一场效应晶体管(FET)和第二FET。第一FET包括半导体衬底的第一沟道区域以及包括第一栅极结构。第一栅极结构包括在第一沟道区域上方形成的第一栅极介电层和在第一栅极介电层上方形成的第一栅电极层，且第一栅极结构在第一方向上延伸。第二FET包括半导体衬底的第二沟道区域以及包括第二栅极结构。第二栅极结构包括在第二沟道区域上方形成的第二栅极介电层和在第二栅极介电层上方形成的第二栅电极层，且第二栅极结构在第一方向上延伸。第一栅极结构和第二栅极结构沿着第一方向对准。第一栅极结构和第二栅极结构通过由绝缘材料制成的分离插塞分离。从平面图观察时，分离插塞在垂直于第一方向的第二方向上的宽度小于第一栅极结构在第二方向上的宽度。
根据本发明的另一方面，一种用于制造半导体器件的方法包括在形成在衬底上方的沟道区域上方形成伪栅极结构。伪栅极结构包括伪栅电极层、伪栅极介电层和设置在伪栅电极层的两侧上的侧壁间隔件层。该方法包括在伪栅极结构的两侧处形成层间介电层。该方法还包括图案化伪栅极结构使得伪栅极结构分成由分离开口分离开的至少一个第一伪栅极结构和第二伪栅极结构。该方法包括通过利用第一绝缘材料和不同于第一绝缘材料的第二绝缘材料填充分离开口形成分离插塞。该方法包括从第一伪栅极结构和第二伪栅极结构去除伪栅电极层和伪栅极介电层，从而形成第一电极间隔和第二电极间隔并且分离插塞暴露在第一电极间隔和第二电极间隔之间。该方法包括在第一电极间隔和第二电极间隔中分别形成第一栅极结构和第二栅极结构。在去除伪栅极介电层期间，去除第一绝缘材料的暴露于第一电极间隔和第二电极间隔的部分。
根据本发明的一个实施例，提供了一种半导体器件，包括：第一鳍场效应晶体管，包括在第一方向上延伸的第一鳍结构以及包括第一栅极结构，所述第一栅极结构包括在所述第一鳍结构上方形成的第一栅极介电层和在所述第一栅极介电层上方形成的第一栅电极层，且所述第一栅极结构在垂直于所述第一方向的第二方向上延伸；以及第二鳍场效应晶体管，包括在所述第一方向上延伸的第二鳍结构以及包括第二栅极结构，所述第二栅极结构包括在所述第二鳍结构上方形成的第二栅极介电层和在所述第二栅极介电层上方形成的第二栅电极层，且所述第二栅极结构在所述第二方向上延伸；其中：所述第一栅极结构和所述第二栅极结构沿着所述第二方向对准，所述第一栅极结构和所述第二栅极结构通过由绝缘材料制成的分离插塞分离，以及当从平面图观察时，所述分离插塞在所述第一方向上的宽度小于所述第一栅极结构在所述第一方向上的宽度。
在上述半导体器件中，当从平面图观察时，所述分离插塞在所述第一方向上的所述宽度小于所述第一栅电极层在所述第一方向上的宽度。
在上述半导体器件中，侧层设置在所述分离插塞的在所述第一方向上的侧面上，以及形成所述分离插塞的核心部分的材料不同于形成所述侧层的材料。
在上述半导体器件中，所述分离插塞的所述核心部分由基于氮化硅的材料制成且所述侧层由氧化硅制成。
在上述半导体器件中，所述分离插塞的在所述第二方向上的侧面分别与所述第一栅极介电层和所述第二栅极介电层接触。
在上述半导体器件中，在所述分离插塞的底部下方提供底层，以及形成所述底层的材料与形成所述侧层的所述材料相同。
在上述半导体器件中，当从平面图观察时，在侧壁间隔件层和额外的绝缘层之间沿着所述第一方向设置所述第一栅极结构和所述第二栅极结构以及所述分离插塞。
在上述半导体器件中，在隔离绝缘层的上表面上设置所述第一栅极结构和所述第二栅极结构，以及所述分离插塞的底部位于所述隔离绝缘层的所述上表面下方。
在上述半导体器件中，所述第一栅极结构在所述第二方向上具有第一端和第二端，所述第一栅极结构的所述第一端与所述分离插塞接触，以及所述第一栅极结构的所述第二端与不同于所述分离插塞的层间介电层接触。
根据本发明的另一实施例，还提供了一种半导体器件，包括：第一鳍场效应晶体管，包括半导体衬底的第一沟道区域以及包括第一栅极结构，所述第一栅极结构包括在所述第一沟道区域上方形成的第一栅极介电层和在所述第一栅极介电层上方形成的第一栅电极层，且所述第一栅极结构在第一方向上延伸；以及第二鳍场效应晶体管，包括所述半导体衬底的第二沟道区域以及包括第二栅极结构，所述第二栅极结构包括在所述第二沟道区域上方形成的第二栅极介电层和在所述第二栅极介电层上方形成的第二栅电极层，且所述第二栅极结构在所述第一方向上延伸；其中：所述第一栅极结构和所述第二栅极结构沿着所述第一方向对准，所述第一栅极结构和所述第二栅极结构通过由绝缘材料制成的分离插塞分离，以及当从平面图观察时，所述分离插塞在垂直于所述第一方向的第二方向上的宽度小于所述第一栅极结构在所述第二方向上的宽度。
在上述半导体器件中，当从平面图观察时，所述分离插塞在所述第二方向上的所述宽度小于所述第一栅电极层在所述第二方向上的宽度。
根据本发明的又一实施例，还提供了一种用于制造半导体器件的方法，包括：在形成在衬底上方的沟道区域上方形成伪栅极结构，所述伪栅极结构包括伪栅电极层、伪栅极介电层和设置在所述伪栅电极层的两侧上的侧壁间隔件层；在所述伪栅极结构的两侧处形成层间介电层；图案化所述伪栅极结构使得所述伪栅极结构分成由分离开口分离开的至少第一伪栅极结构和第二伪栅极结构；通过利用第一绝缘材料和不同于所述第一绝缘材料的第二绝缘材料填充所述分离开口来形成分离插塞；从所述第一伪栅极结构和所述第二伪栅极结构去除所述伪栅电极层和所述伪栅极介电层，从而形成第一电极间隔和第二电极间隔并且所述分离插塞暴露在所述第一电极间隔和所述第二电极间隔之间；以及分别在所述第一电极间隔和所述第二电极间隔中形成第一栅极结构和第二栅极结构，其中，在去除所述伪栅极介电层期间，去除所述第一绝缘材料的暴露于所述第一电极间隔和所述第二电极间隔的部分。
在上述方法中，所述伪栅极介电层和所述第一绝缘材料由相同的材料制成。
在上述方法中，还包括在图案化所述伪栅极结构之前在所述伪栅极结构上方形成第三绝缘层。
在上述方法中，图案化所述伪栅极结构包括：在所述伪栅极结构和所述层间介电层上方形成掩模层；图案化所述掩模层以形成开口图案；蚀刻所述伪栅极结构和所述第三绝缘层的位于所述开口图案下方的部分，从而形成所述分离开口。
在上述方法中，在蚀刻所述伪栅极结构的所述部分期间，蚀刻所述层间介电层的位于所述开口图案下方的部分。
在上述方法中，形成所述分离插塞包括：在所述分离开口中和所述掩模层上方形成所述第一绝缘材料的毯式层；在所述第一绝缘材料上方形成所述第二绝缘材料的毯式层；通过平坦化操作去除所述第二绝缘材料和所述第一绝缘材料的部分、去除所述掩模层和去除所述层间介电层的部分，从而暴露所述伪栅电极层的上表面。
在上述方法中，还包括：在所述衬底上方形成鳍结构；在所述衬底上方形成隔离绝缘层，使得所述鳍结构的上部从所述隔离绝缘层暴露，其中，所述沟道区域包括在所述鳍结构的暴露的所述上部中。
在上述方法中，在图案化所述伪栅极中，部分地蚀刻所述隔离绝缘层的上表面使得所述分离开口的底部位于所述隔离绝缘层的所述上表面下方。
在上述方法中，在暴露所述分离插塞和去除所述第一绝缘材料的暴露于所述第一电极间隔和所述第二电极间隔的所述部分之后，所述第一绝缘材料保留在所述第二绝缘材料和所述隔离绝缘层之间。
上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
第一鳍场效应晶体管，包括在第一方向上延伸的第一鳍结构以及包括第一栅极结构，所述第一栅极结构包括在所述第一鳍结构上方形成的第一栅极介电层和在所述第一栅极介电层上方形成的第一栅电极层，且所述第一栅极结构在垂直于所述第一方向的第二方向上延伸；以及
第二鳍场效应晶体管，包括在所述第一方向上延伸的第二鳍结构以及包括第二栅极结构，所述第二栅极结构包括在所述第二鳍结构上方形成的第二栅极介电层和在所述第二栅极介电层上方形成的第二栅电极层，且所述第二栅极结构在所述第二方向上延伸；其中：
所述第一栅极结构和所述第二栅极结构沿着所述第二方向对准，
所述第一栅极结构和所述第二栅极结构通过由绝缘材料制成的分离插塞分离，以及
当从平面图观察时，所述分离插塞在所述第一方向上的宽度小于所述第一栅极结构在所述第一方向上的宽度。
2.根据权利要求1所述的半导体器件，其中，当从平面图观察时，所述分离插塞在所述第一方向上的所述宽度小于所述第一栅电极层在所述第一方向上的宽度。
3.根据权利要求1所述的半导体器件，其中：
侧层设置在所述分离插塞的在所述第一方向上的侧面上，以及
形成所述分离插塞的核心部分的材料不同于形成所述侧层的材料。
4.根据权利要求3所述的半导体器件，其中，所述分离插塞的所述核心部分由基于氮化硅的材料制成且所述侧层由氧化硅制成。
5.根据权利要求3所述的半导体器件，其中，所述分离插塞的在所述第二方向上的侧面分别与所述第一栅极介电层和所述第二栅极介电层接触。
6.根据权利要求3所述的半导体器件，其中：
在所述分离插塞的底部下方提供底层，以及
形成所述底层的材料与形成所述侧层的所述材料相同。
7.根据权利要求1所述的半导体器件，其中，当从平面图观察时，在侧壁间隔件层和额外的绝缘层之间沿着所述第一方向设置所述第一栅极结构和所述第二栅极结构以及所述分离插塞。
8.根据权利要求1所述的半导体器件，其中：
在隔离绝缘层的上表面上设置所述第一栅极结构和所述第二栅极结构，以及
所述分离插塞的底部位于所述隔离绝缘层的所述上表面下方。
9.一种半导体器件，包括：
第一鳍场效应晶体管，包括半导体衬底的第一沟道区域以及包括第一栅极结构，所述第一栅极结构包括在所述第一沟道区域上方形成的第一栅极介电层和在所述第一栅极介电层上方形成的第一栅电极层，且所述第一栅极结构在第一方向上延伸；以及
第二鳍场效应晶体管，包括所述半导体衬底的第二沟道区域以及包括第二栅极结构，所述第二栅极结构包括在所述第二沟道区域上方形成的第二栅极介电层和在所述第二栅极介电层上方形成的第二栅电极层，且所述第二栅极结构在所述第一方向上延伸；其中：
所述第一栅极结构和所述第二栅极结构沿着所述第一方向对准，
所述第一栅极结构和所述第二栅极结构通过由绝缘材料制成的分离插塞分离，以及
当从平面图观察时，所述分离插塞在垂直于所述第一方向的第二方向上的宽度小于所述第一栅极结构在所述第二方向上的宽度。
10.一种用于制造半导体器件的方法，包括：
在形成在衬底上方的沟道区域上方形成伪栅极结构，所述伪栅极结构包括伪栅电极层、伪栅极介电层和设置在所述伪栅电极层的两侧上的侧壁间隔件层；
在所述伪栅极结构的两侧处形成层间介电层；
图案化所述伪栅极结构使得所述伪栅极结构分成由分离开口分离开的至少第一伪栅极结构和第二伪栅极结构；
通过利用第一绝缘材料和不同于所述第一绝缘材料的第二绝缘材料填充所述分离开口来形成分离插塞；
从所述第一伪栅极结构和所述第二伪栅极结构去除所述伪栅电极层和所述伪栅极介电层，从而形成第一电极间隔和第二电极间隔并且所述分离插塞暴露在所述第一电极间隔和所述第二电极间隔之间；以及
分别在所述第一电极间隔和所述第二电极间隔中形成第一栅极结构和第二栅极结构，
其中，在去除所述伪栅极介电层期间，去除所述第一绝缘材料的暴露于所述第一电极间隔和所述第二电极间隔的部分。
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Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107452739A (zh) * 2016-05-31 2017-12-08 台湾积体电路制造股份有限公司 金属栅极隔离结构及其形成方法
CN109698238A (zh) * 2017-10-23 2019-04-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN109755134A (zh) * 2017-11-03 2019-05-14 格芯公司 自对准的门极隔离
CN109801914A (zh) * 2017-11-17 2019-05-24 台湾积体电路制造股份有限公司 衬底和隔离结构之间的蚀刻停止层
CN110265394A (zh) * 2018-03-12 2019-09-20 三星电子株式会社 集成电路装置及其形成方法
CN110350027A (zh) * 2018-04-06 2019-10-18 三星电子株式会社 半导体装置
CN110416303A (zh) * 2018-04-27 2019-11-05 台湾积体电路制造股份有限公司 半导体结构及形成集成电路结构的方法
CN110491835A (zh) * 2018-05-14 2019-11-22 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置
CN110880504A (zh) * 2018-09-06 2020-03-13 三星电子株式会社 半导体器件及其制造方法
CN111900088A (zh) * 2019-05-05 2020-11-06 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN111987043A (zh) * 2019-05-23 2020-11-24 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其形成方法
CN112018034A (zh) * 2019-05-31 2020-12-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112420613A (zh) * 2019-08-23 2021-02-26 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN112582473A (zh) * 2019-09-29 2021-03-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件的形成方法
CN112992785A (zh) * 2019-12-16 2021-06-18 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN113451268A (zh) * 2020-03-25 2021-09-28 南亚科技股份有限公司 半导体元件及其制备方法

Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9601567B1 (en) * 2015-10-30 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple Fin FET structures having an insulating separation plug
EP3394897A4 (en) * 2015-12-26 2019-08-21 Intel Corporation GATE ISOLATION IN NON-PLANAR TRANSISTORS
US10283616B2 (en) * 2016-08-30 2019-05-07 United Microelectronics Corp. Fabricating method of semiconductor structure
US9978608B2 (en) * 2016-09-21 2018-05-22 Globalfoundries Inc. Fin patterning for a fin-type field-effect transistor
US9761491B1 (en) * 2016-12-06 2017-09-12 Globalfoundries Inc. Self-aligned deep contact for vertical FET
CN108573927B (zh) * 2017-03-07 2020-07-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10177041B2 (en) * 2017-03-10 2019-01-08 Globalfoundries Inc. Fin-type field effect transistors (FINFETS) with replacement metal gates and methods
DE102017128047B4 (de) 2017-04-24 2024-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zur herstellung einer halbleitervorrichtung
US10043712B1 (en) * 2017-05-17 2018-08-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
TWI633660B (zh) * 2017-05-22 2018-08-21 Powerchip Technology Corporation 半導體元件及其製造方法
US10269787B2 (en) 2017-06-29 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure cutting process
US10396206B2 (en) * 2017-07-07 2019-08-27 Globalfoundries Inc. Gate cut method
US10515952B2 (en) * 2017-08-04 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
US10403714B2 (en) * 2017-08-29 2019-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Fill fins for semiconductor devices
US10535654B2 (en) * 2017-08-30 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Cut metal gate with slanted sidewalls
US20200365711A1 (en) * 2017-09-29 2020-11-19 Intel Corporation Doped sti to reduce source/drain diffusion for germanium nmos transistors
US10811320B2 (en) * 2017-09-29 2020-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Footing removal in cut-metal process
US10490458B2 (en) * 2017-09-29 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of cutting metal gates and structures formed thereof
CN109585293B (zh) * 2017-09-29 2021-12-24 台湾积体电路制造股份有限公司 切割金属工艺中的基脚去除
US10453936B2 (en) * 2017-10-30 2019-10-22 Globalfoundries Inc. Methods of forming replacement gate structures on transistor devices
US10741450B2 (en) * 2017-11-30 2020-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a metal gate and formation method thereof
WO2019108237A1 (en) * 2017-11-30 2019-06-06 Intel Corporation Fin patterning for advanced integrated circuit structure fabrication
US11031290B2 (en) * 2017-11-30 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with cutting depth control and method for fabricating the same
US10229854B1 (en) * 2017-12-14 2019-03-12 International Business Machines Corporation FinFET gate cut after dummy gate removal
KR102544153B1 (ko) * 2017-12-18 2023-06-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10236213B1 (en) 2018-03-12 2019-03-19 Globalfoundries Inc. Gate cut structure with liner spacer and related method
KR102505065B1 (ko) * 2018-04-26 2023-03-02 삼성전자주식회사 게이트 분리 영역을 포함하는 반도체 소자
US10418285B1 (en) * 2018-05-30 2019-09-17 Globalfoundries Inc. Fin field-effect transistor (FinFET) and method of production thereof
KR102570580B1 (ko) * 2018-06-11 2023-08-24 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
US10720526B2 (en) * 2018-06-29 2020-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Stress modulation for dielectric layers
US11114566B2 (en) * 2018-07-12 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US11171236B2 (en) * 2018-07-31 2021-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-fin isolation regions and method forming same
KR102647231B1 (ko) * 2018-08-02 2024-03-13 삼성전자주식회사 반도체 소자 및 이의 제조방법
KR102601000B1 (ko) 2018-09-11 2023-11-13 삼성전자주식회사 반도체 장치 및 제조방법
US10872805B2 (en) * 2018-09-28 2020-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10700062B2 (en) 2018-10-12 2020-06-30 International Business Machines Corporation Vertical transport field-effect transistors with uniform threshold voltage
US11069791B2 (en) 2018-10-31 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices and semiconductor devices
KR102595606B1 (ko) * 2018-11-02 2023-10-31 삼성전자주식회사 반도체 장치
DE102019112519B4 (de) 2018-11-30 2023-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Verfahren zur herstellung eines halbleiter-bauelements
US20200211903A1 (en) * 2019-01-02 2020-07-02 Globalfoundries Inc. Semiconductor structure with shaped trench and methods of forming the same
CN110896672B (zh) 2019-03-29 2021-05-25 长江存储科技有限责任公司 三维存储器件及其制造方法
EP3878013B1 (en) * 2019-03-29 2024-04-03 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabrication methods thereof
CN110914986B (zh) 2019-03-29 2021-05-14 长江存储科技有限责任公司 三维存储器件及其制造方法
CN110896670B (zh) 2019-03-29 2021-06-08 长江存储科技有限责任公司 三维存储器件及其制造方法
CN110914985B (zh) 2019-03-29 2021-04-27 长江存储科技有限责任公司 三维存储器件及其制造方法
CN110896671B (zh) 2019-03-29 2021-07-30 长江存储科技有限责任公司 三维存储器件及其制造方法
KR20200121154A (ko) 2019-04-15 2020-10-23 삼성전자주식회사 반도체 장치
KR20200138527A (ko) 2019-05-30 2020-12-10 삼성전자주식회사 게이트 구조물 및 분리 구조물을 포함하는 반도체 소자
US11043595B2 (en) 2019-06-14 2021-06-22 Taiwan Semiconductor Manufacturing Co., Ltd. Cut metal gate in memory macro edge and middle strap
CN112216741B (zh) * 2019-07-10 2024-05-17 联华电子股份有限公司 高电子迁移率晶体管的绝缘结构以及其制作方法
US11211116B2 (en) 2019-09-27 2021-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded SRAM write assist circuit
US12002715B2 (en) 2019-10-29 2024-06-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US20210202321A1 (en) * 2019-12-30 2021-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. High Voltage Devices
US11437287B2 (en) * 2020-01-31 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor gates and methods of forming thereof
DE102020114860A1 (de) 2020-01-31 2021-08-05 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor-gates und verfahren zum bilden davon
US11721694B2 (en) * 2020-02-27 2023-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11532479B2 (en) * 2020-04-01 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Cut metal gate refill with void
US11837649B2 (en) 2020-04-21 2023-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method for selective removal of gate dielectric from dummy fin
US11121138B1 (en) 2020-04-24 2021-09-14 Taiwan Semiconductor Manufacturing Co., Ltd. Low resistance pickup cells for SRAM
US11495464B2 (en) 2020-07-08 2022-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11374088B2 (en) 2020-08-14 2022-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Leakage reduction in gate-all-around devices
US11482518B2 (en) 2021-03-26 2022-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structures having wells with protruding sections for pickup cells
US12027376B2 (en) * 2021-05-06 2024-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for cut metal gate etch dimensional control
US20230187517A1 (en) * 2021-12-14 2023-06-15 Intel Corporation Integrated circuit structures having dielectric anchor void

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070004129A1 (en) * 2005-06-30 2007-01-04 Ju-Yong Lee Semiconductor device having finfet and method of fabricating the same
CN103177950A (zh) * 2011-12-22 2013-06-26 台湾积体电路制造股份有限公司 制造鳍器件的结构和方法
CN103928334A (zh) * 2013-01-15 2014-07-16 中国科学院微电子研究所 半导体器件及其制造方法
CN104979198A (zh) * 2014-04-02 2015-10-14 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8106459B2 (en) 2008-05-06 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs having dielectric punch-through stoppers
US9627375B2 (en) 2014-02-07 2017-04-18 Taiwan Semiconductor Manufacturing Company Ltd. Indented gate end of non-planar transistor
US9406804B2 (en) * 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9064932B1 (en) 2014-05-02 2015-06-23 Globalfoundries Inc. Methods of forming gate structures by a gate-cut-last process and the resulting structures
US9490129B2 (en) * 2014-05-08 2016-11-08 GlobalFoundries, Inc. Integrated circuits having improved gate structures and methods for fabricating same
US9929242B2 (en) * 2015-01-12 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9331074B1 (en) * 2015-01-30 2016-05-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9537007B2 (en) * 2015-04-07 2017-01-03 Qualcomm Incorporated FinFET with cut gate stressor
US10269802B2 (en) * 2015-05-15 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9704760B2 (en) * 2015-06-24 2017-07-11 International Business Machines Corporation Integrated circuit (IC) with offset gate sidewall contacts and method of manufacture
US10177240B2 (en) * 2015-09-18 2019-01-08 International Business Machines Corporation FinFET device formed by a replacement metal-gate method including a gate cut-last step
US9601567B1 (en) * 2015-10-30 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple Fin FET structures having an insulating separation plug
US20170148682A1 (en) * 2015-11-19 2017-05-25 International Business Machines Corporation Finfet with post-rmg gate cut
US9773879B2 (en) * 2015-11-30 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
WO2019108237A1 (en) * 2017-11-30 2019-06-06 Intel Corporation Fin patterning for advanced integrated circuit structure fabrication

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070004129A1 (en) * 2005-06-30 2007-01-04 Ju-Yong Lee Semiconductor device having finfet and method of fabricating the same
CN103177950A (zh) * 2011-12-22 2013-06-26 台湾积体电路制造股份有限公司 制造鳍器件的结构和方法
CN103928334A (zh) * 2013-01-15 2014-07-16 中国科学院微电子研究所 半导体器件及其制造方法
CN104979198A (zh) * 2014-04-02 2015-10-14 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107452739A (zh) * 2016-05-31 2017-12-08 台湾积体电路制造股份有限公司 金属栅极隔离结构及其形成方法
CN107452739B (zh) * 2016-05-31 2020-02-21 台湾积体电路制造股份有限公司 金属栅极隔离结构及其形成方法
CN109698238A (zh) * 2017-10-23 2019-04-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN109755134A (zh) * 2017-11-03 2019-05-14 格芯公司 自对准的门极隔离
US10978351B2 (en) 2017-11-17 2021-04-13 Taiwan Semiconductor Manufacturing Co., Ltd. Etch stop layer between substrate and isolation structure
CN109801914A (zh) * 2017-11-17 2019-05-24 台湾积体电路制造股份有限公司 衬底和隔离结构之间的蚀刻停止层
US10991628B2 (en) 2017-11-17 2021-04-27 Taiwan Semiconductor Manufacturing Co., Ltd. Etch stop layer between substrate and isolation structure
US11948842B2 (en) 2017-11-17 2024-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Etch stop layer between substrate and isolation structure
CN110265394A (zh) * 2018-03-12 2019-09-20 三星电子株式会社 集成电路装置及其形成方法
CN110265394B (zh) * 2018-03-12 2024-05-03 三星电子株式会社 集成电路装置及其形成方法
CN110350027A (zh) * 2018-04-06 2019-10-18 三星电子株式会社 半导体装置
CN110350027B (zh) * 2018-04-06 2024-05-07 三星电子株式会社 半导体装置
CN110416303A (zh) * 2018-04-27 2019-11-05 台湾积体电路制造股份有限公司 半导体结构及形成集成电路结构的方法
CN110491835A (zh) * 2018-05-14 2019-11-22 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置
CN110880504B (zh) * 2018-09-06 2024-05-14 三星电子株式会社 半导体器件及其制造方法
CN110880504A (zh) * 2018-09-06 2020-03-13 三星电子株式会社 半导体器件及其制造方法
CN111900088A (zh) * 2019-05-05 2020-11-06 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN111900088B (zh) * 2019-05-05 2024-03-26 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN111987043A (zh) * 2019-05-23 2020-11-24 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其形成方法
CN112018034A (zh) * 2019-05-31 2020-12-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112018034B (zh) * 2019-05-31 2023-12-12 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112420613A (zh) * 2019-08-23 2021-02-26 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN112582473A (zh) * 2019-09-29 2021-03-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件的形成方法
CN112992785B (zh) * 2019-12-16 2023-05-26 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN112992785A (zh) * 2019-12-16 2021-06-18 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN113451268A (zh) * 2020-03-25 2021-09-28 南亚科技股份有限公司 半导体元件及其制备方法

Also Published As

Publication number Publication date
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US10516033B2 (en) 2019-12-24
US9659930B1 (en) 2017-05-23
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