KR101795214B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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치하오 유
사이후이 영
쉥첸 왕
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 장치는 제1 및 제2 채널 영역을 각각 포함하는 제1 및 제2 FET를 포함한다. 제1 및 제2 FET는 제1 및 제2 게이트 구조물을 각각 포함한다. 제1 및 제2 게이트 구조물은 제1 및 제2 채널 영역 위에 형성된 제1 및 제2 게이트 유전체 층, 및 제1 및 제2 게이트 유전체 층 위에 형성된 제1 및 제2 게이트 전극 층을 포함한다. 제1 및 제2 게이트 구조물은 제1 방향을 따라서 정렬된다. 제1 게이트 구조물 및 제2 게이트 구조물은 절연 물질로 제조된 분리 플러그에 의해서 분리된다. 평면도에서 볼 때, 제1 방향에 수직인 제2 방향으로 분리 플러그의 폭은 제2 방향으로 제1 게이트 구조물의 폭보다 작다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본원은 반도체 집적 회로에 관한 것이고, 보다 구체적으로는, 핀(fin) 구조물을 가지는 반도체 장치 및 그 제조 프로세스에 관한 것이다.
반도체 산업이 높은 장치 밀도, 높은 성능, 및 저비용을 추구하여 나노미터 기술 프로세스 노드(node)로 진행됨에 따라, 제조 및 디자인 문제 모두로부터의 난제로 인해서, 핀 전계 효과 트랜지스터(fin field effect transistor; Fin FET)와 같은, 3-차원적인 디자인의 개발이 초래되었다. 전형적으로, Fin FET 장치가 큰 종횡비의 반도체 핀을 포함하고, 그 내부에서 반도체 트랜지스터 장치의 채널 및 소스/드레인 영역이 형성된다. 보다 빠르고, 보다 신뢰 가능하며, 보다 양호하게-제어되는 반도체 트랜지스터 장치를 생산하기 위해서, 채널 및 소스/드레인 영역의 증가된 표면적의 장점을 이용하여 핀 구조물의 측면(side) 위에 그리고 그러한 측면을 따라서 게이트가 형성된다(예를 들어, 랩핑(wrapping)). 큰 전기적 유전 상수를 가지는 하이-k 게이트 유전체와 함께, 금속 게이트 구조물이 종종 Fin FET 장치 내에서 종종 이용되고, 게이트-대체(gate-replacement) 기술에 의해서 제조된다.
반도체 장치는 제1 및 제2 채널 영역을 각각 포함하는 제1 및 제2 FET를 포함한다. 제1 및 제2 FET는 제1 및 제2 게이트 구조물을 각각 포함한다. 제1 및 제2 게이트 구조물은 제1 및 제2 채널 영역 위에 형성된 제1 및 제2 게이트 유전체 층, 및 제1 및 제2 게이트 유전체 층 위에 형성된 제1 및 제2 게이트 전극 층을 포함한다. 제1 및 제2 게이트 구조물은 제1 방향을 따라서 정렬된다. 제1 게이트 구조물 및 제2 게이트 구조물은 절연 물질로 제조된 분리 플러그에 의해서 분리된다. 평면도에서 볼 때, 제1 방향에 수직인 제2 방향으로 분리 플러그의 폭은 제2 방향으로 제1 게이트 구조물의 폭보다 작다.
본 개시 내용은, 첨부 도면과 함께 읽을 때, 이하의 상세한 설명으로부터 가장 잘 이해될 수 있다. 산업에서의 표준 실무에 따라서, 여러 가지 특징부가 실제 축적으로(scale) 도시되지 않았고 단지 설명 목적을 위해서 이용된다는 것을 강조하는 바이다. 사실상, 여러 가지 특징부의 치수가 설명의 명료함을 위해서 임의적으로 증가 또는 감소될 수 있을 것이다.
도 1 내지 도 10d는 본 개시 내용의 일 실시예에 따른 FET 장치를 제조하기 위한 예시적인 순착적 프로세스를 도시한다.
도 11a 및 도 11b는 본 개시 내용의 다른 실시예에 따른 FET 장치의 예시적인 구조를 도시한다.
도 12는 본 개시 내용의 일 실시예에 따른 FET 장치의 예시적인 구조를 도시한다.
도 13은 본 개시 내용의 다른 실시예에 따른 FET 장치의 예시적인 구조를 도시한다.
이하의 개시 내용이 발명의 상이한 특징을 구현하기 위한 많은 상이한 실시예, 또는 예를 제공한다는 것을 이해할 수 있을 것이다. 본 개시 내용을 단순화하기 위해서, 구성요소 및 배열에 관한 구체적인 실시예 또는 예가 이하에서 설명된다. 물론, 이들은 단지 예시적인 것이고 제한적인 것은 아니다. 예를 들어, 요소의 치수가 개시된 범위 또는 값으로 제한되지 않고, 프로세스 조건 및/또는 장치의 희망 성질에 따라서 달라질 수 있을 것이다. 또한, 이하의 설명에서 제2특징부 상에 또는 그 위에 제1 특징부를 형성하는 것이, 제1 및 제2 특징부가 직접적으로 접촉되어 형성되는 실시예들을 포함할 수 있을 것이고, 또한 부가적인 특징부가 제1 및 제2 특징부들 사이에 형성되어 제1 및 제2 특징부들이 직접적으로 접촉하지 않을 수 있는 실시예들을 포함할 수 있을 것이다. 여러 가지 특징부가 단순함 및 명료함을 위해서 상이한 축척으로 임의적으로 도시되어 있을 수 있을 것이다.
또한, 도면들에 도시된 바와 같이, 하나의 요소 또는 특징부의 다른 요소(들) 또는 특징부(들)에 대한 관계를 기술하기 위한 용이한 설명을 위해서, "아래쪽", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어가 본원에서 사용되어 있을 수 있을 것이다. 그러한 공간적으로 상대적인 용어들은, 도면들에 도시된 배향에 더하여, 사용 또는 동작 중에 장치의 상이한 배향들을 포함하도록 의도된 것이다. 장치가 달리(90도 회전되거나 다른 배향으로) 배향될 수 있을 것이고 그리고 본원에서 사용된 공간적으로 상대적인 설명이 그에 따라 유사하게 해석될 수 있을 것이다. 또한, "~으로 제조된"이라는 용어가 "~을 포함하는" 또는 "~으로 이루어진" 모두를 의미할 수 있을 것이다.
도 1 내지 도 10d는 본 개시 내용의 일 실시예에 따른 Fin FET 장치를 제조하기 위한 예시적인 순차적 프로세스의 횡단면도 및/또는 평면도를 도시한다. 도 1 내지 도 10d에 의해서 도시된 프로세스의 이전, 도중, 및 이후에 부가적인 동작이 제공될 수 있다는 것, 그리고 방법의 부가적인 실시예를 위해서, 이하에서 설명되는 동작 중 일부가 대체되거나 제거될 수 있다는 것을 이해할 수 있을 것이다. 동작/프로세스의 순서가 상호 교환될 수 있을 것이다.
도 1은, 핀 구조물(20)이 기판(10) 위에 형성된 예시적인 횡단면도를 도시한다. 핀 구조물을 제조하기 위해서, 예를 들어, 열적 산화 프로세스 및/또는 화학 기상 퇴적(CVD) 프로세스에 의해서, 마스크 층이 기판(예를 들어, 반도체 웨이퍼) 위에 형성된다. 기판이, 예를 들어, 불순물 농도가 약 1 x 1015 cm-3 내지 약 5 x 1015 cm-3 범위인 p-타입 실리콘 기판이다. 다른 실시예에서, 기판이, 예를 들어, 불순물 농도가 약 1 x 1015 cm-3 내지 약 5 x 1015 cm-3 범위인 n-타입 실리콘 기판이다.
대안적으로, 기판(10)이 게르마늄과 같은 다른 원소 반도체; SiC 및 SiGe와 같은 IV-IV 화합물 반도체, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AllnAs, AlGaAs, GaInAs, GaInP, 및/또는 GalnAsP와 같은, III-V 화합물 반도체를 포함하는 화합물 반도체; 또는 그 조합을 포함할 수 있을 것이다. 일 실시예에서, 기판(10)이 SOI(실리콘-온 인슐레이터) 기판의 실리콘 층이다. SOI 기판이 이용될 때, 핀 구조물이 SOI 기판의 실리콘 층으로부터 돌출할 수 있거나, SOI 기판의 절연체 층으로부터 돌출할 수 있을 것이다. 후자의 경우에, SOI 기판의 실리콘 층이 핀 구조물을 형성하기 위해서 이용된다. 비정질 Si 또는 비정질 SiC와 같은 비정질 기판, 또는 실리콘 산화물과 같은 절연 물질이 또한 기판(10)으로서 이용될 수 있을 것이다. 기판(10)이, 불순물(예를 들어, p-타입 또는 n-타입 전도성(conductivity))로 적절히 도핑된 여러 가지 영역을 포함할 수 있을 것이다.
마스크 층이, 예를 들어, 일부 실시예에서, 패드 산화물(예를 들어, 실리콘 산화물) 층 및 실리콘 질화물 마스크 층을 포함한다. 패드 산화물 층이 열적 산화 또는 CVD 프로세스를 이용하는 것에 의해서 형성될 수 있을 것이다. 실리콘 질화물 마스크 층이 스퍼터링 방법과 같은 물리 기상 퇴적(PVD), CVD, 플라즈마-증강(plasma-enhanced) 화학 기상 퇴적(PECVD), 대기압 화학 기상 퇴적(APCVD), 저압 CVD(LPCVD), 고밀도 플라즈마 CVD(HDPCVD), 원자층 퇴적(ALD), 및/또는 다른 프로세스에 의해서 형성될 수 있을 것이다.
일부 실시예에서, 패드 산화물 층의 두께가 약 2 nm 내지 약 15 nm의 범위이고, 실리콘 질화물 마스크 층의 두께가 약 2 nm 내지 약 50 nm 범위이다. 마스크 패턴이 마스크 층 위에 추가적으로 형성된다. 마스크 패턴이, 예를 들어, 포토 리소그래피에 의해서 형성된 포토 레지스트 패턴이다.
에칭 마스크로서 마스크 패턴을 이용하는 것에 의해서, 패드 산화물 층(106) 및 실리콘 질화물 마스크 층(107)의 하드 마스크 패턴(100)이 형성된다.
에칭 마스크로서 하드 마스크 패턴을 이용하는 것에 의해서, 건식 에칭 방법 및/또는 습식 에칭 방법을 이용하는 트렌치 에칭에 의해서 기판이 핀 구조물(20)로 패터닝된다.
일 실시예에서, 기판(10) 위에 배치된 핀 구조물(20)이 기판(10)과 동일한 물질로 제조되고 기판(10)으로부터 연속적으로 연장한다. 핀 구조물(20)이 진성형(intrinsic)이거나, n-타입 불순물 또는 p-타입 불순물로 적절하게 도핑될 수 있을 것이다.
도 1에서, 4개의 핀 구조물(20)이 배치되어 있다. 이러한 핀 구조물이 p-타입 Fin FET 및/또는 n-타입 Fin FET을 위해서 이용된다. 핀 구조물의 수가 4개로 제한되지 않는다. 그러한 수가 1 정도로 작거나 4보다 클 수 있다. 또한, 추가적인 더미(dummy) 핀 구조물 중 하나가 핀 구조물(20)의 양 측면에 인접 배치되어 패터닝 프로세스에서의 패턴 충실도(fidelity)를 개선할 수 있을 것이다. 핀 구조물(20)의 폭(W1)이 일부 실시예에서 약 5 nm 내지 약 40 nm 범위이고, 특정 실시예에서 약 7 nm 내지 약 20 nm 범위이다. 핀 구조물(20)의 높이(H1)가 일부 실시예에서 약 100 nm 내지 약 300 nm 범위이고, 다른 실시예에서 약 50 nm 내지 약 100 nm 범위이다. 핀 구조물의 높이가 일정하지 않을 때, 기판으로부터의 높이가 핀 구조물의 평균 높이에 상응하는 평면으로부터 측정될 수 있을 것이다.
도 2에 도시된 바와 같이, 격리 절연 층을 형성하기 위한 절연 물질 층(50)이 기판(10) 위에 형성되어 핀 구조물(20)을 완전히 커버한다.
격리 절연 층(50)을 위한 절연 물질이, 예를 들어, LPCVD(저압 화학 기상 퇴적), 플라즈마-CVD 또는 유동성(flowable) CVD에 의해서 형성된 실리콘 이산화물로 제조된다. 유동성 CVD에서, 실리콘 산화물 대신에 유동성 유전체 물질이 퇴적된다. 유동성 유전체 물질은, 그들의 이름이 제시하는 바와 같이, 퇴적 중에 "유동(flow)"할 수 있고 그에 따라 고종횡비의 갭 또는 공간을 충진(fill)할 수 있다. 일반적으로, 퇴적된 필름이 유동하도록 하기 위해서, 여러 가지 화학물질이 실리콘-함유 전구체로 부가된다. 일부 실시예에서, 질소 수소화물 결합(bond)이 부가된다. 유동성 유전체 전구체, 특히 유동성 실리콘 산화물 전구체의 예에는, 실리케이트, 실록산, 메틸 실세스퀴옥산(methyl silsesquioxane)(MSQ), 수소 실세스퀴옥산(HSQ), MSQ/HSQ, 퍼하이드로실라잔(perhydrosilazane)(TCPS), 퍼하이드로폴리실라잔(PSZ), 테트라에틸 오르도실리케이트(TEOS), 또는 트리시릴아민(TSA)과 같은 시릴-아민이 포함된다. 이러한 유동성 실리콘 산화물 물질이 다중-동작 프로세스에서 형성된다. 유동성 필름이 퇴적된 후에, 그러한 필름이 경화되고 이어서 어닐링되어, 원치 않는 원소(들)를 제거하여 실리콘 산화물을 형성한다. 원치 않는 원소(들)가 제거될 때, 유동성 필름이 조밀화되고 수축한다. 일부 실시예에서, 복수의 어닐링 프로세스가 실시된다. 유동성 필름이 한차례 초과로 경화되고 어닐링된다. 격리 절연 층(50)이 SOG, SiO, SiON, SiOCN 또는 불소-도핑된 실리케이트 유리(FSG)일 수 있을 것이다. 격리 절연 층(50)이 붕소 및/또는 인으로 도핑될 수 있을 것이다.
격리 절연 층(50)을 형성한 후에, 격리 절연 층(50)의 상부 부분, 그리고 패드 산화물 층(106) 및 실리콘 질화물 마스크 층(107)을 포함하는 마스크 층(100)을 제거하기 위해서, 평탄화 동작이 실시된다. 이어서, 도 3에 도시된 바와 같이, 채널 영역이 되는 핀 구조물(20)의 상부 부분이 노출되도록, 격리 절연 층(50)이 추가적으로 제거된다.
격리 절연 층(50)을 형성한 후에, 열적 프로세스, 예를 들어, 어닐링 프로세스가 선택적으로 실시되어, 격리 절연 층(50)의 품질을 개선한다. 특정 실시예에서, 열적 프로세스가, 약 900 ℃ 내지 약 1050 ℃ 범위의 온도에서 약 1.5초 내지 약 10초 동안 불활성 가스 분위기, 예를 들어 N2, Ar 또는 He 분위기 내에서 급속 열적 어닐링(rapid thermal annealing; RTA)을 이용하는 것에 의해서 실시된다.
핀 구조물(20)의 상부 부분이 격리 절연 층(50)으로부터 노출된 후에, 게이트 절연 층(105) 및 폴리 실리콘 층이 격리 절연 층(50) 및 노출된 핀 구조물(20) 위에 형성되고, 이어서 패터닝 동작을 실시하여, 도 4a 내지 도 4d에 도시된 바와 같은, 폴리 실리콘으로 만들어진 게이트 층(110)을 획득한다. 게이트 절연 층(105)이 CVD, PVD, ALD, e-빔 증발(beam evaporation), 또는 다른 적합한 프로세스에 의해서 형성된 실리콘 산화물일 수 있을 것이다. 일부 실시예에서, 폴리 실리콘 층의 두께가 약 5 내지 약 100 nm의 범위이다. 도 9a 내지 도 10d와 함께 설명된 게이트 대체 기술에서, 게이트 절연 층(105) 및 게이트 층(100)이 모두 최종적으로 제거되는 더미 층이다.
폴리 실리콘 층의 패터닝 후에, 측벽 절연 층(80)(측벽 스페이서)이 또한 게이트 층(110)의 양 측면의 면에 형성된다. 측벽 절연 층(80)이, SiN, SiCN, SiON 또는 SiOCN과 같은, 실리콘 산화물 또는 실리콘 질화물 기반의 물질의 하나 이상의 층으로 제조된다. 일 실시예에서, 실리콘 질화물이 이용된다.
측벽 절연 층(80)이 형성된 후에, 접촉-에칭 중단 층(CESL)으로서 이용될 절연 층(90)이 폴리 실리콘 층(110) 및 측벽 절연 층(80) 위에 형성된다. CESL 층(90)이, SiN, SiCN, SiON 또는 SiOCN과 같은, 실리콘 산화물 또는 실리콘 질화물 기반의 물질의 하나 이상의 층으로 제조된다. 일 실시예에서, 실리콘 질화물이 이용된다.
또한, 층간 유전체 층(ILD)(70)이, 측벽 절연 층(80) 및 CESL(90)을 가지는 게이트 층들(110) 사이의 그리고 게이트 층(110) 위의 공간 내에 형성된다. ILD(70)가 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), SiOCN, 불소-도핑된 실리케이트 유리(FSG), 또는 로우-k 유전체 물질을 포함할 수 있을 것이고, CVD 또는 다른 적합한 프로세스로 제조될 수 있을 것이다. 격리 절연 층(50)을 위한 절연 물질이 ILD(70)를 위한 물질과 동일하거나 상이할 수 있을 것이다.
에치-백(etch-back) 프로세스 및/또는 화학적 기계적 폴리싱(CMP) 프로세스와 같은 평탄화 동작을 실시하여, 도 4a 내지 도 4d에 도시된 구조물을 획득한다. 도 4a는, 게이트 층(110) 및 층간 유전체 층(70)이 형성된 후의 Fin FET 장치의, 평면도(상면도)이고, 도 4b는 그 사시도이다. 도 1 내지 도 3, 그리고 도 4c는 도 4a의 선 X1-X1을 따른 횡단면도에 상응하고, 도 4d는 도 4a의 선 Y1-Y1을 따른 횡단면도에 상응하며, 도 4b는 도 4a의 봉입된(enclosed) 부분(B1)에 상응한다.
도 4a 및 도 4b에 도시된 바와 같이, 게이트 층(110)이, 일정한 피치를 가지고 일 방향(X 방향)으로 연장하는 선-및-공간(line-and-space) 배열로 형성된다. 게이트 층(110)이, 하나의 방향에 수직인 다른 방향(Y 방향)으로 연장하는 다른 선-및-공간 배열, 및 상이한 차원(dimension)을 가지는 다른 다른 선-및-공간 배열을 포함할 수 있을 것이다.
게이트 층(110)이, 핀 구조물(20)로 형성된 Fin FET의 채널 영역을 커버한다. 다시 말해서, 게이트 층(110)이 채널 영역 위에 형성된다. 게이트 층에 의해서 커버되지 않은 핀 구조물이, 적절한 소스/드레인 제조 동작에 의해서, 소스/드레인 영역이 될 것이다.
다음에, 도 5a 내지 도 5c에 도시된 바와 같이, 마스크 패턴(120)이 도 4a 내지 도 4d에 도시된 구조물 위에 형성된다. 도 5a는 도 4a의 선 X1-X1에 상응하는 횡단면도이고, 도 5b는 도 4a의 선 Y1-Y1에 상응하는 횡단면도이며, 도 5c는 상면도이다. 마스크 패턴(120)이, 예를 들어, 폴리 실리콘에 대한 큰 에칭 선택도(selectivity)을 가지는 물질에 의해서 형성된다. 일 실시예에서, 마스크 패턴(120)이 실리콘 질화물로 제조된다. 마스크 패턴(120)이 개구(125)를 갖는다. X 방향을 따른 개구(125)의 폭이 일부 실시예에서 약 5 nm 내지 약 100 nm 범위이고, 다른 실시예에서 약 10 nm 내지 약 30 nm 범위이다. Y 방향을 따른 개구(125)의 폭(W2)을 조정하여, 희망하는 수의 게이트 구조물을 노출시킨다. 도 5c에서, Y 방향을 따른 개구(125)의 폭은, 2개의 게이트 구조물이 개구(125) 내에서 노출되는 길이이고, Y 방향을 따른 개구의 에지(edge)가 ILD(70) 위의 인접한 게이트 구조물들 사이에 위치된다.
도 6a 및 도 6b에 도시된 바와 같이, 에칭 마스크로서 마스크 패턴(120)을 이용하는 것에 의해서, 게이트 층(110) 및 게이트 절연 층(105)의 일부가 제거되고, 그에 따라 게이트 층(110)을 분리하는 분리 개구(130)를 획득한다. 게이트 층의 에칭은, 일부 실시예에서, 3 내지 20 mTorr의 압력 하의 CH4, CF4, CH2F2, CHF3, 02, HBr, Cl2, NF3, N2 및/또는 He를 포함하는 가스를 이용하는 플라스마 에칭에 의해서 실시된다.
게이트 층(110)의 에칭이, 게이트 절연 층(105)을 포함하는 산화물 층의 에칭(폴리 실리콘 에칭과 상이한 에칭 조건을 갖는다)을 수반한다. 산화물 에칭 중에, 도 6a 및 도 6b에 도시된 바와 같이, ILD(70)의 상부 부분(71) 및 격리 절연 층(50)의 표면 부분(51)이 또한 에칭된다. 격리 절연 층(50)의 표면 부분(51)의 에칭되는 깊이인, 깊이(D1)가 약 1 nm 내지 약 10 nm 범위이다.
개구(130)의 횡단면도가 도 6a에서 직사각형 형상을 가지나, 일부 실시예에서, 개구(130)가 보다 큰 상단 크기 및 보다 작은 하단 크기를 가지는 테이퍼링된(tapered) 형상을 갖는다. 또한, 도 6b에 도시된 바와 같이, 측벽 절연 층(80) 및 CESL(90)이 개구(130) 내에서 유지된다.
이어서, 도 7a 및 도 7b에 도시된 바와 같이, 얇은 충진 절연 층(140) 및 두꺼운 충진 절연 층(150)이 도 6a 및 도 6b의 결과적인 구조물 위에 형성된다.
얇은 절연 층(140)이, 예를 들어, 게이트 절연 층(105)과 동일한 물질로 제조된다. 이러한 실시예에서, 실리콘 산화물이 이용된다. 얇은 충진 절연 층(140)이 CVD 또는 ALD에 의해서 제조된다. 얇은 충진 절연 층(140)의 두께가 일부 실시예에서 약 3 nm 내지 약 25 nm 범위이고, 다른 실시예에서 약 5 nm 내지 약 15 nm 범위이다. 도 7a 및 도 7b에 도시된 바와 같이, 얇은 충진 절연 층(140)이 개구(130) 내에 그리고 마스크 패턴(120) 위에 등각적으로(conformally) 형성된다.
두꺼운 충진 절연 층(150)이, SiN, SiCN, SiON 또는 SiOCN과 같은, 실리콘 산화물 또는 실리콘 질화물 기반의 물질로 제조된다. 일 실시예에서, 실리콘 질화물이 이용된다. 두꺼운 충진 절연 층(150)이 개구(130) 내에서 그리고 마스크 패턴(120) 위에서 얇은 충진 절연 층(140) 위에 등각적으로 형성된다.
개구(130)가 얇은 충진 절연 층(140) 및 두꺼운 충진 절연 층(150)에 의해서 충진된 후에, CMP 프로세스와 같은 평탄화 동작을 실시하여, 도 8a 및 도 8b에 도시된 바와 같이, 게이트 층(110)의 상부 표면을 노출시킨다. 다시 말해서, 게이트 층(110)이 CMP 프로세스를 위한 정지부로서 기능한다. 이러한 평탄화 동작에 의해서, 분리 플러그(155)가 형성된다.
게이트 층(110)을 노출시키기 위한 평탄화 동작 이후에, 게이트 층(110) 및 게이트 절연 층(105)(즉, 더미 층)이 건식 에칭 및/또는 습식 에칭의 이용에 의해서 제거되고, 그에 의해서, 도 9a 및 도 9b에 도시된 바와 같이, 게이트 개구(145)를 형성한다. 게이트 절연 층(105)의 제거 중에, 얇은 충진 절연 층(140)이 게이트 절연 층(105)과 동일한 물질(예를 들어, 실리콘 산화물)로 제조되기 때문에, 에칭 프로세스로 노출된 얇은 충진 절연 층(140)의 부분이 또한 제거된다. 도 9a에 도시된 바와 같이, 게이트 층(110)과 두꺼운 충진 절연 층(150) 사이에 배치된 얇은 충진 절연 층(140)이 제거된다.
다음에, 도 10a 내지 도 10d에 도시된 바와 같이, 게이트 유전체 층(160) 및 금속 게이트 전극 층(170)을 포함하는 금속 게이트 구조물이 형성된다.
특정 실시예에서, 게이트 유전체 층(160)이, 실리콘 산화물, 실리콘 질화물, 또는 하이-k 유전체 물질, 다른 적합한 유전체 물질, 및/또는 그 조합과 같은, 하나 이상의 유전체 물질의 층을 포함한다. 하이-k 유전체 물질의 예에는, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티탄 산화물, 하프늄 이산화물-암모니아(HfO2-Al2O3) 합금, 다른 적합한 하이-k 유전체 물질 및/또는 그 조합이 포함된다.
금속 게이트 전극 층(170)이, 알루미늄, 구리, 티탄, 탄탈, 텅스텐, 코발트, 몰리브덴, 탄탈 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적합한 물질, 및/또는 그 조합과 같은, 임의의 적합한 물질을 포함한다.
특정 실시예에서, 하나 이상의 일함수(work function) 조정 층(미도시)이 또한 게이트 유전체 층(160)과 금속 게이트 전극 층(170) 사이에 배치된다. 일함수 조정 층이, TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일 층, 또는 이러한 물질의 둘 이상의 다중 층과 같은, 전도성 물질로 제조된다. n-채널 FET의 경우에, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상이 일함수 조정 층으로서 이용되고, p-채널 FET의 경우에, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상이 일함수 조정 층으로서 이용된다. 일함수 조정 층이 ALD, PVD, CVD, e-빔 증발, 또는 다른 적합한 프로세스에 의해서 형성될 수 있을 것이다. 또한, 일함수 조정 층이, 상이한 금속 층들을 이용할 수 있는, n-채널 Fin FET 및 p-채널 Fin FET을 위해서 별개로 형성될 수 있을 것이다.
금속 게이트 구조물을 형성하는데 있어서, 게이트 유전체 층, 일함수 조정 층 및 게이트 전극 층이 적절한 필름 형성 방법에 의해서 형성되고, 예를 들어, 게이트 유전체 층의 경우에 CVD 또는 ALD에 의해서 형성되고, 그리고 금속 층의 경우에 CVD, PVD, ALD 또는 전해도금에 의해서 형성되며, 그리고 이어서 CMP와 같은 평탄화 동작이 실시된다.
도 10c 및 도 10d는 금속 게이트 구조물이 형성된 후의 상면도를 도시한다. 도 10d는 도 10c의 봉입된 부분(B2)의 확대도이다. 도 10c 및 도 10d에 도시된 바와 같이, 금속 게이트 구조물(160, 170)이 분리 플러그(155)에 의해서 분리된다. 도 10d에 도시된 바와 같이, 분리 플러그의 Y 방향(금속 게이트 구조물의 연장 방향인 X 방향에 수직이다)을 따른 폭(W3)이, 게이트 유전체 층(160) 및 게이트 전극 층(170)을 포함하는 게이트 구조물의 Y 방향을 따른 폭(W4)보다 작은데, 이는 얇은 절연 충진 층(140) 때문이다. 일부 실시예에서, 분리 플러그의 Y 방향을 따른 폭(W3)이 게이트 유전체 층(160)의 Y 방향을 따른 폭(W5)보다 작다.
인터커넥트 비아(via), 인터커넥트 금속 층, 부동태화 층, 등과 같은 여러 가지 피쳐(feature)를 형성하기 위해서, 도 10a 내지 도 10d에 도시된 구조물에 대해 추가적인 CMOS 프로세스가 이루어진다는 것을 이해할 수 있을 것이다.
전술한 실시예에서, 게이트 층(110)이 2개의 게이트 층으로 분리된다. 그러나, 다른 실시예에서, 게이트 층(110)이, 도 6a 내지 도 8b의 패터닝 동작에 의해서 2개 초과의 게이트 층으로 분리된다. 그러한 경우에, 도 11a에 도시된 바와 같이, 게이트 전극 층(170)을 각각 포함하는 복수 게이트 구조물이 분리 플러그(155)에 의해서 정렬되고 분리된다.
또한, 게이트 층(110)이, 분리 동작에 앞서서, 그 길이방향으로 2개의 단부를 갖는다. 일부 실시예에서, 도 11a의 지역(B3)에서 도시된 바와 같이, 분리 플러그(155)가 이러한 단부들 중 적어도 하나 내에 형성된다. 그러한 경우에, 게이트 전극 층(170)을 포함하는 게이트 구조물이 2개의 분리 플러그(155)에 의해서 개재된다. 일부 실시예에서, 양 단부가 분리 플러그(155)를 갖는다.
다른 실시예에서, 도 11a의 지역(B4)에서 도시된 바와 같이, 분리 플러그(155)가 단부들 중 적어도 하나 내에 형성되지 않는다. 그러한 경우에, 게이트 전극 층(170)을 포함하는 게이트 구조물의 일 단부가 분리 플러그(155)를 가지고, 게이트 구조물의 타 단부가 도 11b에 도시된 구조물을 갖는다. 도 11b는 도 11a의 선(B5)의 횡단면도이다. 도 11b에 도시된 바와 같이, 게이트 구조물, 특히 게이트 유전체 층(160)이 ILD(70)과 접촉한다. 일부 실시예에서, 양 단부가 분리 플러그(155)를 갖지 않는다.
다른 실시예에서, 게이트 절연 층(105)이 더미 층이 아니고, FET 장치 내에서 최종적으로 이용되는 유전체 물질로 제조된다. 그러한 경우에, 전술한 하이-k 유전체 물질이 이용될 수 있다. 게이트 절연 층(105)이 더미 층이 아닐 때, 게이트 절연 층(105)이 얇은 충진 절연 층(140)과 상이한 물질로 제조된다. 도 9a 및 도 9b에 대한 동작에서, 게이트 절연 층(105)(예를 들어, 하이-k 유전체 물질)이 개구(145) 내에서 제거되지 않는다. 이어서, 얇은 충진 절연 층(140)을 제거하기 위한 부가적인 동작을 실시하여, 게이트 절연 층(105)의 존재를 제외하고 도 9a와 유사한 구조물을 획득한다. 이러한 경우에, 금속 게이트 전극 층(170)이, 도 12에 도시된 바와 같이, 분리 플러그(150)와 접촉하는데, 이는 게이트 유전체 층(160)(도 10a 참조)의 형성이 필수적이지 않기 때문이다.
전술한 실시예에서, Fin FET이 이용된다. 그러나, 전술한 기술이, 도 13에 도시된 바와 같이, 평면형 유형의 FET로 적용될 수 있다. 도 13에 도시된 바와 같이, FET이 반도체 기판의 채널 영역(22), 그리고 그러한 채널 영역(22) 위에 형성된 게이트 유전체 층(160’) 및 게이트 유전체 층(160’) 위에 형성된 게이트 전극 층(170’)을 포함하는 게이트 구조물을 포함한다. 채널 영역이 격리 절연 층(50)에 의해서 분리되고, 2개의 게이트 구조물이 분리 플러그(155)에 의해서 분리된다.
본원에서 설명된 여러 가지 실시예 또는 예가 기존 기술보다 우수한 몇 가지 장점을 제공한다. 예를 들어, 얇은 절연 충진 층(140)이 최종적으로 제거되기 때문에, 금속 게이트 물질에 의해서 충진되는 게이트 공간의 Y 방향의 폭이 보다 커질 수 있다. 게이트 개구가 확대된 상태에서, 금속 게이트 전극 물질과 같은 금속 게이트 물질이, 공극을 형성하지 않고, 개구 내에서 완전히 충진될 수 있다.
모든 장점이 본원에서 반드시 설명된 것이 아니고, 특별한 장점이 모든 실시예 또는 예에서 요구되는 것이 아니며, 다른 실시예 또는 예가 상이한 장점을 제공할 수 있다는 것을 이해할 수 있을 것이다.
본 개시 내용의 하나의 양태에 따라서, 반도체 장치는 제1 핀 전계-효과 트랜지스터(Fin FET) 및 제2 Fin FET를 포함한다. 제1 Fin FET은, 제1 방향으로 연장하는 제1 핀 구조물 및 제1 게이트 구조물을 포함한다. 제1 게이트 구조물은, 제1 핀 구조물 위에 형성된 제1 게이트 유전체 층 및 제1 게이트 유전체 층 위에 형성된 제1 게이트 전극 층을 포함하고, 제1 방향에 수직인 제2 방향으로 연장한다. 제2 Fin FET은, 제1 방향으로 연장하는 제2 핀 구조물 및 제2 게이트 구조물을 포함한다. 제2 게이트 구조물은, 제2 핀 구조물 위에 형성된 제2 게이트 유전체 층 및 제2 게이트 유전체 층 위에 형성된 제2 게이트 전극 층을 포함하고, 제2 방향으로 연장한다. 제1 게이트 구조물 및 제2 게이트 구조물은 제2 방향을 따라서 정렬된다. 제1 게이트 구조물 및 제2 게이트 구조물은 절연 물질로 제조된 분리 플러그에 의해서 분리된다. 평면도에서 볼 때, 제1 방향을 따른 분리 플러그의 폭은 제1 방향을 따른 제1 게이트 구조물의 폭보다 작다.
본 개시 내용의 다른의 양태에 따라서, 반도체 장치는 제1 전계-효과 트랜지스터(FET) 및 제2 FET를 포함한다. 제1 FET은 반도체 기판의 제1 채널 영역 및 제1 게이트 구조물을 포함한다. 제1 게이트 구조물은, 제1 채널 영역 위에 형성된 제1 게이트 유전체 층 및 제1 게이트 유전체 층 위에 형성된 제1 게이트 전극 층을 포함하고, 제1 방향으로 연장한다. 제2 FET은 반도체 기판의 제2 채널 영역 및 제2 게이트 구조물을 포함한다. 제2 게이트 구조물은, 제2 채널 영역 위에 형성된 제2 게이트 유전체 층 및 제2 게이트 유전체 층 위에 형성된 제2 게이트 전극 층을 포함하고, 제1 방향으로 연장한다. 제1 게이트 구조물 및 제2 게이트 구조물은 제1 방향을 따라서 정렬된다. 제1 게이트 구조물 및 제2 게이트 구조물이 절연 물질로 제조된 분리 플러그에 의해서 분리된다. 평면도에서 볼 때, 제1 방향에 수직인 제2 방향을 따른 분리 플러그의 폭은 제2 방향을 따른 제1 게이트 구조물의 폭보다 작다.
본 개시 내용의 다른 양태에 따라서, 반도체 장치를 제조하기 위한 방법이 기판 위에 형성된 채널 영역 위에 더미 게이트 구조물을 형성하는 단계를 포함한다. 더미 게이트 구조물이 더미 게이트 전극 층, 더미 게이트 유전체 층, 및 더미 게이트 전극 층의 양 측면들 상에 배치된 측벽 스페이서 층을 포함한다. 그러한 방법은 더미 게이트 구조물의 양 측면에서 층간 유전체 층을 형성하는 단계를 포함한다. 그러한 방법은, 분리 개구에 의해서, 더미 게이트 구조물이 적어도 제1 더미 게이트 구조물 및 제2 더미 게이트 구조물로 분할되도록, 더미 게이트 구조물을 패터닝하는 단계를 더 포함한다. 방법은 제1 절연 물질 및 그러한 제1 절연 물질과 상이한 제2 절연 물질로 분리 개구를 충진하는 것에 의해서 분리 플러그를 형성하는 단계를 포함한다. 방법은, 제1 전극 공간 및 제2 전극 공간이 형성되고 분리 플러그가 제1 전극 공간과 제2 전극 공간 사이에서 노출되도록, 더미 게이트 전극 층 및 더미 게이트 유전체 층을 제1 더미 게이트 구조물 및 제2 더미 게이트 구조물로부터 제거하는 단계를 포함한다. 방법은, 제1 전극 공간 및 제2 전극 공간 내에 제1 게이트 구조물 및 제2 게이트 구조물을 각각 형성하는 단계를 포함한다. 더미 게이트 유전체 층을 제거하는 동안에, 제1 전극 공간 및 제2 전극 공간으로 노출된 제1 절연 물질의 부분이 제거된다.
당업자가 본 개시 내용의 양태를 보다 잘 이해할 수 있도록, 전술한 내용이 몇몇 실시예의 특징을 개략적으로 설명하였다. 당업자들이 본원에서 소개된 실시예와 동일한 목적을 달성하고 및/또는 동일한 장점을 성취하기 위해서 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기본으로서 본 개시 내용을 용이하게 이용할 수 있다는 것을, 당업자는 이해하여야 할 것이다. 또한, 당업자는, 그러한 균등한 구성이 본원 개시 내용의 사상 및 범위를 벗어나지 않는다는 것을, 그리고 본원 개시 내용의 사상 및 범위를 벗어나지 않고도 당업자가 여러 가지 변화, 치환, 대안을 안출할 수 있다는 것을 이해하여야 할 것이다.

Claims (10)

  1. 반도체 장치에 있어서,
    제1 방향으로 연장하는 제1 핀 구조물 및 제1 게이트 구조물을 포함하는 제1 핀 전계 효과 트랜지스터(fin field-effect transistor; Fin FET)로서, 상기 제1 게이트 구조물은, 상기 제1 핀 구조물 위에 형성된 제1 게이트 유전체 층 및 상기 제1 게이트 유전체 층 위에 형성된 제1 게이트 전극 층을 포함하고, 상기 제1 방향에 수직인 제2 방향으로 연장하는 것인, 상기 제1 핀 전계 효과 트랜지스터(Fin FET); 및
    상기 제1 방향으로 연장하는 제2 핀 구조물 및 제2 게이트 구조물을 포함하는 제2 Fin FET으로서, 상기 제2 게이트 구조물은, 상기 제2 핀 구조물 위에 형성된 제2 게이트 유전체 층 및 상기 제2 게이트 유전체 층 위에 형성된 제2 게이트 전극 층을 포함하고, 상기 제2 방향으로 연장하는 것인, 상기 제2 Fin FET
    을 포함하고,
    상기 제1 게이트 구조물 및 상기 제2 게이트 구조물은 상기 제2 방향을 따라서 정렬되고,
    상기 제1 게이트 구조물 및 상기 제2 게이트 구조물은 절연 물질로 제조된 분리 플러그에 의해서 분리되며,
    평면도에서 볼 때, 상기 제1 방향으로 상기 분리 플러그의 폭은 상기 제1 방향으로 상기 제1 게이트 구조물의 폭보다 작은 것인, 반도체 장치.
  2. 제1항에 있어서,
    평면도에서 볼 때, 상기 제1 방향으로 상기 분리 플러그의 폭은 상기 제1 방향으로 상기 제1 게이트 전극 층의 폭보다 작은 것인, 반도체 장치.
  3. 제1항에 있어서,
    측면 층은 상기 분리 플러그의 제1 방향으로 측면 상에 배치되고,
    상기 분리 플러그의 코어 부분을 형성하는 물질은 상기 측면 층을 형성하는 물질과 상이한 것인, 반도체 장치.
  4. 제3항에 있어서,
    상기 분리 플러그의 제2 방향으로의 측면은 상기 제1 게이트 유전체 층 및 상기 제2 게이트 유전체 층과 각각 접촉하는 것인, 반도체 장치.
  5. 제3항에 있어서,
    상기 분리 플러그의 하단 부분 아래에 하단 층이 제공되고,
    상기 하단 층을 형성하는 물질은 상기 측면 층을 형성하는 물질과 동일한 것인, 반도체 장치.
  6. 제1항에 있어서,
    평면도에서 볼 때, 상기 제1 게이트 구조물, 상기 제2 게이트 구조물, 및 상기 분리 플러그는, 상기 제1 방향을 따라서, 측벽 스페이서 층들과 부가적인 절연 층 사이에 배치되는 것인, 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 게이트 구조물 및 제2 게이트 구조물은 격리 절연 층의 상부 표면 상에 배치되고,
    상기 분리 플러그의 하단은 상기 격리 절연 층의 상부 표면 아래에 위치되는 것인, 반도체 장치.
  8. 제1항에 있어서,
    상기 제1 게이트 구조물은 제2 방향으로 제1 단부 및 제2 단부를 가지고,
    상기 제1 게이트 구조물의 제1 단부는 상기 분리 플러그와 접촉하며,
    상기 제1 게이트 구조물의 제2 단부는 상기 분리 플러그와는 상이한 층간 유전체 층과 접촉하는 것인, 반도체 장치.
  9. 반도체 장치에 있어서,
    반도체 기판의 제1 채널 영역 및 제1 게이트 구조물을 포함하는 제1 전계 효과 트랜지스터(field-effect transistor; FET)로서, 상기 제1 게이트 구조물은, 상기 제1 채널 영역 위에 형성된 제1 게이트 유전체 층 및 상기 제1 게이트 유전체 층 위에 형성된 제1 게이트 전극 층을 포함하고, 제1 방향으로 연장하는 것인, 상기 제1 전계 효과 트랜지스터(FET); 및
    상기 반도체 기판의 제2 채널 영역 및 제2 게이트 구조물을 포함하는 제2 FET으로서, 상기 제2 게이트 구조물은, 상기 제2 채널 영역 위에 형성된 제2 게이트 유전체 층 및 상기 제2 게이트 유전체 층 위에 형성된 제2 게이트 전극 층을 포함하고, 상기 제1 방향으로 연장하는 것인, 상기 제2 FET
    을 포함하고,
    상기 제1 게이트 구조물 및 상기 제2 게이트 구조물은 상기 제1 방향을 따라서 정렬되고,
    상기 제1 게이트 구조물 및 상기 제2 게이트 구조물은 절연 물질로 제조된 분리 플러그에 의해서 분리되며,
    평면도에서 볼 때, 상기 제1 방향에 수직인 제2 방향으로 상기 분리 플러그의 폭은 상기 제2 방향으로 상기 제1 게이트 구조물의 폭보다 작은 것인, 반도체 장치.
  10. 반도체 장치를 제조하기 위한 방법에 있어서,
    기판 위에 형성된 채널 영역 위에 더미 게이트 구조물을 형성하는 단계로서, 상기 더미 게이트 구조물은, 제1 방향으로 연장하는 더미 게이트 전극 층, 더미 게이트 유전체 층, 및 상기 더미 게이트 전극 층의 양 측면들 상에 배치된 측벽 스페이서 층들을 포함하는 것인, 상기 더미 게이트 구조물을 형성하는 단계;
    상기 더미 게이트 구조물의 양 측면들에서 층간 유전체 층들을 형성하는 단계;
    분리 개구에 의해서, 상기 더미 게이트 구조물이 적어도 제1 더미 게이트 구조물 및 제2 더미 게이트 구조물로 분할되도록, 상기 더미 게이트 구조물을 패터닝하는 단계;
    제1 절연 물질 및 상기 제1 절연 물질과는 상이한 제2 절연 물질로 상기 분리 개구를 충진(fill)하는 것에 의해서 분리 플러그를 형성하는 단계;
    제1 전극 공간 및 제2 전극 공간이 형성되고 상기 분리 플러그가 제1 전극 공간과 제2 전극 공간 사이에서 노출되도록, 상기 더미 게이트 전극 층 및 상기 더미 게이트 유전체 층을 상기 제1 더미 게이트 구조물 및 상기 제2 더미 게이트 구조물로부터 제거하는 단계; 및
    상기 제1 전극 공간 및 상기 제2 전극 공간 내에 제1 게이트 구조물 및 제2 게이트 구조물을 각각 형성하는 단계
    를 포함하고,
    상기 더미 게이트 유전체 층을 제거하는 동안에, 상기 제1 전극 공간 및 상기 제2 전극 공간에 노출된 상기 제1 절연 물질의 부분이 제거되는 것이고,
    평면도에서 볼 때, 상기 제1 방향에 수직인 제2 방향으로 상기 분리 플러그의 폭은 상기 제2 방향으로 상기 제1 게이트 구조물의 폭보다 작은 것인, 반도체 장치를 제조하기 위한 방법.
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Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9601567B1 (en) * 2015-10-30 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple Fin FET structures having an insulating separation plug
EP3394897A4 (en) * 2015-12-26 2019-08-21 Intel Corporation GATE ISOLATION IN NON-PLANAR TRANSISTORS
US9917085B2 (en) * 2016-05-31 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate isolation structure and method forming same
US10283616B2 (en) * 2016-08-30 2019-05-07 United Microelectronics Corp. Fabricating method of semiconductor structure
US9978608B2 (en) * 2016-09-21 2018-05-22 Globalfoundries Inc. Fin patterning for a fin-type field-effect transistor
US9761491B1 (en) * 2016-12-06 2017-09-12 Globalfoundries Inc. Self-aligned deep contact for vertical FET
CN108573927B (zh) * 2017-03-07 2020-07-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10177041B2 (en) * 2017-03-10 2019-01-08 Globalfoundries Inc. Fin-type field effect transistors (FINFETS) with replacement metal gates and methods
US10043712B1 (en) * 2017-05-17 2018-08-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
TWI633660B (zh) * 2017-05-22 2018-08-21 Powerchip Technology Corporation 半導體元件及其製造方法
US10269787B2 (en) * 2017-06-29 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure cutting process
US10396206B2 (en) * 2017-07-07 2019-08-27 Globalfoundries Inc. Gate cut method
US10515952B2 (en) * 2017-08-04 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
US10403714B2 (en) 2017-08-29 2019-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Fill fins for semiconductor devices
US10535654B2 (en) * 2017-08-30 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Cut metal gate with slanted sidewalls
US10811320B2 (en) * 2017-09-29 2020-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Footing removal in cut-metal process
US10490458B2 (en) * 2017-09-29 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of cutting metal gates and structures formed thereof
DE112017008130T5 (de) * 2017-09-29 2020-09-17 Intel Corporation Dotierte sti zum reduzieren von source/drain-diffusion für germanium-nmos-transistoren
CN109698238A (zh) * 2017-10-23 2019-04-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US10453936B2 (en) * 2017-10-30 2019-10-22 Globalfoundries Inc. Methods of forming replacement gate structures on transistor devices
US20190139830A1 (en) * 2017-11-03 2019-05-09 Globalfoundries Inc. Self-aligned gate isolation
US10978351B2 (en) 2017-11-17 2021-04-13 Taiwan Semiconductor Manufacturing Co., Ltd. Etch stop layer between substrate and isolation structure
US11031290B2 (en) * 2017-11-30 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with cutting depth control and method for fabricating the same
KR20230006054A (ko) * 2017-11-30 2023-01-10 인텔 코포레이션 진보된 집적 회로 구조체 제조를 위한 핀 패터닝
US10741450B2 (en) * 2017-11-30 2020-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a metal gate and formation method thereof
US10229854B1 (en) * 2017-12-14 2019-03-12 International Business Machines Corporation FinFET gate cut after dummy gate removal
KR102544153B1 (ko) * 2017-12-18 2023-06-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102472136B1 (ko) * 2018-03-12 2022-11-30 삼성전자주식회사 집적회로 소자
US10236213B1 (en) 2018-03-12 2019-03-19 Globalfoundries Inc. Gate cut structure with liner spacer and related method
KR102553251B1 (ko) * 2018-04-06 2023-07-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102505065B1 (ko) 2018-04-26 2023-03-02 삼성전자주식회사 게이트 분리 영역을 포함하는 반도체 소자
US10629492B2 (en) * 2018-04-27 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure having a dielectric gate and methods thereof
CN110491835B (zh) * 2018-05-14 2021-12-17 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置
US10418285B1 (en) * 2018-05-30 2019-09-17 Globalfoundries Inc. Fin field-effect transistor (FinFET) and method of production thereof
KR102570580B1 (ko) * 2018-06-11 2023-08-24 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
US10720526B2 (en) 2018-06-29 2020-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Stress modulation for dielectric layers
US11114566B2 (en) * 2018-07-12 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US11171236B2 (en) * 2018-07-31 2021-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-fin isolation regions and method forming same
KR102647231B1 (ko) * 2018-08-02 2024-03-13 삼성전자주식회사 반도체 소자 및 이의 제조방법
KR102663192B1 (ko) * 2018-09-06 2024-05-09 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102601000B1 (ko) 2018-09-11 2023-11-13 삼성전자주식회사 반도체 장치 및 제조방법
US10872805B2 (en) * 2018-09-28 2020-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10700062B2 (en) 2018-10-12 2020-06-30 International Business Machines Corporation Vertical transport field-effect transistors with uniform threshold voltage
US11069791B2 (en) 2018-10-31 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices and semiconductor devices
KR102595606B1 (ko) * 2018-11-02 2023-10-31 삼성전자주식회사 반도체 장치
DE102019112519B4 (de) 2018-11-30 2023-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Verfahren zur herstellung eines halbleiter-bauelements
US20200211903A1 (en) * 2019-01-02 2020-07-02 Globalfoundries Inc. Semiconductor structure with shaped trench and methods of forming the same
CN110896672B (zh) 2019-03-29 2021-05-25 长江存储科技有限责任公司 三维存储器件及其制造方法
WO2020199386A1 (en) * 2019-03-29 2020-10-08 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabrication methods thereof
CN110896671B (zh) 2019-03-29 2021-07-30 长江存储科技有限责任公司 三维存储器件及其制造方法
CN110896670B (zh) 2019-03-29 2021-06-08 长江存储科技有限责任公司 三维存储器件及其制造方法
CN110914986B (zh) 2019-03-29 2021-05-14 长江存储科技有限责任公司 三维存储器件及其制造方法
CN110914985B (zh) 2019-03-29 2021-04-27 长江存储科技有限责任公司 三维存储器件及其制造方法
KR20200121154A (ko) * 2019-04-15 2020-10-23 삼성전자주식회사 반도체 장치
CN111900088B (zh) * 2019-05-05 2024-03-26 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN111987043A (zh) * 2019-05-23 2020-11-24 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其形成方法
KR20200138527A (ko) 2019-05-30 2020-12-10 삼성전자주식회사 게이트 구조물 및 분리 구조물을 포함하는 반도체 소자
CN112018034B (zh) * 2019-05-31 2023-12-12 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11043595B2 (en) 2019-06-14 2021-06-22 Taiwan Semiconductor Manufacturing Co., Ltd. Cut metal gate in memory macro edge and middle strap
CN112216741B (zh) * 2019-07-10 2024-05-17 联华电子股份有限公司 高电子迁移率晶体管的绝缘结构以及其制作方法
US11189531B2 (en) * 2019-08-23 2021-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method
US11211116B2 (en) 2019-09-27 2021-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded SRAM write assist circuit
CN112582473A (zh) * 2019-09-29 2021-03-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件的形成方法
US12002715B2 (en) 2019-10-29 2024-06-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
CN112992785B (zh) * 2019-12-16 2023-05-26 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US20210202321A1 (en) * 2019-12-30 2021-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. High Voltage Devices
DE102020114860A1 (de) 2020-01-31 2021-08-05 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor-gates und verfahren zum bilden davon
US11437287B2 (en) * 2020-01-31 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor gates and methods of forming thereof
US11721694B2 (en) * 2020-02-27 2023-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11315893B2 (en) * 2020-03-25 2022-04-26 Nanya Technology Corporation Semiconductor device with composite connection structure and method for fabricating the same
US11532479B2 (en) * 2020-04-01 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Cut metal gate refill with void
US11837649B2 (en) 2020-04-21 2023-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method for selective removal of gate dielectric from dummy fin
US11121138B1 (en) 2020-04-24 2021-09-14 Taiwan Semiconductor Manufacturing Co., Ltd. Low resistance pickup cells for SRAM
US11495464B2 (en) * 2020-07-08 2022-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11374088B2 (en) 2020-08-14 2022-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Leakage reduction in gate-all-around devices
US11482518B2 (en) 2021-03-26 2022-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structures having wells with protruding sections for pickup cells
US20220359225A1 (en) * 2021-05-06 2022-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method for cut metal gate etch dimensional control

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150228647A1 (en) * 2014-02-07 2015-08-13 Taiwan Semiconductor Manufacturing Company Ltd. Indented gate end of non-planar transistor

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100618904B1 (ko) * 2005-06-30 2006-09-01 삼성전자주식회사 ＦｉｎＦＥＴ을 구비하는 반도체 소자 및 그 제조 방법
US8106459B2 (en) 2008-05-06 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs having dielectric punch-through stoppers
US8513078B2 (en) 2011-12-22 2013-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for fabricating fin devices
CN103928334B (zh) * 2013-01-15 2017-06-16 中国科学院微电子研究所 半导体器件及其制造方法
CN104979198B (zh) * 2014-04-02 2018-03-30 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
US9406804B2 (en) * 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9064932B1 (en) 2014-05-02 2015-06-23 Globalfoundries Inc. Methods of forming gate structures by a gate-cut-last process and the resulting structures
US9490129B2 (en) * 2014-05-08 2016-11-08 GlobalFoundries, Inc. Integrated circuits having improved gate structures and methods for fabricating same
US9929242B2 (en) * 2015-01-12 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9331074B1 (en) * 2015-01-30 2016-05-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9537007B2 (en) * 2015-04-07 2017-01-03 Qualcomm Incorporated FinFET with cut gate stressor
US10269802B2 (en) * 2015-05-15 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9704760B2 (en) * 2015-06-24 2017-07-11 International Business Machines Corporation Integrated circuit (IC) with offset gate sidewall contacts and method of manufacture
US10177240B2 (en) * 2015-09-18 2019-01-08 International Business Machines Corporation FinFET device formed by a replacement metal-gate method including a gate cut-last step
US9601567B1 (en) * 2015-10-30 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple Fin FET structures having an insulating separation plug
US20170148682A1 (en) * 2015-11-19 2017-05-25 International Business Machines Corporation Finfet with post-rmg gate cut
US9773879B2 (en) * 2015-11-30 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
KR20230006054A (ko) * 2017-11-30 2023-01-10 인텔 코포레이션 진보된 집적 회로 구조체 제조를 위한 핀 패터닝

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150228647A1 (en) * 2014-02-07 2015-08-13 Taiwan Semiconductor Manufacturing Company Ltd. Indented gate end of non-planar transistor

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