DE102016115984A1 - Halbleiter-Bauelement und Verfahren zu dessen Herstellung - Google Patents

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Abstract

Ein Halbleiter-Bauelement weist einen ersten und einen zweiten Feldeffekttransistor (FET) auf, die einen ersten bzw. einen zweiten Kanalbereich aufweisen. Der erste und der zweite FET weisen eine erste bzw. eine zweite Gate-Struktur auf. Die erste und die zweite Gate-Struktur weisen eine erste bzw. eine zweite dielektrische Gate-Schicht, die über dem ersten bzw. dem zweiten Kanalbereich hergestellt ist, und eine erste bzw. eine zweite Gate-Elektrodenschicht auf, die über der ersten bzw. der zweiten dielektrischen Gate-Schicht hergestellt ist. Die erste und die zweite Gate-Struktur sind entlang einer ersten Richtung ausgerichtet. Die erste und die zweite Gate-Struktur sind durch einen Trennstift getrennt, der aus einem Isoliermaterial besteht. Bei Betrachtung in der Draufsicht ist eine Breite des Trennstifts in einer zweiten Richtung, die senkrecht zu der ersten Richtung ist, kleiner als eine Breite der ersten Gate-Struktur in der zweiten Richtung.

Description

  • Gebiet der Erfindung
  • Die Erfindung betrifft einen integrierten Halbleiterschaltkreis und insbesondere ein Halbleiter-Bauelement mit einer Finnenstruktur und ein Verfahren zu dessen Herstellung.
  • Hintergrund der Erfindung
  • Da die Halbleiterindustrie in dem Streben nach höherer Bauelementdichte, höherer Leistung und niedrigeren Kosten bis in den Bereich der Nanometer-Technologie-Prozessknoten vorgedrungen ist, haben Herausforderungen durch Herstellungs- und Designprobleme zur Entwicklung von dreidimensionalen Designs, wie etwa einem Finnen-Feldeffekttransistor (FinFET), geführt. FinFET-Bauelemente haben normalerweise Halbleiterfinnen oder -grate mit einem hohen Seitenverhältnis, in denen Kanal- und Source-/Drain-Bereiche von Halbleitertransistor-Bauelementen hergestellt sind. Ein Gate wird über und entlang den Seitenflächen der Finnenstrukturen hergestellt (z. B. darum herum gewickelt (wrapping)), wobei der Vorzug der vergrößerten Fläche der Kanal- und Source-/Drain-Bereiche genutzt wird, um schnellere, zuverlässigere und besser steuerbare Halbleitertransistor-Bauelemente herzustellen. Oft wird eine Metall-Gate-Struktur, die mit einer Gate-Ersetzungstechnologie hergestellt wird, zusammen mit einem High-k-Gate-Dielektrikum, das eine hohe Dielektrizitätskonstante hat, in einem FinFET-Bauelement verwendet.
  • Kurze Beschreibung der Zeichnungen
  • Die vorliegende Erfindung lässt sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind und nur der Erläuterung dienen. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
  • Die 1 bis 10D zeigen beispielhafte sequentielle Prozesse zur Herstellung eines FET-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Die 11A und 11B zeigen eine beispielhafte Struktur eines FET-Bauelements gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 12 zeigt eine beispielhafte Struktur eines FET-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 13 zeigt eine beispielhafte Struktur eines FET-Bauelements gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • Detaillierte Beschreibung
  • Es ist klar, dass die nachstehende Beschreibung viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereitstellt. Nachstehend werden spezielle Ausführungsformen oder Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel sind die Abmessungen von Elementen nicht auf den angegebenen Bereich von Werten beschränkt, sondern können von Prozessbedingungen und/oder gewünschten Eigenschaften des Bauelements abhängig sein. Außerdem kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Verschiedene Elemente können der Einfachheit und Übersichtlichkeit halber beliebig in verschiedenen Maßstäben gezeichnet sein.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich” „unter”, untere(r)”/unteres” darüber befindlich” obere(r)”/oberes” und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden. Darüber hinaus kann der Begriff „hergestellt aus” entweder „weist auf” oder „besteht aus”bedeuten.
  • Die 1 bis 10D zeigen Schnittansichten und/oder Draufsichten von beispielhaften sequentiellen Prozessen zur Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. Es dürfte klar sein, dass weitere Operationen vor, während und nach den Prozessen, die in den 1 bis 10D gezeigt sind, vorgesehen werden können, und einige der nachstehend beschriebenen Operationen bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Operationen/Prozesse ist austauschbar.
  • 1 zeigt eine beispielhafte Schnittansicht, in der Firmenstrukturen 20 über einem Substrat 10 hergestellt werden. Um eine Firmenstruktur herzustellen, wird eine Maskenschicht über dem Substrat (z. B. einem Halbleiterwafer) zum Beispiel durch eine thermische Oxidation und/oder eine chemische Aufdampfung (CVD) hergestellt. Das Substrat ist zum Beispiel ein gleitendes Siliciumsubstrat mit einer Dotierungsstoffkonzentration in dem Bereich von etwa 1 × 1015 cm–3 bis etwa 5 × 1015 cm–3 . Bei weiteren Ausführungsformen ist das Substrat ein n-leitendes Siliciumsubstrat mit einer Dotierungsstoffkonzentration in dem Bereich von etwa 1 × 1015 cm–3 bis etwa 5 × 1015 cm–3.
  • Alternativ kann das Halbleitersubstrat 10 Folgendes umfassen: einen anderen elementaren Halbleiter, wie etwa Germanium; und Verbindungshalbleiter, die IV-IV-Verbindungshalbleiter, wie etwa SiC und SiGe, und III–V-Verbindungshalbleiter umfassen, wie etwa GaAs, GaP, GaN, InY, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Bei einer Ausführungsform ist das Substrat 10 eine Siliciumschicht eines SOI-Substrats (SOI: Silicium auf Isolator). Wenn ein SOI-Substrat verwendet wird, kann die Finnenstruktur aus der Siliciumschicht des SOI-Substrats oder aus der Isolierschicht des SOI-Substrats herausragen. In dem letztgenannten Fall dient die Siliciumschicht des SOI-Substrats zur Herstellung der Firmenstruktur. Amorphe Substrate, wie etwa amorphes Si oder amorphes SiC, oder ein Isoliermaterial, wie etwa Siliciumoxid, können ebenfalls als das Substrat 10 verwendet werden. Das Substrat 10 kann verschiedene Bereiche haben, die entsprechend mit Dotierungsstoffen (die z. B. p- oder n-leitend sind) dotiert worden sind.
  • Die Maskenschicht weist bei einigen Ausführungsformen zum Beispiel eine Pad-Oxidschicht (z. B. eine Siliciumoxidschicht) und eine Siliciumnitrid-Maskenschicht auf. Die Pad-Oxidschicht kann durch thermische Oxidation oder CVD hergestellt werden. Die Siliciumnitrid-Maskenschicht kann durch physikalische Aufdampfung (PVD), wie etwa Sputtern, CVD, Plasma-unterstützte chemische Aufdampfung (PECVD), chemische Gasphasenabscheidung bei Atmosphärendruck (APCVD), chemische Aufdampfung bei Tiefdruck (LPCVD), chemische Aufdampfung mit einem Plasma hoher Dichte (HDPCVD), Atomlagenabscheidung (ALD) und/oder andere Verfahren hergestellt werden.
  • Bei einigen Ausführungsformen liegt die Dicke der Pad-Oxidschicht in dem Bereich von etwa 2 nm bis etwa 15 nm, und die Dicke der Siliciumnitrid-Maskenschicht liegt in dem Bereich von etwa 2 nm bis etwa 50 nm. Weiterhin wird eine Maskenstruktur über der Maskenschicht hergestellt. Die Maskenstruktur ist zum Beispiel eine Fotoresist-Struktur, die durch Fotolithografie hergestellt wird.
  • Unter Verwendung der Maskenstruktur als eine Ätzmaske werden eine Hartmaskenstruktur 100 einer Pad-Oxidschicht 106 und einer Siliciumnitrid-Maskenschicht 107 hergestellt.
  • Unter Verwendung der Hartmaskenschicht als eine Ätzmaske wird das Substrat durch Grabenätzen mittels Trockenätzung und/oder Nassätzung zu Finnenstrukturen 20 strukturiert.
  • Die Firmenstrukturen 20, die über dem Substrat 10 angeordnet sind, bestehen bei einer Ausführungsform aus dem gleichen Material wie das Substrat 10 und verlaufen durchgehend von dem Substrat 10 aus. Die Firmenstrukturen 20 können eigenleitend sein oder entsprechend mit einem n-leitenden Dotierungsstoff oder einem p-leitenden Dotierungsstoff dotiert sein.
  • In 1 sind vier Finnenstrukturen 20 angeordnet. Diese Firmenstrukturen werden für einen p-leitenden FinFET und/oder einen n-leitenden FinFET verwendet. Die Anzahl der Finnenstrukturen ist nicht auf vier beschränkt. Die Anzahl kann nur eins oder aber größer als vier sein. Darüber hinaus können eine oder mehrere Dummy-Firmenstrukturen angrenzend an beide Seiten der Firmenstrukturen 20 angeordnet werden, um bei Strukturierungsprozessen die Formtreue der Struktur zu verbessern. Die Breite W1 der Finnenstrukturen 20 liegt bei einigen Ausführungsformen in dem Bereich von etwa 5 nm bis etwa 40 nm und liegt bei bestimmten Ausführungsformen in dem Bereich von etwa 7 nm bis etwa 20 nm. Die Höhe H1 der Finnenstrukturen 20 liegt bei einigen Ausführungsformen in dem Bereich von etwa 100 nm bis etwa 300 nm und liegt bei anderen Ausführungsformen in dem Bereich von etwa 50 nm bis 100 nm. Wenn die Höhen der Finnenstrukturen nicht einheitlich sind, können die Höhen von dem Substrat von der Ebene gemessen werden, die den mittleren Höhen der Firmenstrukturen entsprechen.
  • Wie in 2 gezeigt ist, wird eine Isoliermaterialschicht 50 zum Herstellen einer Trennungsisolierschicht über dem Substrat 10 hergestellt, um die Finnenstrukturen 20 vollständig zu bedecken.
  • Das Isoliermaterial für die Trennungsisolierschicht 50 besteht zum Beispiel aus Siliciumdioxid, das durch LPCVD (chemische Aufdampfung bei Tiefdruck), Plasma-CVD oder fließfähige CVD hergestellt wird. Bei der fließfähigen CVD werden fließfähige dielektrische Materialien statt Siliciumoxid abgeschieden. Wie ihr Name vermuten lässt, können „fließfähige” dielektrische Materialien während der Abscheidung „fließen”, um Spalte oder Zwischenräume mit einem hohen Seitenverhältnis zu füllen. Normalerweise werden siliciumhaltige Vorläufer mit verschiedenen Chemikalien versetzt, damit die abgeschiedene Schicht fließen kann. Bei einigen Ausführungsformen werden Stickstoffhydridverbindungen zugegeben. Beispiele für fließfähige dielektrische Vorläufer, insbesondere fließfähige Siliciumoxid-Vorläufer, sind Silicate, Siloxane, Methyl-Silsesquioxan (MSQ), Wasserstoff-Silsesquioxan (HSQ), MSQ/HSQ, Perhydrosilazan (TCPS), Perhydropolysilazan (PSZ), Tetraethylorthosilicat (TEOS) oder Silyl-Amine, wie etwa Trisilylamin (TSA). Diese fließfähigen Siliciumoxid-Materialien werden in einem Mehrschrittprozess hergestellt. Nachdem die fließfähige Schicht abgeschieden worden ist, wird sie gehärtet und dann ausgeheilt, um unerwünschte Elemente zu entfernen, um Siliciumoxid herzustellen. Wenn die unerwünschten Elemente entfernt werden, verdichtet sich die fließfähige Schicht und schrumpft. Bei einigen Ausführungsformen werden mehrere Ausheilungsprozesse durchgeführt. Die fließfähige Schicht wird mehr als einmal gehärtet und ausgeheilt. Die Trennungsisolierschicht 50 kann SOG, SiO, SiON, SiOCN oder Fluorsilicatglas (FSG) sein. Die Trennungsisolierschicht 50 kann mit Bor und/oder Phosphor dotiert werden.
  • Nach der Herstellung der Trennungsisolierschicht 50 wird eine Planarisierung durchgeführt, um den oberen Teil der Trennungsisolierschicht 50 und die Maskenschicht 100 zu entfernen, die die Pad-Oxidschicht 106 und die Siliciumnitrid-Maskenschicht 107 umfasst. Dann wird die Trennungsisolierschicht 50 weiter entfernt, sodass ein oberer Teil der Finnenstrukturen 20, der ein Kanalbereich werden soll, freigelegt wird, wie in 3 gezeigt ist.
  • Nach der Herstellung der Trennungsisolierschicht 50 wird optional ein thermischer Prozess, zum Beispiel ein Glühprozess, durchgeführt, um die Qualität der Trennungsisolierschicht 50 zu verbessern. Bei bestimmten Ausführungsformen wird der thermische Prozess durch schnelle thermische Ausheilung (rapid thermal annealing; RTA) etwa 1,5 Sekunden bis etwa 10 Sekunden lang bei einer Temperatur in dem Bereich von etwa 900°C bis etwa 1050°C in einer Inertgas-Umgebung, zum Beispiel einer N2-, Ar- oder He-Umgebung, durchgeführt.
  • Nachdem die oberen Teile der Finnenstrukturen 20 von der Trennungsisolierschicht 50 freigelegt worden sind, werden eine Gate-Isolierschicht 105 und eine Polysiliciumschicht über der Trennungsisolierschicht 50 und den freigelegten Finnenstrukturen 20 hergestellt, und anschließend werden Strukturierungsprozesse durchgeführt, um eine Gate-Schicht 110 aus Polysilicium zu erhalten, wie in den 4A bis 4D gezeigt ist. Die Gate-Isolierschicht 105 kann Siliciumoxid sein, das durch CVD, PVD, ALD, Elektronenstrahlverdampfung oder ein anderes geeignetes Verfahren abgeschieden wird. Die Dicke der Polysiliciumschicht liegt bei einigen Ausführungsformen in dem Bereich von etwa 5 nm bis etwa 100 nm. Bei der Gate-Ersetzungstechnologie, die bei den 9A bis 10D beschrieben wird, sind die Gate-Isolierschicht 105 und die Gate-Schicht 110 beide Dummy-Schichten, die am Ende entfernt werden.
  • Nach der Strukturierung der Polysiliciumschicht werden außerdem Seitenwand-Isolierschichten (Seitenwand-Abstandshalter) 80 auf beiden Seitenflächen der Gate-Schicht 110 hergestellt. Die Seitenwand-Isolierschichten 80 bestehen aus einer oder mehreren Schichten aus Materialien auf Siliciumoxid- oder Siliciumnitrid-Basis, wie etwa SiN, SiCN, SiON oder SiOCN. Bei einer Ausführungsform wird Siliciumnitrid verwendet.
  • Nach der Herstellung der Seitenwand-Isolierschichten 80 wird eine Isolierschicht 90, die als eine Kontakt-Ätzstoppschicht (contact etch stop layer; CESL) dienen soll, über der Polysiliciumschicht 110 und den Seitenwand-Isolierschichten 80 hergestellt. Die CESL-Schicht 90 besteht aus einer oder mehreren Schichten aus Materialien auf Siliciumoxid- oder Siliciumnitrid-Basis, wie etwa SiN, SiCN, SiON oder SiOCN. Bei einer Ausführungsform wird Siliciumnitrid verwendet.
  • Außerdem wird eine ILD-Schicht 70 (ILD: Zwischenschicht-Dielektrikum) in den Zwischenräumen zwischen den Gate-Schichten 110 mit den Seitenwand-Isolierschichten 80 und der CESL 90 und über der Gate-Schicht 110 hergestellt. Das ILD 70 kann Siliciumoxid, Siliciumnitrid, Siliciumoxidnitrid (SiON), SiOCN, Fluorsilicatglas (FSG) oder ein dielektrisches Low-k-Material sein und kann durch CVD oder ein anderes geeignetes Verfahren hergestellt werden. Das Isoliermaterial für die Trennungsisolierschicht 50 kann das Gleiche wie das für das ILD 70 oder von diesem verschieden sein.
  • Um die in den 4A bis 4D gezeigte Struktur zu erhalten, werden Planarisierungsprozesse durchgeführt, wie etwa ein Rückätzprozess und/oder ein CMP-Prozess (CMP: chemisch-mechanisches Polieren). 4A ist eine Draufsicht und 4B ist eine perspektivische Darstellung des FinFET-Bauelements nach der Herstellung der Gate-Schicht 110 und der ILD-Schicht 70. Die 1 bis 3 und 4C entsprechen Schnittansichten entlang der Linie X1-X1 von 4A, 4D entspricht einer Schnittansicht entlang der Linie Y1-Y1 von 4A, und 4B entspricht einem umschlossenen Teil B1 von 4A.
  • Wie in den 4A und 4B gezeigt ist, werden die Gate-Schichten 110 in einer Linienrasteranordnung hergestellt, die in nur einer Richtung (X-Richtung) mit einem konstanten Abstand verläuft. Die Gate-Schichten 110 können auch eine andere Linienrasteranordnung, die in einer anderen Richtung (Y-Richtung) senkrecht zu der einen Richtung verläuft, und eine weitere Linienrasteranordnung mit anderen Abmessungen haben.
  • Die Gate-Schichten 110 bedecken die Kanalbereiche der FinFETs, die mit den Finnenstrukturen 20 hergestellt sind. Mit anderen Worten, die Gate-Schichten 110 werden über den Kanalbereichen hergestellt. Die Finnenstrukturen, die nicht von den Gate-Schichten bedeckt sind, werden durch entsprechende Source-/Drain-Herstellungsprozesse zu Source-/Drain-Bereichen.
  • Dann wird, wie in den 5A bis 5C gezeigt ist, eine Maskenstruktur 120 über der Struktur hergestellt, die in den 4A bis 4D gezeigt ist. 5A ist eine Schnittansicht entlang der Linie X1-X1 von 4A, 5B ist eine Schnittansicht entlang der Linie Y1-Y1 von 4A, und 5C ist eine Draufsicht. Die Maskenstruktur 120 wird zum Beispiel aus einem Material hergestellt, das eine hohe Ätzselektivität für Polysilicium hat. Bei einer Ausführungsform besteht die Maskenstruktur 120 aus Siliciumnitrid. Die Maskenstruktur 120 hat eine Öffnung 125. Die Breite der Öffnung 125 entlang der X-Richtung liegt bei einigen Ausführungsformen in dem Bereich von etwa 5 nm bis etwa 100 nm und liegt bei anderen Ausführungsformen in dem Bereich von etwa 10 nm bis 30 nm. Die Breite W2 der Öffnung 125 entlang der Y-Richtung wird so eingestellt, dass eine gewünschte Anzahl von Gate-Strukturen freigelegt wird. In 5C ist die Breite der Öffnung 125 entlang der Y-Richtung so bemessen, dass zwei Gate-Strukturen in der Öffnung 125 freigelegt werden, und die Ränder der Öffnung in der Y-Richtung befinden sich zwischen den benachbarten Gate-Strukturen über dem ILD 70.
  • Wie in den 6A und 6B gezeigt ist, werden unter Verwendung der Maskenstruktur 120 als eine Ätzmaske ein Teil der Gate-Schicht 110 und die Gate-Isolierschicht 105 entfernt, um eine Trennöffnung 130 zu erhalten, die die Gate-Schichten 110 trennt. Die Ätzung der Gate-Schicht wird bei einigen Ausführungsformen durch Plasma-Ätzung unter Verwendung von Gasen, die CH4, CF4, CH2F2, CHF3, O2, HBr, Cl2, NF3, N2 und/oder He umfassen, bei einem Druck von 3 bis 20 mTorr durchgeführt.
  • Die Ätzung der Gate-Schicht 110 geht mit der Ätzung der Oxidschichten (mit anderen Ätzbedingungen als bei der Polysilicium-Ätzung) einher, die die Gate-Isolierschicht 105 umfassen. Während der Ätzung der Oxidschichten werden auch ein oberer Teil 71 des ILD 70 und ein Oberflächenteil 51 der Trennungsisolierschicht 50 geätzt, wie in den 6A und 6B gezeigt ist. Die Tiefe D1, die die Ätztiefe des Oberflächenteils 51 der Trennungsisolierschicht 50 ist, liegt in dem Bereich von etwa 1 nm bis etwa 10 nm.
  • Es ist zu beachten, dass die Schnittansicht der Öffnung 130 in 6A eine rechteckige Form hat, während die Öffnung 130 bei einigen Ausführungsformen eine konische Form hat, die oben einen größeren Querschnitt als unten hat. Darüber hinaus verbleiben, wie in 6B gezeigt ist, die Seitenwand-Isolierschichten 80 und die CESL 90 in der Öffnung 130.
  • Dann werden, wie in den 7A und 7B gezeigt ist, eine dünne Isolierfüllschicht 140 und eine dicke Isolierfüllschicht 150 über der resultierenden Struktur der 6A und 6B hergestellt.
  • Die dünne Isolierfüllschicht 140 besteht zum Beispiel aus dem gleichen Material wie die Gate-Isolierschicht 105. Bei dieser Ausführungsform wird Siliciumoxid verwendet. Die dünne Isolierfüllschicht 140 wird durch CVD oder ALD hergestellt. Die Dicke der dünnen Isolierfüllschicht 140 liegt bei einigen Ausführungsformen in dem Bereich von etwa 3 nm bis etwa 25 nm und bei anderen Ausführungsformen in dem Bereich von etwa 5 nm bis etwa 15 nm. Wie in den 7A und 7B gezeigt ist, wird die dünne Isolierfüllschicht 140 konform in der Öffnung 130 und über der Maskenstruktur 120 hergestellt.
  • Die dicke Isolierfüllschicht 150 besteht aus Materialien auf Siliciumoxid- oder Siliciumnitrid-Basis, wie etwa SiN, SiCN, SiON oder SiOCN. Bei einer Ausführungsform wird Siliciumnitrid verwendet. Die dicke Isolierfüllschicht 150 wird konform über der dünnen Isolierfüllschicht 140 in der Öffnung 130 und über der Maskenstruktur 120 abgeschieden.
  • Nachdem die Öffnung 130 mit der dünnen Isolierfüllschicht 140 und der dicken Isolierfüllschicht 150 gefüllt worden ist, wird eine Planarisierung, wie etwa eine CMP, durchgeführt, um die Oberseite der Gate-Schichten 110 freizulegen, wie in den 8A und 8B gezeigt ist. Mit anderen Worten, die Gate-Schichten 110 fungieren als Stoppschichten für den CMP-Prozess. Durch diese Planarisierung wird ein Trennstift oder Trennstöpsel (separation plug) 155 hergestellt.
  • Nach der Planarisierung zum Freilegen der Gate-Schichten 110 werden die Gate-Schichten 110 und die Gate-Isolierschicht 105 (d. h., die Dummy-Schichten) durch Trockenätzung und/oder Nassätzung entfernt, wodurch Gate-Öffnungen 145 entstehen, wie in den 9A und 9B gezeigt ist. Da die dünne Isolierfüllschicht 140 aus dem gleichen Material wie die Gate-Isolierschicht 105 besteht (z. B. Siliciumoxid), wird während des Entfernens der Gate-Isolierschicht 105 ein Teil der dünnen Isolierfüllschicht 140, der dem Ätzprozess ausgesetzt ist, ebenfalls entfernt. Wie in 9A gezeigt ist, wird die dünne Isolierfüllschicht 140 entfernt, die zwischen der Gate-Schicht 110 und der dicken Isolierfüllschicht 150 angeordnet worden ist.
  • Anschließend werden, wie in den 10A bis 10D gezeigt ist, Metall-Gate-Strukturen hergestellt, die eine dielektrische Gate-Schicht 160 und eine Metall-Gate-Elektrodenschicht 170 umfassen.
  • Bei einigen Ausführungsformen weist die dielektrische Gate-Schicht 160 eine oder mehrere Schichten aus einem dielektrischen Material auf, wie etwa Siliciumoxid, Siliciumnitrid oder einem dielektrischen High-k-Material, einem anderen geeigneten dielektrischen Material und/oder Kombinationen davon. Beispiele für dielektrische High-k-Materialien sind HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirconiumoxid, Aluminiumoxid, Titanoxid, Hafniumdioxid-Aluminiumoxid(HfO2-Al2O3)-Legierung, andere geeignete dielektrische High-k-Materialien und/oder Kombinationen davon.
  • Die Metall-Gate-Elektrodenschicht 170 weist ein geeignetes Material auf, wie etwa Aluminium, Kupfer, Titan, Tantal, Wolfram, Cobalt, Molybdän, Tantalnitrid, Nickelsilicid, Cobaltsilicid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, andere geeignete Materialien und/oder Kombinationen davon.
  • Bei einigen Ausführungsformen werden außerdem eine oder mehrere Austrittsarbeits-Einstellungsschichten (nicht dargestellt) zwischen der dielektrischen Gate-Schicht 160 und der Metall-Gate-Elektrodenschicht 170 angeordnet. Die Austrittsarbeits-Einstellungsschichten bestehen aus einem leitenden Material, wie etwa einer Einfachschicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC, oder einer Mehrfachschicht aus zwei oder mehr dieser Stoffe. Bei einem n-Kanal-FinFET werden eine oder mehrere der Verbindungen TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als die Austrittsarbeits-Einstellungsschicht verwendet, und bei einem p-Kanal-FinFET werden eine oder mehrere der Verbindungen TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co als die Austrittsarbeits-Einstellungsschicht verwendet. Die Austrittsarbeits-Einstellungsschicht kann durch ALD, PVD, CVD, Elektronenstrahlverdampfung oder ein anderes geeignetes Verfahren hergestellt werden. Darüber hinaus kann die Austrittsarbeits-Einstellungsschicht getrennt für den n-Kanal-FinFET und den p-Kanal-FinFET hergestellt werden, wofür verschiedene Metallschichten verwendet werden können.
  • Bei der Herstellung der Metall-Gate-Strukturen werden die dielektrische Gate-Schicht, die Austrittsarbeits-Einstellungsschicht und die Gate-Elektrodenschicht mit einem geeigneten Schichtabscheidungsverfahren hergestellt, zum Beispiel CVD oder ALD für die dielektrische Gate-Schicht und CVD, PVD, ALD oder Elektroplattierung für die Metallschichten, und anschließend wird eine Planarisierung, wie etwa eine CMP, durchgeführt.
  • Die 10C und 10D zeigen Draufsichten nach der Herstellung der Metall-Gate-Strukturen. 10D ist eine vergrößerte Darstellung des umschlossenen Teils B2 von 10C. Wie in den 10C und 10D gezeigt ist, sind die Metall-Gate-Strukturen (160, 170) durch den Trennstift 155 getrennt. Wie in 10D gezeigt ist, ist auf Grund der dünnen Isolierfüllschicht 140 die Breite W3 entlang der Y-Richtung (senkrecht zu der X-Richtung, die die Verlaufsrichtung der Metall-Gate-Strukturen ist) des Trennstifts kleiner als die Breite W4 entlang der Y-Richtung der Gate-Struktur, die die dielektrische Gate-Schicht 160 und die Gate-Elektrodenschicht 170 umfasst. Bei einigen Ausführungsformen ist die Breite W3 entlang der Y-Richtung des Trennstifts kleiner als die Breite W5 entlang der Y-Richtung der dielektrischen Gate-Schicht 160.
  • Es ist klar, dass die in den 10A bis 10D gezeigte Struktur weiteren CMOS-Prozessen unterzogen wird, um verschiedene Strukturelemente, wie etwa Verbindungsdurchkontaktierungen, Verbindungsmetallschichten, Passivierungsschichten usw. herzustellen.
  • Bei der vorhergehenden Ausführungsform wird die Gate-Schicht 110 in zwei Gate-Schichten getrennt. Bei anderen Ausführungsformen wird die Gate-Schicht 110 durch die Strukturierungsprozesse der 6A bis 8B jedoch in mehr als zwei Gate-Schichten getrennt. In diesem Fall werden, wie in 11A gezeigt ist, mehrere Gate-Strukturen, die jeweils die Gate-Elektrodenschicht 170 umfassen, durch die Trennstifte 155 ausgerichtet und getrennt.
  • Darüber hinaus hat die Gate-Schicht 110 vor dem Trennungsschritt zwei Enden in ihrer Längsrichtung. Bei einigen Ausführungsformen wird der Trennstift 155 in mindestens einem dieser Enden hergestellt, wie in dem Bereich B3 von 11A gezeigt ist. In diesem Fall wird die Gate-Struktur, die die Gate-Elektrodenschicht 170 umfasst, zwischen zwei Trennstifte 155 geschichtet. Bei einigen Ausführungsformen haben beide Enden die Trennstifte 155.
  • Bei weiteren Ausführungsformen wird der Trennstift 155 nicht in mindestens einem der Enden hergestellt, wie in dem Bereich B4 von 11A gezeigt ist. In diesem Fall hat ein Ende der Gate-Struktur, die die Gate-Elektrodenschicht 170 umfasst, einen Trennstift 155, und das andere Ende der Gate-Struktur hat die in 11B gezeigte Struktur. 11B ist eine Schnittansicht entlang der Linie B5 von 11A. Wie in 11B gezeigt ist, ist die Gate-Struktur, insbesondere die dielektrische Gate-Schicht 160, in Kontakt mit dem ILD 70. Bei einigen Ausführungsformen haben beide Enden keinen Trennstift 155.
  • Bei einer weiteren Ausführungsform ist die Gate-Isolierschicht 105 keine Dummy-Schicht, und sie besteht aus einem dielektrischen Material, das schließlich in dem FET-Bauelement verwendet wird. In diesem Fall kann ein dielektrisches High-k-Material, wie es vorstehend beschrieben worden ist, verwendet werden. Wenn die Gate-Isolierschicht 105 keine Dummy-Schicht ist, besteht die Gate-Isolierschicht 105 aus einem anderen Material als die dünne Isolierfüllschicht 140. In dem Prozess, der unter Bezugnahme auf die 9A und 9B beschrieben ist, wird die Gate-Isolierschicht 105 (z. B. ein dielektrisches High-k-Material) in den Öffnungen 145 nicht entfernt. Dann wird ein weiterer Prozess zum Entfernen der dünnen Isolierfüllschicht 140 durchgeführt, um eine Struktur zu erhalten, die, mit Ausnahme des Vorhandenseins der Gate-Isolierschicht 105, der Struktur von 9A ähnlich ist. In diesem Fall ist, wie in 12 gezeigt ist, die Metall-Gate-Elektrodenschicht 170 in Kontakt mit dem Trennstift 155, da keine dielektrische Gate-Schicht 160 (siehe 10A) hergestellt werden muss.
  • Bei den vorstehenden Ausführungsformen wird ein FinFET verwendet. Die vorhergehenden Technologien können jedoch für einen planaren FET verwendet werden, wie in 13 gezeigt ist. Wie in 13 gezeigt ist, weist der FET einen Kanalbereich 22 eines Halbleitersubstrats und eine Gate-Struktur auf, die eine dielektrische Gate-Schicht 160', die über dem Kanalbereich 22 hergestellt ist, und eine Gate-Elektrodenschicht 170' umfasst, die über der dielektrischen Gate-Schicht 160' hergestellt ist. Die Kanalbereiche sind durch Trennungsisolierschichten 50 getrennt, und zwei Gate-Strukturen sind durch einen Trennstift 155 getrennt.
  • Die verschiedenen Ausführungsformen oder Beispiele, die hier beschrieben worden sind, bieten einige Vorzüge gegenüber dem Stand der Technik. Zum Beispiel kann die Breite des Zwischenraums in der Y-Richtung, der mit Metall-Gate-Materialien gefüllt werden soll, größer werden, da die dünne Isolierfüllschicht 140 am Ende entfernt wird. Mit der vergrößerten Gate-Öffnung können die Metall-Gate-Materialien, wie etwa ein Metall-Gate-Elektrodenmaterial, vollständig in die Öffnung gefüllt werden, ohne dass Hohlräume entstehen.
  • Es dürfte klar sein, dass hier nicht zwangsläufig alle Vorzüge erörtert worden sind, kein spezieller Vorzug für alle Ausführungsformen oder Beispiele erforderlich ist und andere Ausführungsformen oder Beispiele andere Vorzüge bieten können.
  • Gemäß einem Aspekt der vorliegenden Erfindung weist ein Halbleiter-Bauelement einen ersten Finnen-Feldeffekttransistor (FinFET) und einen zweiten FinFET auf. Der erste FinFET weist eine erste Finnenstruktur, die in einer ersten Richtung verläuft, und eine erste Gate-Struktur auf. Die erste Gate-Struktur weist eine erste dielektrische Gate-Schicht, die über der ersten Finnenstruktur hergestellt ist, und eine erste Gate-Elektrodenschicht, die über der ersten dielektrischen Gate-Schicht hergestellt ist, auf und verläuft in einer zweiten Richtung, die senkrecht zu der ersten Richtung ist. Der zweite FinFET weist eine zweite Finnenstruktur, die in der ersten Richtung verläuft, und eine zweite Gate-Struktur auf. Die zweite Gate-Struktur weist eine zweite dielektrische Gate-Schicht, die über der zweiten Finnenstruktur hergestellt ist, und eine zweite Gate-Elektrodenschicht, die über der zweiten dielektrischen Gate-Schicht hergestellt ist, auf und verläuft in der zweiten Richtung. Die erste Gate-Struktur und die zweite Gate-Struktur sind entlang der zweiten Richtung ausgerichtet. Die erste Gate-Struktur und die zweite Gate-Struktur sind durch einen Trennstift getrennt, der aus einem Isoliermaterial besteht. Bei Betrachtung in der Draufsicht ist eine Breite des Trennstifts in der ersten Richtung kleiner als eine Breite der ersten Gate-Struktur in der ersten Richtung.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung weist ein Halbleiter-Bauelement einen ersten Feldeffekttransistor (FET) und einen zweiten FET auf. Der erste FET weist einen ersten Kanalbereich eines Halbleitersubstrats und eine erste Gate-Struktur auf. Die erste Gate-Struktur weist eine erste dielektrische Gate-Schicht, die über dem ersten Kanalbereich hergestellt ist, und eine erste Gate-Elektrodenschicht, die über der ersten dielektrischen Gate-Schicht hergestellt ist, auf und verläuft in einer ersten Richtung. Der zweite FET weist einen zweiten Kanalbereich des Halbleitersubstrats und eine zweite Gate-Struktur auf. Die zweite Gate-Struktur weist eine zweite dielektrische Gate-Schicht, die über dem zweiten Kanalbereich hergestellt ist, und eine zweite Gate-Elektrodenschicht, die über der zweiten dielektrischen Gate-Schicht hergestellt ist, auf und verläuft in der ersten Richtung. Die erste Gate-Struktur und die zweite Gate-Struktur sind entlang der ersten Richtung ausgerichtet. Die erste Gate-Struktur und die zweite Gate-Struktur sind durch einen Trennstift getrennt, der aus einem Isoliermaterial besteht. Bei Betrachtung in der Draufsicht ist eine Breite des Trennstifts in einer zweiten Richtung, die senkrecht zu der ersten Richtung ist, kleiner als eine Breite der ersten Gate-Struktur in der zweiten Richtung.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung weist ein Verfahren zur Herstellung eines Halbleiter-Bauelements das Herstellen einer Dummy-Gate-Struktur über Kanalbereichen auf, die über einem Substrat hergestellt sind. Die Dummy-Gate-Struktur weist eine Dummy-Gate-Elektrodenschicht, eine dielektrische Dummy-Gate-Schicht und Seitenwand-Abstandshalterschichten auf, die auf beiden Seiten der Dummy-Gate-Elektrodenschicht angeordnet sind. Das Verfahren weist weiterhin das Herstellen von dielektrischen Zwischenschichten auf beiden Seiten der Dummy-Gate-Struktur auf. Das Verfahren weist weiterhin das Strukturieren der Dummy-Gate-Struktur auf, sodass die Gate-Struktur in zumindest eine erste Dummy-Gate-Struktur und eine zweite Dummy-Gate-Struktur geteilt wird, die durch eine Trennöffnung getrennt sind. Das Verfahren weist weiterhin das Herstellen eines Trennstifts durch Füllen der Trennöffnung mit einem ersten Isoliermaterial und einem zweiten Isoliermaterial auf, das von dem ersten Isoliermaterial verschieden ist. Das Verfahren weist weiterhin das Entfernen der Dummy-Gate-Elektrodenschicht und der dielektrischen Dummy-Gate-Schicht von der ersten Dummy-Gate-Struktur und der zweiten Dummy-Gate-Struktur auf, sodass ein erster Elektrodenzwischenraum und ein zweiter Elektrodenzwischenraum entstehen und der Trennstift zwischen dem ersten Elektrodenzwischenraum und dem zweiten Elektrodenzwischenraum freigelegt wird. Das Verfahren weist weiterhin das Herstellen einer ersten Gate-Struktur und einer zweiten Gate-Struktur in dem ersten Elektrodenzwischenraum bzw. dem zweiten Elektrodenzwischenraum auf. Während des Entfernens der dielektrischen Dummy-Gate-Schicht werden Teile des ersten Isoliermaterials entfernt, die zu dem ersten Elektrodenzwischenraum und dem zweiten Elektrodenzwischenraum freigelegt sind.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen oder Beispiele beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Halbleiter-Bauelement mit: einem ersten Finnen-Feldeffekttransistor (FinFET), der eine erste Finnenstruktur, die in einer ersten Richtung verläuft, und eine erste Gate-Struktur aufweist, wobei die erste Gate-Struktur eine erste dielektrische Gate-Schicht, die über der ersten Firmenstruktur hergestellt ist, und eine erste Gate-Elektrodenschicht, die über der ersten dielektrischen Gate-Schicht hergestellt ist, aufweist und in einer zweiten Richtung verläuft, die senkrecht zu der ersten Richtung ist; und einem zweiten FinFET, der eine zweite Firmenstruktur, die in der ersten Richtung verläuft, und eine zweite Gate-Struktur aufweist, wobei die zweite Gate-Struktur eine zweite dielektrische Gate-Schicht, die über der zweiten Firmenstruktur hergestellt ist, und eine zweite Gate-Elektrodenschicht, die über der zweiten dielektrischen Gate-Schicht hergestellt ist, aufweist und in der zweiten Richtung verläuft, wobei die erste Gate-Struktur und die zweite Gate-Struktur entlang der zweiten Richtung ausgerichtet sind, die erste Gate-Struktur und die zweite Gate-Struktur durch einen Trennstift getrennt sind, der aus einem Isoliermaterial besteht, und bei Betrachtung in der Draufsicht eine Breite des Trennstifts in der ersten Richtung kleiner als eine Breite der ersten Gate-Struktur in der ersten Richtung ist.
  2. Halbleiter-Bauelement nach Anspruch 1, wobei bei Betrachtung in der Draufsicht die Breite des Trennstifts in der ersten Richtung kleiner als die Breite der ersten Gate-Elektrodenschicht in der ersten Richtung ist.
  3. Halbleiter-Bauelement nach Anspruch 1 oder 2, wobei seitliche Schichten auf Seitenflächen in der ersten Richtung des Trennstifts angeordnet sind, und ein Material, das einen Kernteil des Trennstifts bildet, anders ist als ein Material, das die seitlichen Schichten bildet.
  4. Halbleiter-Bauelement nach Anspruch 3, wobei der Kernteil des Trennstifts aus einem Material auf Siliciumnitrid-Basis besteht und die seitlichen Schichten aus Siliciumoxid bestehen.
  5. Halbleiter-Bauelement nach Anspruch 2 oder 3, wobei Seitenflächen des Trennstifts in der zweiten Richtung in Kontakt mit der ersten dielektrischen Gate-Schicht bzw. der zweiten dielektrischen Gate-Schicht sind.
  6. Halbleiter-Bauelement nach Anspruch 3, 4 oder 5, wobei eine untere Schicht unter einem unteren Teil des Trennstifts vorgesehen ist, und ein Material, das die untere Schicht bildet, das gleiche Material wie das ist, das die seitlichen Schichten bildet.
  7. Halbleiter-Bauelement nach einem der vorhergehenden Ansprüche, wobei bei Betrachtung in der Draufsicht die erste und die zweite Gate-Struktur und der Trennstift entlang der ersten Richtung zwischen Seitenwand-Abstandshalterschichten und einer weiteren Isolierschicht angeordnet sind.
  8. Halbleiter-Bauelement nach einem der vorhergehenden Ansprüche, wobei die erste und die zweite Gate-Struktur auf einer Oberseite einer Trennungsisolierschicht angeordnet sind und sich eine Unterseite des Trennstifts unter der Oberseite der Trennungsisolierschicht befindet.
  9. Halbleiter-Bauelement nach einem der vorhergehenden Ansprüche, wobei die erste Gate-Struktur ein erstes Ende und ein zweites Ende in der zweiten Richtung hat, das erste Ende der ersten Gate-Struktur in Kontakt mit dem Trennstift ist, und das zweite Ende der ersten Gate-Struktur in Kontakt mit einer dielektrischen Zwischenschicht ist, die von dem Trennstift verschieden ist.
  10. Halbleiter-Bauelement mit: einem ersten Feldeffekttransistor (FET), der einen ersten Kanalbereich eines Halbleitersubstrats und eine erste Gate-Struktur aufweist, wobei die erste Gate-Struktur eine erste dielektrische Gate-Schicht, die über dem ersten Kanalbereich hergestellt ist, und eine erste Gate-Elektrodenschicht, die über der ersten dielektrischen Gate-Schicht hergestellt ist, aufweist und in einer ersten Richtung verläuft; und einem zweiten FET, der einen zweiten Kanalbereich des Halbleitersubstrats und eine zweite Gate-Struktur aufweist, wobei die zweite Gate-Struktur eine zweite dielektrische Gate-Schicht, die über dem zweiten Kanalbereich hergestellt ist, und eine zweite Gate-Elektrodenschicht, die über der zweiten dielektrischen Gate-Schicht hergestellt ist, aufweist und in der ersten Richtung verläuft, wobei die erste Gate-Struktur und die zweite Gate-Struktur entlang der ersten Richtung ausgerichtet sind, die erste Gate-Struktur und die zweite Gate-Struktur durch einen Trennstift getrennt sind, der aus einem Isoliermaterial besteht, und bei Betrachtung in der Draufsicht eine Breite des Trennstifts in einer zweiten Richtung, die senkrecht zu der ersten Richtung ist, kleiner als eine Breite der ersten Gate-Struktur in der zweiten Richtung ist.
  11. Halbleiter-Bauelement nach Anspruch 10, wobei bei Betrachtung in der Draufsicht die Breite des Trennstifts in der zweiten Richtung kleiner als eine Breite der ersten Gate-Elektrodenschicht in der zweiten Richtung ist.
  12. Verfahren zur Herstellung eines Halbleiter-Bauelements, mit den folgenden Schritten: Herstellen einer Dummy-Gate-Struktur über Kanalbereichen, die über einem Substrat hergestellt sind, wobei die Dummy-Gate-Struktur eine Dummy-Gate-Elektrodenschicht, eine dielektrische Dummy-Gate-Schicht und Seitenwand-Abstandshalterschichten aufweist, die auf beiden Seiten der Dummy-Gate-Elektrodenschicht angeordnet sind; Herstellen von dielektrischen Zwischenschichten auf beiden Seiten der Dummy-Gate-Struktur; Strukturieren der Dummy-Gate-Struktur so, dass die Gate-Struktur in zumindest eine erste Dummy-Gate-Struktur und eine zweite Dummy-Gate-Struktur geteilt wird, die durch eine Trennöffnung getrennt sind; Herstellen eines Trennstifts durch Füllen der Trennöffnung mit einem ersten Isoliermaterial und einem zweiten Isoliermaterial, das von dem ersten Isoliermaterial verschieden ist; Entfernen der Dummy-Gate-Elektrodenschicht und der dielektrischen Dummy-Gate-Schicht von der ersten Dummy-Gate-Struktur und der zweiten Dummy-Gate-Struktur, sodass ein erster Elektrodenzwischenraum und ein zweiter Elektrodenzwischenraum entstehen und der Trennstift zwischen dem ersten Elektrodenzwischenraum und dem zweiten Elektrodenzwischenraum freigelegt wird; und Herstellen einer ersten Gate-Struktur und einer zweiten Gate-Struktur in dem ersten Elektrodenzwischenraum bzw. dem zweiten Elektrodenzwischenraum, wobei während des Entfernens der dielektrischen Dummy-Gate-Schicht Teile des ersten Isoliermaterials entfernt werden, die zu dem ersten Elektrodenzwischenraum und dem zweiten Elektrodenzwischenraum freiliegen.
  13. Verfahren nach Anspruch 12, wobei die dielektrische Dummy-Gate-Schicht und das erste Isoliermaterial aus dem gleichen Material bestehen.
  14. Verfahren nach Anspruch 12 oder 13, das weiterhin das Herstellen einer dritten Isolierschicht über der Dummy-Gate-Schicht vor dem Strukturieren der Dummy-Gate-Struktur aufweist.
  15. Verfahren nach einem der Ansprüche 12 bis 14, wobei das Strukturieren der Dummy-Gate-Struktur Folgendes umfasst: Herstellen einer Maskenschicht über der Dummy-Gate-Struktur und der dielektrischen Zwischenschicht; Strukturieren der Maskenschicht, um eine Öffnungsstruktur herzustellen; und Ätzen eines Teils der Dummy-Gate-Struktur und der dritten Isolierschicht unter der Öffnungsstruktur, um die Trennöffnung herzustellen.
  16. Verfahren nach Anspruch 15, wobei während des Ätzens des Teils der Dummy-Gate-Struktur ein Teil der dielektrischen Zwischenschicht unter der Öffnungsstruktur geätzt wird.
  17. Verfahren nach einem der Ansprüche 12 bis 16, wobei das Herstellen eines Trennstifts Folgendes umfasst: Herstellen einer Schutzschicht aus dem ersten Isoliermaterial in der Trennöffnung und über der Maskenschicht; Herstellen einer Schutzschicht aus dem zweiten Isoliermaterial über dem ersten Isoliermaterial, und Entfernen von Teilen des zweiten und des ersten Isoliermaterials, der Maskenschicht und eines Teils der dielektrischen Zwischenschicht durch einen Planarisierungsprozess, sodass eine Oberseite der Dummy-Gate-Elektrodenschicht freigelegt wird.
  18. Verfahren nach einem der Ansprüche 12 bis 17, das weiterhin Folgendes umfasst: Herstellen von Finnenstrukturen über dem Substrat; und Herstellen einer Trennungsisolierschicht über dem Substrat, sodass obere Teile der Finnenstrukturen von der Trennungsisolierschicht freigelegt werden, wobei sich die Kanalbereiche in den freigelegten oberen Teilen der Finnenstrukturen befinden.
  19. Verfahren nach Anspruch 18, wobei bei der Strukturierung der Dummy-Gate-Schicht eine Oberseite der Trennungsisolierschicht partiell geätzt wird, sodass sich eine Unterseite der Trennöffnung unter der Oberseite der Trennungsisolierschicht befindet.
  20. Verfahren nach Anspruch 18 oder 19, wobei das erste Isoliermaterial zwischen dem zweiten Isoliermaterial und der Trennungsisolierschicht verbleibt, nachdem der Trennstift freigelegt worden ist und die Teile des ersten Isoliermaterials, die zu dem ersten Elektrodenzwischenraum und dem zweiten Elektrodenzwischenraum freigelegt wurden, entfernt worden sind.
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