DE102015112913B4 - Halbleiterbauelement und Herstellungsverfahren hierfür - Google Patents

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Abstract

Halbleiterbauelement (100), das Folgendes umfasst:ein FinFET-Bauelement, das Folgendes umfasst:eine Rippenstruktur (110), die sich in einer ersten Richtung (x) erstreckt und die sich von einer Isolierschicht (114) erstreckt; undeinen Gate-Elektroden-Stapel (130), der eine Gate-Elektrodenschicht (136), eine Gate-Dielektrikumschicht (132), Seitenwand-Isolierungsschichten (120), die auf beiden vertikalen Seiten der Gate-Elektrodenschicht angeordnet sind, und dielektrische Zwischenschichten (126), die auf beiden vertikalen Seiten der Seitenwand-Isolierungsschichten angeordnet sind, umfasst, wobei der Gate-Elektroden-Stapel (130) über der Isolierschicht (114) angeordnet ist und einen Abschnitt der Rippenstruktur (110) bedeckt, wobei sich der Gate-Elektroden-Stapel (130) in einer zweiten Richtung (z) senkrecht zur ersten Richtung erstreckt, wobei:eine Aussparung (130c) in einer Oberseite der Isolierschicht (114) ausgebildet ist, die nicht durch die Seitenwand-Isolierungsschichten (120) und die dielektrischen Zwischenschichten (126) bedeckt ist, und mindestens ein Abschnitt der Gate-Elektrodenschicht (136) und der Gate-Dielektrikumschicht (132) die Aussparung füllt;wobei laterale Enden der Aussparung (130c) jeweils unter die Seitenwand-Isolierungsschichten (120) dringen; und wobei:die Aussparung (1055A) ein gekrümmtes Profil in einem Querschnitt entlang der ersten Richtung (x) hat; und/odereine Breite eines oberen Abschnitts der Aussparung (1055A) entlang der ersten Richtung (x) am größten ist und die Breiten der restlichen Abschnitte kleiner sind; und/odereine Breite eines mittleren Abschnitts der Aussparung (1055C) entlang der ersten Richtung (x) am größten ist und die Breiten der restlichen Abschnitte kleiner sind; und/odereine Breite eines unteren Abschnitts der Aussparung (1055B) entlang der ersten Richtung (x) am größten ist und die Breiten der restlichen Abschnitte kleiner sind.

Description

  • VERWANDTE ANMELDUNGEN
  • TECHNISCHES GEBIET
  • Die Offenbarung betrifft einen integrierten Halbleiterschaltkreis, und betrifft insbesondere ein Halbleiterbauelement mit einer Rippenstruktur und seinen Herstellungsprozess.
    Die US 2014070328 A1 betrifft eine Halbleiterstruktur umfassend ein Halbleitersubstrat, das eine Vielzahl von Rippen umfasst und eine Mehrschichtstruktur über dem Halbleitersubstrat. Die US 2010163970 A1 betrifft eine Vorrichtung, umfassend einen Halbleiterkörper mit einer Oberseite und gegenüberliegenden Seitenwänden, die auf einem Substrat ausgebildet sind.
    Die US 2009061572 A1 betrifft ein Verfahren zum Bilden einer nicht-planaren Halbleitervorrichtung, umfassend ein Bilden eines Halbleiterkörpers mit einer Oberseite gegenüber einer Unterseite und einem Paar seitlich gegenüberliegender Seitenwände über einem isolierenden Substrat.
  • HINTERGRUND
  • In dem Maße, wie sich die Halbleiterindustrie im Bemühen um höhere Bauelementdichte, höhere Leistung und niedrigere Kosten in den Bereich der Nanotechnologie-Prozessknoten vorgearbeitet hat, haben die aus Herstellungs- und Designproblemen entstandenen Herausforderungen zur Entwicklung dreidimensionaler Designs, wie zum Beispiel einem mit Rippen versehenen Feldeffekttransistor (FinFET), geführt. FinFET-Bauelemente umfassen in der Regel Halbleiterrippen mit hohen Seitenverhältnissen, in denen Kanal- und Source-/Drain-Regionen von Halbleitertransistor-Bauelementen ausgebildet werden. Ein Gate wird über und entlang den Seiten der Rippenstruktur ausgebildet (zum Beispiel durch Umhüllen), wobei der Vorteil der größeren Oberfläche der Kanal- und Source-/Drain-Regionen ausgenutzt wird, um schnellere, zuverlässigere und besser kontrollierte Halbleitertransistorbauelemente zu erhalten. Eine Metall-Gate-Struktur - zusammen mit einem Gate-Dielektrikum mit hohem k-Wert, das eine hohe elektrische Dielektrizitätskonstante aufweist - wird oft in FinFET-Bauelementen verwendet und wird durch eine Gate-Ersetzungstechnologie hergestellt.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es wird darauf hingewiesen, dass gemäß der gängigen Praxis in der Industrie verschiedene Strukturelemente nicht maßstabsgetreu gezeichnet sind und allein für Veranschaulichungszwecke verwendet werden. Die Abmessungen der verschiedenen Strukturelemente können im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
    • 1A bis 1J sind Querschnittsdarstellungen verschiedener Stufen des Ausbildens einer Halbleiterstruktur gemäß einigen Ausführungsformen der vorliegenden Offenbarung;
    • 2A bis 2B sind Querschnittsdarstellungen einer Halbleiterstruktur gemäß einigen Ausführungsformen der vorliegenden Offenbarung;
    • 3A bis 3B sind Querschnittsdarstellungen einer Halbleiterstruktur gemäß einigen Ausführungsformen der vorliegenden Offenbarung;
    • 4A ist eine beispielhafte Querschnittsansicht eines Halbleiter-FET-Bauelements mit einer Rippenstruktur (FinFET), 4B ist eine beispielhafte Draufsicht des Halbleiter-FET-Bauelements mit einer Rippenstruktur, und 4C ist eine beispielhafte perspektivische Ansicht des Halbleiter-FET-Bauelements mit einer Rippenstruktur, die dem umschlossenen Abschnitt in 4B entspricht, gemäß einer Ausführungsform der vorliegenden Offenbarung;
    • 5A-5E zeigen beispielhafte perspektivische Ansichten des umschlossenen Abschnitts von 4C gemäß einigen Ausführungsformen der vorliegenden Offenbarung;
    • 6A-6G zeigen beispielhafte Querschnittsansichten des umschlossenen Abschnitts von 4C gemäß einigen Ausführungsformen der vorliegenden Offenbarung; und
    • 7-17 zeigen beispielhafte Prozesse für die Herstellung eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Die Erfindung ist durch die unabhängigen Ansprüche definiert. Die abhängigen Ansprüche betreffen entsprechende Weiterbildungen. Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale verschiedener Ausführungsformen bereitstellt. Konkrete Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich lediglich Beispiele, und sie sollen nicht einschränkend sein. Beispielsweise sind Abmessungen von Elementen nicht auf die offenbarten Bereiche oder Werte beschränkt, sondern können von den Prozessbedingungen und/oder gewünschten Eigenschaften des Bauelements abhängen. Darüber hinaus kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Merkmale in direktem Kontakt ausgebildet werden, und können auch Ausführungsformen umfassen, bei denen weitere Merkmale zwischen den ersten und zweiten Merkmalen ausgebildet sein können, so dass die ersten und zweiten Merkmale möglicherweise nicht in direktem Kontakt stehen. Verschiedene Merkmale können aus Gründen der Einfachheit und Klarheit beliebig in verschiedenen Maßstäben gezeichnet sein.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text verwendet werden, um die Beschreibung zu vereinfachen, um die Beziehung eines Elements oder Strukturelements zu einem oder mehreren anderen Elementen oder Strukturelementen zu beschreiben, wie in den Figuren veranschaulicht. Die räumlich relativen Begriffe sollen neben der in den Figuren gezeigten Ausrichtung noch weitere Ausrichtungen der Vorrichtung während des Gebrauchs oder Betriebes umfassen. Die Vorrichtung kann auch anders ausgerichtet (90 Grad gedreht oder anders ausgerichtet) sein, und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden. Außerdem kann der Begriff „hergestellt aus“ entweder „umfasst“ oder „besteht aus“ bedeuten.
  • Es werden Ausführungsformen von Halbleiterstrukturen und ein Verfahren zu ihrer Herstellung bereitgestellt. Die Halbleiterstruktur kann eine Gate-Struktur umfassen, die durch einen „Gate-last“-Prozess gebildet wird. Das heißt, zuerst wird eine Dummy-Gate-Struktur gebildet, die dann anschließend durch die Gate-Struktur ersetzt wird. Nachdem die Dummy-Gate-Struktur entfernt wurde, wird auch ein Abschnitt einer Isolierschicht entfernt, so dass sich die anschließend ausgebildete Gate-Struktur in die Isolierschicht hinein erstrecken kann und die Leistung der Struktur verbessert werden kann.
  • 1A bis 1J sind Querschnittsdarstellungen verschiedener Stufen des Ausbildens einer Halbleiterstruktur 100 gemäß einigen Ausführungsformen. Wie in 1A gezeigt, wird gemäß einigen Ausführungsformen ein Substrat 102 bereitgestellt. Das Substrat 102 ein Halbleiterwafer, wie zum Beispiel ein Siliziumwafer, sein. Alternativ kann das Substrat 102 einen anderen elementaren Halbleiter umfassen, wie zum Beispiel Germanium, einen Verbundhalbleiter, der IV-IV-Verbundhalbleiter umfasst, wie zum Beispiel SiC und SiGe, III-V-Verbundhalbleiter, wie zum Beispiel GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP und/oder GalnAsP, oder Kombinationen davon. In einer Ausführungsform ist das Substrat 102 eine Siliziumschicht eines SOI (Silizium-auf-Isolator)-Substrats. Wenn ein SOI-Substrat verwendet wird, so kann die Rippenstruktur von der Siliziumschicht des SOI-Substrats hervorstehen oder kann von der Isolatorschicht des SOI-Substrats hervorstehen. Im letzteren Fall wird die Siliziumschicht des SOI-Substrats verwendet, um die Rippenstruktur zu bilden. Amorphe Substrate, wie zum Beispiel amorphes Si oder amorphes SiC, oder Isoliermaterial, wie zum Beispiel Siliziumoxid, können ebenfalls als das Substrat 102 verwendet werden. Das Substrat 102 kann verschiedene Regionen umfassen, die zweckmäßig mit Störatomen dotiert wurden (zum Beispiel mit einer Leitfähigkeit vom p-Typ oder vom n-Typ).
  • In den 1A-3B kann ein FinFET-Bauelement eine einzelne Gate-Struktur umfassen, die über einer einzelnen Rippenstruktur angeordnet ist, wodurch ein isolierter FinFET entsteht. Es ist anzumerken, dass der Begriff „isoliert“ meint, dass eine Distanz zu einem anderen FinFET größer als 5 × (einen Breite der Kanalschicht der Rippenstruktur) in der X- oder der Y-Richtung ist. In einigen Ausführungsformen kann der isolierte FinFET mehrere Gate-Elektroden für eine einzelne Rippenstruktur oder eine einzelne Gate-Elektrode für mehrere Rippenstrukturen umfassen.
  • Gemäß einigen Ausführungsformen werden eine dielektrische Schicht 104 und eine Maskenschicht 106 über dem Substrat 102 ausgebildet, und eine lichtempfindliche Schicht 108 wird über der Maskenschicht 104 ausgebildet, wie in 1A gezeigt. Die dielektrische Schicht 104 kann als eine Adhäsionsschicht zwischen dem Substrat 102 und der Maskenschicht 106 verwendet werden. Des Weiteren kann die dielektrische Schicht 104 auch als eine Ätzstoppschicht zum Ätzen der Maskenschicht 106 verwendet außerdem. In einigen Ausführungsformen besteht die dielektrische Schicht 104 aus Siliziumoxid. Die dielektrische Schicht 104 kann unter Verwendung eines thermischen Oxidationsprozesses ausgebildet werden, obgleich in einigen anderen Ausführungsformen auch andere Abscheidungsprozesse verwendet werden können.
  • Die Maskenschicht 106 kann während anschließender Fotolithografieprozesse als eine Hartmaske verwendet werden. In einigen Ausführungsformen besteht die Maskenschicht 106 aus Siliziumnitrid. Die Maskenschicht 106 kann unter Verwendung von chemischer Niederdruck-Aufdampfung (LPCVD) oder Plasma-verstärkter chemischer Aufdampfung (PECVD) ausgebildet werden, obgleich in einigen anderen Ausführungsformen auch andere Abscheidungsprozesse verwendet außerdem können.
  • Als Nächstes wird gemäß einigen Ausführungsformen eine Rippenstruktur 110 durch sequenzielles Ätzen der Maskenschicht 106, der dielektrischen Schicht 104 und des Substrats 102 durch die lichtempfindliche Schicht 108 hindurch ausgebildet, wie in 1B gezeigt. Anschließend wird die lichtempfindliche Schicht 108 entfernt.
  • Nach dem Ausbilden der Rippenstruktur 110 wird gemäß einigen Ausführungsformen eine Isolierungsschicht 112 ausgebildet, um die Rippenstrukturen 110 über dem Substrat 102 zu bedecken, wie in 1C gezeigt. In einigen Ausführungsformen besteht die Isolierungsschicht 112 aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Fluorid-dotiertem Silikatglas (FSG) oder anderen dielektrischen Materialien mit niedrigem k-Wert. Die Isolierungsschicht 112 kann unter Verwendung eines High Density Plasma (HDP)-CVD-Prozesses ausgebildet werden, obgleich in anderen Ausführungsformen auch andere Abscheidungsprozesse verwendet werden können.
  • Als Nächstes wird gemäß einigen Ausführungsformen die Isolierungsschicht 112 ausgespart, um eine Isolierschicht 114, wie zum Beispiel eine Flachgrabenisolierschicht, um die Rippenstruktur 110 herum zu bilden, wie in 1D gezeigt. Die Isolierungsschicht 112 kann mit einem Nassätzprozess oder einem Trockenätzprozess ausgespart werden. Des Weiteren werden die Maskenschicht 106 und die dielektrische Schicht 104 entfernt.
  • Anschließend wird gemäß einigen Ausführungsformen eine dielektrische Schicht 116 ausgebildet, um die Rippenstruktur 110 und die Isolierschicht 114 zu bedecken, und eine Dummy-Gate-Struktur 118 wird über der Rippenstruktur 110 ausgebildet, wie in 1E gezeigt.
  • In einigen Ausführungsformen besteht die dielektrische Schicht 116 aus Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder anderen geeigneten dielektrischen Materialien. Die dielektrische Schicht 116 kann durch chemische Aufdampfung (CVD), physikalische Aufdampfung (PVD), Atomschichtabscheidung (ALD), Aufschleudern oder andere geeignete Prozesse ausgebildet werden. Eine Dicke der dielektrischen Schicht 116 liegt in einem Bereich von etwa 1 nm bis 5 nm.
  • Eine Dummy-Gate-Struktur 118 wird über die Rippenstruktur 110 hinweg ausgebildet und erstreckt sich über die Isolierschicht 114. In einigen Ausführungsformen besteht die Dummy-Gate-Struktur 118 aus Polysilizium. Eine Dicke der Polysiliziumschicht liegt in einigen Ausführungsformen in einem Bereich von etwa 5 bis etwa 100 nm.
  • Nach dem Ausbilden der Dummy-Gate-Struktur 118 werden gemäß einigen Ausführungsformen Abstandshalter 120 an den beiden Seitenwänden der Dummy-Gate-Struktur 118 ausgebildet. Wie in 1E gezeigt, wird die Dummy-Gate-Struktur 118 an einem ersten Abschnitt 116a der dielektrischen Schicht 116 ausgebildet, und Abstandshalter werden an zweiten Abschnitten 116b der dielektrischen Schicht 116 ausgebildet.
  • Da Abstandshalter 120 an den Seitenwänden der Dummy-Gate-Struktur 118 ausgebildet werden, hat jeder Abstandshalter 120 eine erste Höhe H1 , die im Wesentlichen gleich der Höhe der Dummy-Gate-Struktur 118 ist.
  • In einigen Ausführungsformen bestehen die Abstandshalter 120 aus einer oder mehreren Schichten aus Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid, Siliziumcarbid oder anderen geeigneten dielektrischen Materialien. Die Abstandshalter 120 können eine einzelne Schicht oder mehrere Schichten umfassen.
  • Als Nächstes werden gemäß einigen Ausführungsformen Source/Drain-Strukturen 122 in der Rippenstruktur 110 ausgebildet, wie in 1F gezeigt. Genauer gesagt, werden die Abschnitte der dielektrischen Schicht 116 entfernt, die nicht von der Dummy-Gate-Struktur 118 und den Abstandshaltern 120 bedeckt sind. Wie in 1F gezeigt, werden der erste Abschnitt 116a der dielektrischen Schicht 116 unter der Dummy-Gate-Struktur 118 und der zweite Abschnitt 116b der dielektrischen Schicht 118 in diesem Schritt nicht entfernt. Nachdem die frei liegende dielektrische Schicht 116 entfernt wurde, werden die Abschnitte der Rippenstruktur 110 neben der Dummy-Gate-Struktur 118 ausgespart, um Aussparungen auf zwei Seiten der Rippenstruktur 110 zu bilden. Als Nächstes wird ein gedehntes Material in den Aussparungen mit einem epitaxialen (epi-) Prozess gezüchtet. Des Weiteren kann sich die Gitterkonstante des gedehnten Materials von der Gitterkonstante des Substrats 102 unterscheiden. In einigen Ausführungsformen umfassen die Source/Drain-Strukturen 122 eine oder mehrere Schichten aus Ge, SiGe, InAs, InGaAs, InSb, GaAs, GaSb, InAlP, InP oder dergleichen.
  • Nachdem die Source/Drain-Strukturen 122 ausgebildet wurden, wird gemäß einigen Ausführungsformen eine Kontaktätzstoppschicht (CESL) 124 über dem Substrat 102 ausgebildet, und eine Zwischenschichtdielektrikum (ILD)-Schicht 126 wird auf der Kontaktätzstoppschicht 124 ausgebildet, wie in 1G gezeigt. In einigen Ausführungsformen wird die Kontaktätzstoppschicht 124 aus einer oder mehreren Schichten aus Siliziumnitrid, Siliziumoxynitrid und/oder anderen geeigneten Materialien hergestellt. Die Kontaktätzstoppschicht 124 kann durch Plasma-verstärktes CVD, Niederdruck-CVD, ALD oder andere geeignete Prozesse ausgebildet werden.
  • Die Zwischenschichtdielektrikum-Schicht 126 kann Mehrfachschichten umfassen, die aus einer oder mehreren Schichten aus dielektrischen Materialien bestehen, wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Phosphorsilikatglas (PSG), Borphosphorsilikatglas (BPSG), dielektrisches Material mit niedrigem k-Wert und/oder andere geeignete dielektrische Materialien. Zu Beispielen von dielektrischen Materialien mit niedrigem k-Wert gehören beispielsweise fluoriertes Silica-Glas (FSG), Kohlenstoff-dotiertes Siliziumoxid, amorpher fluorierter Kohlenstoff, Parylen-bis-benzocyclobutene (BCB) oder Polyimid. Die Zwischenschichtdielektrikum-Schicht 126 kann durch chemische Aufdampfung (CVD), physikalische Aufdampfung (PVD), Atomschichtabscheidung (ALD), Aufschleudern oder andere geeignete Prozesse ausgebildet werden.
  • Als Nächstes wird, gemäß einigen Ausführungsformen, ein Polierprozess auf der Zwischenschichtdielektrikum-Schicht 126 und der Kontaktätzstoppschicht 124 ausgeführt, um die Oberseite der Dummy-Gate-Struktur 118 freizulegen. In einigen Ausführungsformen wird ein chemisch-mechanischer Polier (CMP)-Prozess ausgeführt, bis die Oberseite der Dummy-Gate-Struktur 118 frei liegt.
  • Nachdem der Polierprozess ausgeführt wurde, wird gemäß einigen Ausführungsformen die Dummy-Gate-Struktur 118 entfernt, so dass ein Graben 128 entsteht, wie in 1H gezeigt. In einigen Ausführungsformen wird die Dummy-Gate-Struktur 118 durch Ausführen eines Trockenätzprozesses entfernt. In einigen Ausführungsformen wird die Dummy-Gate-Struktur 118 durch Ausführen eines Trockenätzprozesses und eines Nassätzprozesses entfernt. Wie in 1H gezeigt, ist die Unterseite jedes Abstandshalters 120 im Wesentlichen mit der Unterseite des Grabens 128 bündig. Durch Entfernen der Dummy-Gate-Struktur 118 wird die Kanalschicht der Rippenstruktur 110 freigelegt. In einigen Ausführungsformen können, nachdem die Dummy-Gate-Struktur 118 entfernt wurde, weitere Seitenwand-Isolierungsschichten auf dem Abstandshalter 120 innerhalb des Grabens 128 ausgebildet werden.
  • Nachdem die Dummy-Gate-Struktur 118 entfernt wurde, werden gemäß einigen Ausführungsformen der erste Abschnitt 116a der dielektrischen Schicht 116, der durch den Graben 128 freigelegt wurde, und ein oberer Abschnitt der Isolierschicht 114 unter dem ersten Abschnitt 116a der dielektrischen Schicht 116 entfernt, wie in 1I gezeigt. In einigen Ausführungsformen wird der erste Abschnitt 116a der dielektrischen Schicht 116 durch einen ersten Ätzprozess entfernt, und der obere Abschnitt der Isolierschicht 114 wird durch einen zweiten Ätzprozess entfernt. In einigen Ausführungsformen werden der erste Abschnitt 116a der dielektrischen Schicht 116 und der obere Abschnitt der Isolierschicht 114 durch denselben Ätzprozess entfernt.
  • Wie in 1I gezeigt, wird, da der Abschnitt des oberen Abschnitts der Isolierschicht 114 entfernt wird, der Graben 128 weiter in die Isolierschicht 114 hinein verlängert, um einen verlängerten Graben 129 zu bilden, so dass die Unterseite jedes Abstandshalter 120 nicht mit der Unterseite des verlängerten Grabens 129 bündig ist (zum Beispiel nicht höher als diese ist). In einigen Ausführungsformen können Seitenwände des Abschnitts des verlängerten Grabens 129 unter der dielektrischen Schicht 116 ein flaches Profil haben, wie in 1I gezeigt. In anderen Ausführungsformen können die Seitenwände ein gekrümmtes Profil haben, wie später in den 5C-5E gezeigt wird.
  • Nachdem der obere Abschnitt der Isolierschicht 114 entfernt wurde, um den verlängerten Graben 129 zu bilden, wird gemäß einigen Ausführungsformen eine Metall-Gate-Struktur 130 in dem verlängerten Graben 129 ausgebildet, wie in 1J gezeigt. In einigen Ausführungsformen umfasst die Metall-Gate-Struktur 130 eine Gate-Dielektrikumschicht 132, eine Austrittsarbeits-Metallschicht 134 und eine Metall-Gate-Elektrodenschicht 136.
  • In einigen Ausführungsformen besteht die Gate-Dielektrikumschicht 132 aus einer oder mehreren Schichten aus dielektrischen Materialien mit hohem k-Wert. Zu Beispiele von dielektrischen Materialien mit hohem k-Wert gehören Hafniumoxid (HfO2), Hafnium-Siliziumoxid (HfSiO), Hafnium-Siliziumoxynitrid (HfSiON), Hafniumtantaloxid (HfTaO), Hafnium-Titanoxid (HfTiO), Hafniumzirkonoxid (HfZrO), Metalloxide, Metallnitride, Metallsilikate, Übergangsmetalloxide, Übergangsmetallnitride, Übergangsmetallsilikate, Oxynitride von Metallen, Metallaluminate, Zirkonsilikat, Zirkonaluminat, Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Zirkonoxid, Titanoxid, Aluminiumoxid oder Hafniumdioxid-Aluminiumoxid (HfO2-Al2O3)-Legierung.
  • Die Austrittsarbeits-Metallschicht 134 wird gemäß einigen Ausführungsformen über der Gate-Dielektrikumschicht 132 ausgebildet. Die Austrittsarbeits-Metallschicht 134 wird so angepasst, dass sie die richtige Austrittsarbeit hat. Wenn zum Beispiel ein Austrittsarbeitsmetall vom p-Typ (P-Metall) für ein PMOS-Bauelement gewünscht wird, so können eine oder mehrere Schichten aus TiN, WN oder W verwendet werden. Andererseits können, wenn ein Austrittsarbeitsmetall vom n-Typ (N-Metall) für NMOS-Bauelemente gewünscht wird, eine oder mehrere Schichten aus TiAl, TiAlN oder TaCN verwendet werden.
  • Die Metall-Gate-Elektrodenschicht 136 wird gemäß einigen Ausführungsformen über der Austrittsarbeits-Metallschicht 134 ausgebildet. In einigen Ausführungsformen besteht die Metall-Gate-Elektrodenschicht 136 aus einer oder mehreren Schichten aus leitfähigem Material, wie zum Beispiel Aluminium, Kupfer, Wolfram, Titan, Tantal, Titannitrid, Tantalnitrid, Nickelsilicid, Cobaltsilicid, TaC, TaSiN, TaCN, TiAl, TiAlN oder anderen geeigneten Materialien. Die Gate-Dielektrikumschicht 132, die Austrittsarbeits-Metallschicht 134 und die Metall-Gate-Elektrodenschicht 136 können durch jeden geeigneten Prozess auf jede geeignete Dicke ausgebildet werden.
  • Es ist anzumerken, dass weitere Schichten über und/oder unter der Gate-Dielektrikumschicht 132, der Austrittsarbeits-Metallschicht 134 und der Metall-Gate-Elektrodenschicht 136 ausgebildet werden können, wie zum Beispiel Auskleidungsschichten, Grenzflächenschichten, Keimschichten, Adhäsionsschichten, Sperrschichten oder dergleichen. Des Weiteren können die Gate-Dielektrikumschicht 132, die Austrittsarbeits-Metallschicht 134 und die Metall-Gate-Elektrodenschicht 136 mehr als eine einzige Schicht aus verschiedenen Materialien umfassen.
  • Wie in 1J gezeigt, wird die Metall-Gate-Struktur 130 über die Rippenstruktur 110 hinweg ausgebildet und erstreckt sich über die Isolierschicht 114. Genauer gesagt, umfasst die Metall-Gate-Struktur 130 einen ersten Abschnitt 130a, der über der Rippenstruktur 110 ausgebildet ist, und einen zweiten Abschnitt 130b, der über der Isolierschicht 114 ausgebildet ist. Da der obere Abschnitt der Isolierschicht 114 entfernt wird, so dass der verlängerte Graben 129 in die Isolierschicht 114 hinein verlängert werden kann, wird der zweite Abschnitt 130b der Metall-Gate-Struktur 130, die über dem verlängerten Graben 129 ausgebildet ist, ebenfalls in die Isolierschicht 114 hinein verlängert. Dementsprechend hat der zweite Abschnitt 130a der Metall-Gate-Struktur 130 eine zweite Höhe H2, die größer ist als die erste Höhe H1 des Abstandshalters 120.
  • Genauer gesagt, umfasst der zweite Abschnitt 130b einen Verlängerungsabschnitt 130c, der sich in die Isolierschicht 114 hinein erstreckt. Die Bildung des Verlängerungsabschnitts 130c kann die Wirkfläche der Metall-Gate-Struktur 130 vergrößern und/oder kann dafür verwendet werden, die elektrischen Eigenschaften der Halbleiterstruktur 100 zu justieren. Wie in 1J gezeigt, hat der Verlängerungsabschnitt 130c eine Dicke T1 , die auch als die Differenz zwischen der ersten Höhe H1 und der zweiten Höhe H2 definiert werden kann. In einigen Ausführungsformen liegt die Dicke T1 des Verlängerungsabschnitts 130c in einem Bereich von etwa 1 nm bis etwa 200 nm. Obgleich die Bildung des Verlängerungsabschnitts 130c die Wirkfläche der Struktur vergrößern kann, kann das Risiko von Kriechströmen ebenfalls steigen, wenn der Verlängerungsabschnitt 130c zu dick ist.
  • Die Dicke T1 des Verlängerungsabschnitts 130c kann justiert werden, indem man die Ätzzeit für das Ätzen der Isolierschicht 114 ändert. In einigen Ausführungsformen liegt die Dicke T1 des Verlängerungsabschnitts 130c in einem Bereich von etwa 3 nm bis etwa 30 nm. In einigen Ausführungsformen liegt die Dicke T1 des Verlängerungsabschnitts 130c in einem Bereich von etwa 3 nm bis etwa 80 nm. In einigen Ausführungsformen liegt die Dicke T1 des Verlängerungsabschnitts 130c in einem Bereich von etwa 80 nm bis etwa 120 nm. In einigen Ausführungsformen liegt die Dicke T1 des Verlängerungsabschnitts 130c in einem Bereich von etwa 120 nm bis etwa 150 nm. In einigen Ausführungsformen liegt die Dicke T1 des Verlängerungsabschnitts 130c in einem Bereich von etwa 150 nm bis etwa 200 nm. Der Verlängerungsabschnitt 130c mit einer anderen Dicke kann andere elektrische Eigenschaften haben, und darum kann die Dicke T1 des Verlängerungsabschnitts 130c gemäß seinen Anwendungen justiert werden. In einigen Ausführungsformen ist die Unterseite der Gate-Struktur 130 im Wesentlichen bündig mit der, oder niedriger als die, Unterseite der Rippenstruktur 110. Alternativ ist die Unterseite der Gate-Struktur 130 höhere als die Unterseite der Rippenstruktur 110.
  • 2A bis 2B sind Querschnittsdarstellungen verschiedener Stufen des Ausbildens einer Halbleiterstruktur 100' gemäß einigen Ausführungsformen. Die Verfahren und Materialien, die zum Bilden der Halbleiterstruktur 100' verwendet werden, sind ähnlich oder gleich denen, die zum Bilden der Halbleiterstruktur 100 verwendet werden, die in den 1A bis 1J beschrieben sind, außer dass sich der Verlängerungsabschnitt der Metall-Gate-Struktur weiter unter den Abstandshaltern erstreckt.
  • Genauer gesagt, werden die in den 1A bis 1H gezeigten Prozesse ausgeführt, und die Details werden im vorliegenden Text nicht wiederholt. Nachdem die Dummy-Gate-Struktur 118 entfernt wurde, wird gemäß einigen Ausführungsformen der Graben 128 weiter in die Isolierschicht 114 hinein verlängert, um einen verlängerten Graben 129' zu bilden, indem die dielektrische Schicht 116 und die Isolierschicht 114 geätzt werden, wie in 2A gezeigt.
  • Ähnlich dem, was in 1I gezeigt ist, werden der erste Abschnitt 116a der dielektrischen Schicht 116, der durch den Graben 128 frei gelegt wurde, und ein oberer Abschnitt der Isolierschicht 114, der sich unter dem ersten Abschnitt 116a der dielektrischen Schicht 116 befindet, entfernt. Des Weiteren werden auch einige Abschnitte des zweiten Abschnitts 116b der dielektrischen Schicht 116 und der Isolierschicht 114, die sich unter den Abstandshaltern 120 befinden, entfernt. In einigen Ausführungsformen können Seitenwände des Abschnitts des verlängerten Grabens 129' unter den Abstandshaltern 120 ein flaches Profil haben, wie in 2A gezeigt. In anderen Ausführungsformen können die Seitenwände ein gekrümmtes Profil haben, wie später noch in den 5C-5E und 6D-6F gezeigt wird.
  • Wie in 2A gezeigt, erstreckt sich gemäß einigen Ausführungsformen der verlängerte Graben 129' nach dem Ätzprozess weiter unter den Abstandshaltern 120, dergestalt, dass sich die in dem verlängerten Graben 129' ausgebildete Metall-Gate-Struktur 130' auch unter dem Abstandshalter 120 erstreckt, wie in 2B gezeigt. In einigen Ausführungsformen ähnelt die Metall-Gate-Struktur 130' der Metall-Gate-Elektrode 130, die in 1J gezeigt ist, und umfasst eine Gate-Dielektrikumschicht 132, eine Austrittsarbeits-Metallschicht 134 und eine Metall-Gate-Elektrodenschicht 136.
  • Wie in 2B gezeigt, wird die Metall-Gate-Struktur 130' über die Rippenstruktur 110 hinweg ausgebildet und erstreckt sich über die Isolierschicht 114. Genauer gesagt, umfasst die Metall-Gate-Struktur 130' einen ersten Abschnitt 130a', der über der Rippenstruktur 110 ausgebildet ist, und einen zweiten Abschnitt 130b', der über der Isolierschicht 114 ausgebildet ist. Des Weiteren umfasst der zweite Abschnitt 130b' des Weiteren einen Verlängerungsabschnitt 130c', die sich in die Isolierschicht 114 hinein erstreckt und der sich unter den Abstandshaltern 120 erstreckt.
  • Genauer gesagt, erstreckt sich der Verlängerungsabschnitt 130c' zu einer Position unter dem Abstandshalter 120, dergestalt, dass sich ein Abschnitt des Verlängerungsabschnitts 130c' mit dem Abstandshalter 120 überlappt. In einigen Ausführungsformen hat der Abschnitt des Verlängerungsabschnitts 130c', der sich mit dem Abstandshalter 120 überlappt, eine Breite W' in einem Bereich von etwa 0,5 nm bis etwa 10 nm, oder in anderen Ausführungsformen in einem Bereich von 1 nm bis 5 nm. Die Bildung des Verlängerungsabschnitts 130c', der sich zu einer Position unter dem Abstandshalter 120 erstreckt, ermöglicht es, die Wirkfläche der Struktur zu vergrößern. Wenn jedoch die Breite W’ zu groß ist, kann auch das Risiko des Überbrückens steigen.
  • Wie in 2B gezeigt, ist die Breite des Verlängerungsabschnitts 130c' größer als die des ersten Abschnitts 130a' der Metall-Gate-Struktur 130', die über der Rippenstruktur 110 ausgebildet ist. In einigen Ausführungsformen hat der erste Abschnitt 130a' der Metall-Gate-Struktur 130' eine erste Breite W1', und der Verlängerungsabschnitt 130c' der Metall-Gate-Struktur 130' hat eine zweite Breite W2', die größer als die erste Breite W1' ist. In einigen Ausführungsformen liegt die Differenz zwischen der ersten Breite W1' und der zweiten Breite W2' in einem Bereich von etwa 0,5 nm bis etwa 20 nm. Die elektrische Leistung kann justiert werden, indem man die zweite Breite W2' des Verlängerungsabschnitts 130c' ändert. Wenn jedoch die zweite Breite W2' des Verlängerungsabschnitts 130c' zu groß ist, so kann das Risiko von Kriechströmen steigen.
  • Ähnlich dem, was in 1J gezeigt ist, hat der zweite Abschnitt 130a' der Metall-Gate-Struktur 130 eine zweite Höhe H2', die größer als die erste Höhe H1 des Abstandshalters 120 ist. Des Weiteren hat der Verlängerungsabschnitt 130c' eine Dicke T1', die auch als die Differenz zwischen der ersten Höhe H1 ' und der zweiten Höhe H2' definiert werden kann. In einigen Ausführungsformen liegt die Dicke T1' des Verlängerungsabschnitts 130c' in einem Bereich ähnlich oder gleich der Dicke T1 des Verlängerungsabschnitts 130c, wie zuvor beschrieben.
  • 3A bis 3B sind Querschnittsdarstellungen verschiedener Stufen des Ausbildens einer Halbleiterstruktur 100" gemäß einigen Ausführungsformen. Verfahren und Materialien, die zum Bilden der Halbleiterstruktur 100" verwendet werden, ähneln denen, oder sind gleich denen, die verwendet werden, um die Halbleiterstrukturen 100 und 100' zu bilden, wie zuvor beschrieben, außer dass der zweite Abschnitt der dielektrischen Schicht, die unter den Abstandshaltern ausgebildet ist, vollständig entfernt wird und der Verlängerungsabschnitt sich unter den Abstandshaltern erstreckt.
  • Genauer gesagt, werden die in den 1A bis 1H gezeigten Prozesse ausgeführt, und die Details werden im vorliegenden Text nicht wiederholt. Nachdem die Dummy-Gate-Struktur 118 entfernt wurde, wird gemäß einigen Ausführungsformen der Graben 128 weiter in die Isolierschicht 114 hinein verlängert, um einen verlängerten Graben 129" durch Ätzen der dielektrischen Schicht 116 und der Isolierschicht 114 zu bilden, wie in 3A gezeigt.
  • Ähnlich dem, was in 1I gezeigt ist, werden der erste Abschnitt 116a der dielektrischen Schicht 116, der durch den Graben 128 freigelegt wird, und ein oberer Abschnitt der Isolierschicht 114 unter dem ersten Abschnitt 116a der dielektrischen Schicht 116 entfernt. Des Weiteren werden auch der zweite Abschnitt 116b der dielektrischen Schicht 116 und Abschnitte der Isolierschicht 114, die unter dem Abstandshalter 120 positioniert ist, entfernt. Das heißt, die in 1F gezeigte dielektrische Schicht 116 wird in den Ausführungsformen vollständig entfernt. In einigen Ausführungsformen können Seitenwände des Abschnitts des verlängerten Grabens 129" unter den Abstandshaltern 120 ein flaches Profil haben, wie in 3A gezeigt. In anderen Ausführungsformen können die Seitenwände ein gekrümmtes Profil haben, wie später noch in den 5C-5E und 6D-6F gezeigt wird.
  • Wie in 3A gezeigt, erstreckt sich der verlängerte Graben 129" gemäß einigen Ausführungsformen nach dem Ätzprozess weiter unter den Abstandshaltern 120, und eine Metall-Gate-Struktur 130" wird in dem verlängerten Graben 129" ausgebildet, wie in 3B gezeigt. In einigen Ausführungsformen ähnelt die Metall-Gate-Struktur 130" der Metall-Gate-Struktur 130, die in 1J gezeigt ist, und umfasst eine Gate-Dielektrikumschicht 132, eine Austrittsarbeits-Metallschicht 134 und eine Metall-Gate-Elektrodenschicht 136.
  • Wie in 3B gezeigt, wird die Metall-Gate-Struktur 130" über die Rippenstruktur 110 hinweg ausgebildet und erstreckt sich über die Isolierschicht 114. Genauer gesagt, umfasst die Metall-Gate-Struktur 130" einen ersten Abschnitt 130a", der über der Rippenstruktur 110 ausgebildet ist, und einen zweiten Abschnitt 130b", der über der Isolierschicht 114 ausgebildet ist. Des Weiteren umfasst der zweite Abschnitt 130b" des Weiteren einen Verlängerungsabschnitt 130c", der sich in die Isolierschicht 114 hinein erstreckt und sich unter den Abstandshaltern 120 erstreckt.
  • Wie in 3B gezeigt, wird der zweite Abschnitt der dielektrischen Schicht 116, der unter den Abstandshaltern 120 ausgebildet ist, vollständig entfernt, und der Abschnitt des Verlängerungsabschnitts 130c', der sich mit dem Abstandshalter 120 überlappt, hat eine Breite W" im Wesentlichen gleich der Breite des Abstandshalters 120. In einigen Ausführungsformen liegt die Breite W" des Abschnitts des Verlängerungsabschnitts 130c', der sich mit dem Abstandshalter 120 in einem Bereich von etwa 0,5 nm bis etwa 10 nm überlappt.
  • In einigen Ausführungsformen hat der erste Abschnitt 130a" der Metall-Gate-Struktur 130" eine erste Breite W1", und der Verlängerungsabschnitt 130c" der Metall-Gate-Struktur 130" hat eine zweite Breite W2", die größer ist als die erste Breite W1". In einigen Ausführungsformen liegt die Differenz zwischen der ersten Breite W1" und der zweiten Breite W2" in einem Bereich von etwa 0,5 nm bis etwa 20 nm.
  • Ähnlich dem, was in 1J gezeigt ist, hat der zweite Abschnitt 130a" der Metall-Gate-Struktur 130 eine zweite Höhe H2", der größer ist als die erste Höhe H1 des Abstandshalters 120. Des Weiteren hat der Verlängerungsabschnitt 130c" eine Dicke T1", die auch als die Differenz zwischen der ersten Höhe H1 und der zweiten Höhe H2" definiert werden kann. In einigen Ausführungsformen liegt die Dicke T1" des Verlängerungsabschnitts 130c" in einem Bereich ähnlich oder gleich der Dicke T1 des Verlängerungsabschnitts 130c, wie zuvor beschrieben.
  • In einem planaren Transistor können die elektrischen Eigenschaften durch Implantieren steuert werden. Jedoch wird es für einen FinFET-Transistor schwierig, die elektrischen Eigenschaften durch Implantieren zu steuern. Dementsprechend wird in einigen Ausführungsformen der Offenbarung eine Metall-Gate-Struktur, wie zum Beispiel die Metall-Gate-Strukturen 130, 130' und 130", verwendet, um die elektrischen Eigenschaften der Struktur zu justieren.
  • Genauer gesagt, wird die Metall-Gate-Struktur in einem „Gate-last“-Prozess ausgebildet. Das heißt, die Dummy-Gate-Struktur 118 wird über die Rippenstruktur 110 hinweg ausgebildet und erstreckt sich über die Isolierschicht 114, und Abstandshalter 120 werden an den Seitenwänden der Dummy-Gate-Struktur 118 ausgebildet. Anschließend werden die Dummy-Gate-Struktur 118 und ein Abschnitt der Isolierschicht 114 entfernt, um einen verlängerten Graben zu bilden, wie zum Beispiel einen verlängerten Graben 129, 129' und 129". Dementsprechend kann die in dem verlängerten Graben ausgebildete Metall-Gate-Struktur einen Verlängerungsabschnitt haben, wie zum Beispiel den Verlängerungsabschnitt 130c, 130c' und 130c", der sich in die Isolierschicht 114 hinein erstreckt.
  • Der Verlängerungsabschnitt der Metall-Gate-Struktur stellt eine größere Wirkfläche für die Metall-Gate-Struktur bereit, und darum kann die Leistung der Halbleiterstruktur, wie zum Beispiel einer FinFET Struktur, verbessert werden. Des Weiteren kann der Verlängerungsabschnitt auch verwendet werden, um die elektrischen Eigenschaften der Halbleiterstruktur zu justieren. In einigen Ausführungsformen erstreckt sich der Verlängerungsabschnitt, wie zum Beispiel der Verlängerungsabschnitt, weiter zu einer Position unter den Abstandshaltern, um eine noch größere Wirkfläche zu haben. Das heißt, die Größe des Verlängerungsabschnitts kann gemäß seiner Anwendung justiert werden.
  • Es ist anzumerken, dass, obgleich eine relativ höhere und somit größere Metall-Gate-Struktur auch durch Ausbilden einer höheren und somit größeren Dummy-Gate-Struktur gebildet werden kann, die Prozesse des Ausbildens der höheren Dummy-Gate-Struktur eine echte Herausforderung darstellen können. Zum Beispiel sollte eine Rippe mit einem hohen Seitenverhältnis gebildet werden, und eine große Menge der Isolierungsschicht wird geätzt, um eine Flachgrabenisolierschicht zu bilden. Diese Prozesse können zu einer schlechten Gleichmäßigkeit führen, und die Produktionsausbeute der Struktur kann verringert werden.
  • Andererseits kann unter Verwendung der in den 1A bis 3B beschriebenen Prozesse die Metall-Gate-Struktur, die eine relativ größere Höhe aufweist, ohne Verwendung der oben beschriebenen Prozesse ausgebildet werden. Darum kann die Gleichmäßigkeit der Herstellung der Struktur verbessert werden. Des Weiteren können die oben beschriebenen Verfahren in derzeitigen Herstellungsprozessen ohne Verwendung weiterer komplizierter Prozesse, wie zum Beispiel Maskierung oder Ausrichtung, implementiert werden. Darum können Metall-Gate-Strukturen ausgebildet werden, ohne andere Herstellungsprozesse zu verändern oder zu beeinflussen. Dementsprechend kann die Leistung von Halbleiterstrukturen verbessert werden, und die Produktionsausbeute kann erhöht werden.
  • 4A-4C zeigen beispielhafte Halbleiterbauelemente und Verfahren für die Herstellung der Halbleiterbauelemente gemäß weiteren Aspekten der vorliegenden Offenbarung. Es ist anzumerken, dass die gleichen oder ähnliche Strukturen, Konfigurationen, Abmessungen, Prozesse, Operationen und/oder Materialien, die oben mit Bezug auf die 1A bis 3B beschrieben wurden, für die folgenden Ausführungsformen verwendet werden und geeignet sein können. Umgekehrt können die gleichen oder ähnliche Strukturen, Konfigurationen, Abmessungen, Prozesse, Operationen und/oder Materialien, die in den folgenden Ausführungsformen beschrieben werden, für die Ausführungsformen, die oben mit Bezug auf 1A bis 3B dargestellt wurden, verwendet werden und geeignet sein.
  • 4A ist eine beispielhafte Querschnittsansicht eines Halbleiter-FET-Bauelements mit einer Rippenstruktur (FinFET), 4B ist eine beispielhafte Draufsicht des Halbleiter-FET-Bauelements mit einer Rippenstruktur, und 4C ist eine beispielhafte perspektivische Ansicht des Halbleiter-FET-Bauelements mit einer Rippenstruktur gemäß einer Ausführungsform der vorliegenden Offenbarung. 4A ist die Querschnittsansicht entlang der Linie Y1-Y1' in 4B, und 4C entspricht dem umschlossenen Abschnitt A in 4B. In diesen Figuren sind einige Schichten oder Strukturelemente zur Vereinfachung weggelassen. 4A-4C zeigen die Bauelementstruktur, nachdem eine Metall-Gate-Struktur ausgebildet wurde.
  • Das FinFET-Bauelement 1001 umfasst eine erste Bauelement-Region 1001A und eine zweite Bauelement-Region 1001B. Die erste Bauelement-Region 1001A umfasst ein oder mehrere erste FinFET-Bauelemente, und die zweite Bauelement-Region umfasst ein oder mehrere zweite FinFET-Bauelemente. Ein Kanaltyp des ersten FinFET-Transistors ist der gleiche wie der zweite FinFET-Transistor oder ein anderer Kanaltyp.
  • In einer Ausführungsform umfasst die erste Bauelement-Region 1001A MOSFETs vom p-Typ, und die zweite Bauelement-Region 1001B umfasst MOSFETs vom n-Typ. In anderen Ausführungsformen umfassen die ersten und zweiten Bauelement-Regionen MOSFETs vom p-Typ, die ersten und zweite Bauelement-Regionen umfassen MOSFETs vom n-Typ, oder die ersten und zweiten Bauelement-Regionen umfassen sowohl MOSFETs vom p-Typ als auch MOSFETs vom n-Typ.
  • Das FinFET-Bauelement 1001 umfasst, neben anderen Strukturelementen, ein Substrat 1010, Rippenstrukturen 1020, ein Gate-Dielektrikum 1030 und eine Gate-Elektrode 1040. Materialien, die für ein Substrat verwendet werden, sind ähnlich oder die gleichen wie eines, das zum Bilden des Substrats 102 verwendet wird, wie in 1A beschrieben.
  • Die Rippenstruktur 1020 ist über dem Substrat 1010 angeordnet. Die Rippenstruktur 1020 kann aus dem gleichen Material hergestellt werden wie das Substrat 1010 und kann sich kontinuierlich von dem Substrat 1010 erstrecken. In dieser Ausführungsform besteht die Rippenstruktur aus Si. Die Siliziumschicht der Rippenstruktur 1020 kann intrinsisch oder nach Bedarf mit einem Störatom vom n-Typ oder einem Störatom vom p-Typ dotiert sein.
  • In 4A sind zwei Rippenstrukturen 1020 in der ersten Bauelement-Region 1001A bzw. in der zweiten Bauelement-Region 1001B angeordnet. Jedoch ist die Anzahl der Rippenstrukturen nicht auf zwei (oder vier) beschränkt. Die Anzahlen können eine, zwei, drei oder fünf oder mehr sein. Des Weiteren können eine oder mehrere Dummy-Rippenstrukturen neben beiden Seiten der Rippenstrukturen 1020 angeordnet sein, um die Strukturtreue in Strukturierungsprozessen zu verbessern. Die Breite W11 der Rippenstruktur 1020 liegt in einigen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 40 nm und kann in bestimmten Ausführungsformen in einem Bereich von etwa 7 nm bis etwa 15 nm liegen. Die Höhe der Rippenstruktur 1020 entlang der Z-Richtung liegt in einigen Ausführungsformen in einem Bereich von etwa 100 nm bis etwa 300 nm und kann in anderen Ausführungsformen in einem Bereich von etwa 50 nm bis 100 nm liegen.
  • Der untere Teil der Rippenstruktur 1020 unter der Gate-Elektrode 1040 wird als eine Muldenschicht bezeichnet, und der obere Teil der Rippenstruktur 1020 wird als eine Kanalschicht bezeichnet. Unter der Gate-Elektrode 1040 ist die Muldenschicht in die Isolierschicht 1050 eingebettet, und die Kanalschicht steht von der Isolierschicht 1050 hervor. Ein unterer Teil der Kanalschicht kann auch in die Isolierschicht 1050 bis auf eine Tiefe von etwa 1 nm bis etwa 5 nm eingebettet sein.
  • Die Höhe der Muldenschicht liegt in einigen Ausführungsformen in einem Bereich von etwa 60 nm bis 100 nm, und die Höhe der Kanalschicht liegt in einem Bereich von etwa 40 nm bis 60 nm.
  • Des Weiteren werden Räume zwischen den Rippenstrukturen 1020 und/oder ein Raum zwischen einer Rippenstruktur und einem anderen Element, das über dem Substrat 1010 ausgebildet ist, mit einer Isolierschicht 1050 (oder einer sogenannten „Shallow Trench Isolation (STI)“-Schicht), die ein Isoliermaterial umfasst, und einer dielektrischen Zwischenschicht 1070, die über der Isolierschicht 1050 angeordnet ist, gefüllt. Das Isoliermaterial für die Isolierschicht 1050 und die dielektrische Zwischenschicht 1070 können eine oder mehrere Schichten aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), SiOCN, Fluorid-dotiertem Silikatglas (FSG) oder einem dielektrischen Material mit niedrigem K-Wert umfassen. Das Isoliermaterial für die Isolierschicht 1050 kann das gleiche wie das sein oder kann von dem verschiedenen sein, das für die dielektrische Zwischenschicht 1070 verwendet wird.
  • Die Kanalschicht der Rippenstruktur 1020, die von der Isolierschicht 1050 hervorsteht, wird mit einer Gate-Dielektrikumschicht 1030 bedeckt, und die Gate-Dielektrikumschicht 1030 wird des Weiteren mit einer Gate-Elektrode 1040 bedeckt. Ein Teil der Kanalschicht wird nicht durch die Gate-Elektrode 1040 bedeckt, die als eine Source- und/oder Drain-Elektrode des MOSFET fungiert (siehe 4B). Die Rippenstrukturen 1020 erstrecken sich in einer ersten Richtung (zum Beispiel der X-Richtung), und die Gate-Elektroden 1040 erstrecken sich in einer zweiten Richtung (zum Beispiel der Y-Richtung) senkrecht zu der ersten Richtung.
  • In einigen Ausführungsformen kann die Austrittsarbeitsjustierungsschicht ein erstes Metallmaterial für den p-Kanal-FinFET (zum Beispiel in der ersten Bauelement-Region 1001A) und ein zweites Metallmaterial für den n-Kanal-FinFET (zum Beispiel in der zweite Bauelement-Region 1001B) umfassen. Zum Beispiel kann das erste Metallmaterial für den n-Kanal-FinFET Metalle mit einer Austrittsarbeit umfassen, die im Wesentlichen auf eine Austrittsarbeit des Substratleitungsbandes ausgerichtet ist oder wenigstens im Wesentlichen auf eine Austrittsarbeit des Leitungsbandes der Kanalschicht der Rippenstruktur 1020 ausgerichtet ist. Gleichermaßen kann zum Beispiel das zweite Metallmaterial für den p-Kanal-FinFET Metalle mit einer Austrittsarbeit umfassen, die im Wesentlichen auf eine Austrittsarbeit des Substratwertigkeitsbandes ausgerichtet ist oder wenigstens im Wesentlichen auf eine Austrittsarbeit des Wertigkeitsbandes der Kanalschicht der Rippenstruktur 1020 ausgerichtet ist. In einigen Ausführungsformen kann die Austrittsarbeitsjustierungsschicht alternativ eine Polysiliziumschicht umfassen. Die Austrittsarbeitsjustierungsschicht kann durch ALD, PVD, CVD, Elektronenstrahlverdampfung oder einen sonstigen geeigneten Prozess ausgebildet werden. Des Weiteren kann die Austrittsarbeitsjustierungsschicht separat für den n-Kanal-FinFET und den p-Kanal-FinFET, die verschiedene Metallschichten verwenden können, ausgebildet werden.
  • Source- und Drain-Regionen werden auch in der Rippenstruktur, die nicht durch die Gate-Elektrode 1040 bedeckt ist, durch zweckmäßiges Dotieren von Störatomen in die Source- und Drain-Regionen ausgebildet. Eine Legierung von Si oder Ge und einem Metall, wie zum Beispiel Co, Ni, W, Ti oder Ta, kann auf den Source- und Drain-Regionen 1025 ausgebildet werden. Si- und/oder SiGe-Schichten können epitaxial in den Source-Drain-Regionen ausgebildet werden, um eine erhöhte Source-Drain-Struktur zu bilden und zweckmäßige mechanische Spannungen an die Kanalschicht anzulegen.
  • Des Weiteren werden in einigen Ausführungsformen Seitenwand-Isolierungsschichten 1080 (Abstandshalterschichten) auf beiden vertikalen Seiten der Gate-Elektrode 1040 angeordnet. Die Gate-Elektrode 1040 und die Source/Drain-Regionen werden durch die dielektrische Zwischenschicht 1070 bedeckt, und notwendige Verdrahtungen und/oder Durchkontaktierungen oder Kontaktlöcher werden ausgebildet, um das Halbleiterbauelement zu vollenden.
  • Die Breite W12 der Gate-Elektrode 1040, einschließlich der Austrittsarbeitsjustierungsschicht 1042 und der Metall-Gate-Schicht 1045, liegt in einigen Ausführungsformen in einem Bereich von etwa 20 nm bis 40 nm. Wenn mehrere Gate-Elektroden 1040 in der Breitenrichtung angeordnet sind (siehe 4B), so liegt eine Beabstandung der Gate-Elektroden in einigen Ausführungsformen in einem Bereich von etwa 60 nm bis 100 nm.
  • Wie in den 4A-4C gezeigt, sind benachbarte Gate-Elektroden 1040 mit einem Trennungsstopfen 1060 aus einem Isoliermaterial voneinander getrennt. In dem in 4A gezeigten Querschnitt hat der Trennungsstopfen 1060 eine verjüngte Form mit einer kleinen Größe (Breite) oben und einer größeren Größe (Breite) unten. Die Breite am oberen Ende des Trennungsstopfens ist in bestimmten Ausführungsformen kleiner als etwa 20 nm und kann in einigen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 15 nm liegen. Die Breite am unteren Ende des Trennungsstopfens ist in bestimmten Ausführungsformen kleiner als etwa 35 nm und kann in einigen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 30 nm liegen. Hier entspricht das obere Ende des Trennungsstopfens der Oberseite der Gate-Elektrode 1040, und das untere Ende des Trennungsstopfens 1060 entspricht der Unterseite der Gate-Dielektrikumschicht 1030 oder der Grenzfläche zwischen der Isolierschicht 1050 und der dielektrischen Zwischenschicht 1070. Das Isoliermaterial für den Trennungsstopfen 1070 kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), SiOCN, Fluorid-dotiertes Silikatglas (FSG) oder ein dielektrisches Material mit niedrigem K-Wert umfassen und kann das gleiche Material sein wie, oder ein anderes Material sein als, die Materialien für das Isoliermaterial für die Isolierschicht 1050 und/oder die dielektrische Zwischenschicht 1070.
  • Das Isoliermaterial für den Trennungsstopfen 1070 kann das gleiche Material sein wie, oder ein anderes Material sein als, das Isoliermaterial für die Isolierschicht 1050 und/oder die dielektrische Zwischenschicht 1070.
  • In einer Ausführungsform der vorliegenden Offenbarung ist ein unterer Abschnitt der Gate-Elektrode 1040 auf eine Tiefe D11 in die Isolierschicht eingebettet.
  • 5A-5E zeigen eine beispielhafte perspektivische Ansicht des umschlossenen Abschnitts B von 4C gemäß einigen Ausführungsformen der vorliegenden Offenbarung. 6A-6F zeigen eine beispielhafte Querschnittsansicht des umschlossenen Abschnitts B von 4C entlang der X-Richtung, die nicht die Rippenstrukturen quert (zum Beispiel zwischen den Rippenstrukturen), gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung ist eine Aussparung 1055 in der Oberseite der Isolierschicht 1050 angeordnet. Die Materialien, die die Gate-Elektrode 1040 bilden, werden in die Aussparung 1055 gefüllt. Dementsprechend ist eine Höhe H11 der Gate-Struktur 1041, die die Elektrode 1040 und die Gate-Dielektrikumschicht 1030 umfasst, größer als eine Höhe H12 der Seitenwand-Isolierungsschichten 1080. Die Differenz D12 zwischen H11 und H12 liegt in einer Ausführungsform in einem Bereich von etwa 1 nm bis 200 nm. Der Minimumwert von D12 kann ein beliebiger Wert von 1 nm, 3 nm, 10 nm, 80 nm, 120 nm oder 150 nm sein, und der Maximumwert von D12 kann ein beliebiger Wert von 5 nm, 30 nm, 80 nm, 120 nm, 150 nm oder 200 nm sein.
  • Wie in 5A und 6A gezeigt, ist in einer Ausführungsform der vorliegenden Offenbarung eine Breite W14 der Aussparung 1055 in der X-Richtung im Wesentlichen die gleiche wie eine Breite W13 der Gate-Struktur 1041, die die Elektrode 1040 und die Gate-Dielektrikumschicht 1030 umfasst. Wie in 6B gezeigt, kann eine Breite W15 am Boden der Aussparung in einigen Ausführungsformen kleiner sein als W13. Die Breite W15 kann in einigen Ausführungsformen in einem Bereich von etwa 1/2 bis etwa 2/3 von W13 liegen, und kann in einer anderen Ausführungsform in einem Bereich von etwa 2/3 bis etwa 3/4 von W13. Eine Wand der Aussparung kann eine Oberfläche mit einem flachen Profil (gerade Wand) oder einem gekrümmten Profil (gekrümmte Wand) haben.
  • Wie in 5B und 6C gezeigt, ist in einer weiteren Ausführungsform der vorliegenden Offenbarung eine Breite W16 der Aussparung 1055 größer als die Breite W13 der Gate-Struktur. Die Wand der Aussparung kann im Wesentlichen flach sein. Da die Breite W16 größer ist als die Breite W13, sind die Materialien, aus denen die Gate-Struktur besteht, unter der Seitenwand-Isolierungsschicht 1080 angeordnet. Die Grenzfläche zwischen der Gate-Struktur 1041 und der Isolierschicht 1050 ist unter der Seitenwand-Isolierungsschicht 1080 angeordnet. Genauer gesagt, ist ein Ende des Metallmaterials, das die Gate-Elektrode 1040 bildet, unter der Seitenwand-Isolierungsschicht 1080 angeordnet. Die Differenz zwischen W16 und W13 kann in einigen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 20 nm liegen oder kann in anderen Ausführungsformen in einem Bereich von etwa 2 nm bis etwa 10 nm und kann gleich oder weniger dem Doppelten der Dicke der Seitenwand-Isolierungsschicht 1080 sein. Oder anders ausgedrückt: ΔW11, wie in 6A gezeigt (die Differenz zwischen einem lateralen Ende der Aussparung 1055 und der Seitenfläche der Seitenwand-Isolierungsschicht 1080), kann in einem Bereich von etwa 0,5 nm bis etwa 10 nm oder von etwa 1 nm bis etwa 5 nm liegen. In bestimmten Ausführungsformen kann das Ende des Metallmaterials, das die Gate-Elektrode 1040 bildet, unter der dielektrischen Zwischenschicht 1070 über die Seitenwand-Isolierungsschicht 1080 hinaus angeordnet sein. In einem solchen Fall sollte jedoch die Breite W16, W16a, W16b oder W16c so justiert werden, dass ein Kurzschluss zwischen zwei benachbarten Gate-Elektroden unter der dielektrischen Zwischenschicht 1070 vermieden wird.
  • Wie in 5C-5E und 6D-6E gezeigt, ist in einer weiteren Ausführungsform der vorliegenden Offenbarung eine maximale Breite W16a, W16b oder W16c der Aussparung 1055 größer als die Breite W13 der Gate-Struktur, und die Wand der Aussparung 1055 hat ein gekrümmtes Profil.
  • In den 5C und 6D befindet sich die maximale Breite W16a auf einer Tiefe zwischen 0 und 1/3 von D12 von der obersten Fläche der Isolierschicht 1050 (eine Ebene der Grenzfläche zwischen der Isolierschicht 1050 und der dielektrischen Zwischenschicht 1070 und/oder der Seitenwand-Isolierungsschicht 1080).
  • In den 5D und 6E befindet sich die maximale Breite W16b auf einer Tiefe zwischen 1/3 und 2/3 von D12 von der obersten Fläche der Isolierschicht 1050.
  • In den 5E und 6F befindet sich die maximale Breite W16c auf einer Tiefe zwischen 2/3 von D12 und D12 von der obersten Fläche der Isolierschicht 1050.
  • Mit den oben beschriebenen Strukturen der Aussparung in der Isolierschicht 1050 und den in die Aussparung eingefüllten Gate-Elektrodenmaterialien ist es möglich, eine Oberfläche der Kanalschicht der durch die Gate-Elektrode zu bedeckenden Rippenstruktur zu vergrößern. In den Strukturen der 5A, 6A und 6B kann die Oberfläche vertikal vergrößert werden, und in den Strukturen der 5B-5E und 6C6F kann die Oberfläche vertikal und horizontal vergrößert werden.
  • Entlang der Y-Richtung, wie in 6G gezeigt, kann die Aussparung 1055 auch unter den Trennungsstopfen 1060 dringen. In 6G ist die Gate-Dielektrikumschicht nicht gezeigt. Ein Betrag des Eindringens ΔW11' kann in einem Bereich von etwa 0,5 nm bis etwa 10 nm oder von etwa 1 nm bis etwa 5 nm liegen. In einigen Ausführungsformen ist ΔW11' null. Der Betrag ΔW11' kann in bestimmten Ausführungsformen gleich ΔW11 (siehe 6C) oder kleiner als ΔW11 sein. In einer weiteren Ausführungsform kann der Betrag ΔW11' größer als ΔW11 sein. Die Tiefe D11' ist im Wesentlichen die gleiche wie die in den 6A-6C gezeigte Tiefe D12, und die Aussparung 1055 unter dem Trennungsstopfen 1060 hat ebenfalls im Wesentlichen die gleichen Formen wie die in den 5A-6C gezeigten Formen. In einer weiteren Ausführungsform braucht die Aussparung 1055 nicht unter den Trennungsstopfen 1060 zu dringen.
  • 7-14 zeigen Querschnittsansichten von beispielhaften sequenziellen Operationen der Herstellung des FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung. Es versteht sich, dass weitere Operationen vor, während und nach den durch die 7-14 gezeigten Operationen bereitgestellt werden können und dass einige der unten beschriebenen Operationen für weitere Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Operationen kann untereinander austauschbar sein. Des Weiteren sind die allgemeinen Operationen für die Herstellung einer Metall-Gate-Struktur über der Rippenstruktur durch Gate-Ersetzungstechnologien in der US-Patentpublikation Nr. 2013/016176 offenbarten, deren gesamter Inhalt hiermit durch Bezugnahme in den vorliegenden Text aufgenommen wird.
  • Die Operationen für die Herstellung eines Halbleiterbauelements in dieser Ausführungsform umfassen allgemein - neben anderen Operationen - das Ausbilden einer ersten Rippenstruktur und einer zweiten Rippenstruktur, die sich in einer ersten Richtung erstrecken. Eine Dummy-Elektrodenstruktur wird gebildet. Die Dummy-Elektrodenstruktur umfasst eine Dummy-Elektrodenschicht, Seitenwand-Isolierungsschichten, die an beiden vertikalen Seiten der Dummy-Elektrodenschicht angeordnet sind, und dielektrische Zwischenschichten, die an beiden vertikalen Seiten der Seitenwand-Isolierungsschichten angeordnet sind. Die Dummy-Elektrodenstruktur ist über einer Isolierschicht angeordnet und erstreckt sich in einer zweiten Richtung senkrecht zur ersten Richtung. Die Dummy-Elektrodenschicht wird so strukturiert, dass die Dummy-Elektrodenschicht in mindestens eine erste Dummy-Elektrode und eine zweite Dummy-Elektrode unterteilt werden, die durch eine Öffnung getrennt sind. Die erste Dummy-Elektrodenschicht bedeckt einen Abschnitt der ersten Rippenstruktur, und die zweite Dummy-Elektrodenschicht bedeckt die zweite Rippenstruktur. Ein Trennungsstopfen wird durch Ausfüllen der Öffnung mit einem Isoliermaterial ausgebildet. Die erste und die zweite Dummy-Elektrode werden entfernt, so dass ein erster Elektrodenraum und ein zweiter Elektrodenraum ausgebildet werden und der Trennungsstopfen zwischen dem ersten Elektrodenraum und dem zweiten Elektrodenraum freigelegt wird. Eine Oberfläche der Isolierungsschicht in dem ersten und dem zweiten Elektrodenraum wird so geätzt, dass eine erste Aussparung in dem ersten Raum und eine zweite Aussparung in dem zweiten Raum gebildet werden. Eine erste Gate-Struktur und eine zweite Gate-Struktur werden in dem ersten Elektrodenraum bzw. in dem zweiten Elektrodenraum ausgebildet. Laterale Enden von mindestens einer der ersten Aussparung und der zweiten Aussparung entlang der ersten Richtung dringen unter die Seitenwand-Isolierungsschichten. Mindestens eine der ersten Aussparung und der zweiten Aussparung hat ein gekrümmtes Profil in einem Querschnitt entlang der ersten Richtung.
  • Um eine Rippenstruktur herzustellen, wird beispielsweise durch einen thermischen Oxidationsprozess und/oder einen chemischen Aufdampfungs (CVD)-Prozess eine Maskenschicht über dem Substrat 1010 ausgebildet. Das Substrat 1010 ist zum Beispiel ein Siliziumsubstrat vom p-Typ, wobei eine Störatomkonzentration in einem Bereich von etwa 1,12 × 1015 cm-3 bis etwa 1,68 × 1015 cm-3 liegt. In anderen Ausführungsformen ist das Substrat 1010 ein Siliziumsubstrat vom n-Typ, wobei eine Störatomkonzentration in einem Bereich von etwa 0,905 × 1015 cm-3 bis etwa 2,34 × 1015 cm-3 liegt. Die Maskenschicht umfasst in einigen Ausführungsformen zum Beispiel eine Kontaktinseloxid (zum Beispiel Siliziumoxid)-Schicht und eine Siliziumnitridmaskenschicht.
  • Die Dicke der Kontaktinseloxidschicht liegt in einigen Ausführungsformen in einem Bereich von etwa 2 nm bis etwa 15 nm, und die Dicke der Siliziumnitridmaskenschicht liegt in einem Bereich von etwa 2 nm bis etwa 50 nm. Des Weiteren wird eine Maskenstruktur über der Maskenschicht ausgebildet. Die Maskenstruktur ist zum Beispiel eine Fotoresiststruktur, die durch Fotolithografie ausgebildet.
  • Unter Verwendung der Maskenstruktur als eine Ätzmaske wird eine Hartmaskenstruktur 1100 der Kontaktinseloxidschicht 1106 und der Siliziumnitridmaskenschicht 1107 ausgebildet. Die Breite der Hartmaskenstruktur liegt in einigen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 40 nm. In bestimmten Ausführungsformen liegt die Breite der Hartmaskenstrukturen in einem Bereich von etwa 7 nm bis etwa 12 nm.
  • Wie in 7 gezeigt, wird das Substrat 1010 - unter Verwendung der Hartmaskenstruktur als eine Ätzmaske - durch Grabenätzen unter Verwendung eines Trockenätzverfahrens und/oder eines Nassätzverfahrens zu Rippenstrukturen 1020 strukturiert. Eine Höhe der Rippenstruktur 1020 liegt in einem Bereich von etwa 100 nm bis etwa 300 nm. In bestimmten Ausführungsformen liegt die Höhe in einem Bereich von etwa 50 nm bis etwa 100 nm. Wenn die Höhen der Rippenstrukturen nicht gleichmäßig sind, so kann die Höhe des Substrats von der Ebene aus gemessen werden, die den durchschnittlichen Höhen der Rippenstrukturen entspricht.
  • In dieser Ausführungsform wird ein Volumensiliziumwafer als ein Ausgangsmaterial verwendet und bildet das Substrat 1010. Jedoch können in einigen Ausführungsformen andere Arten von Substraten als das Substrat 1010 verwenden werden. Zum Beispiel kann ein Siliziumauf-Isolator (SOI)-Wafer als ein Ausgangsmaterial verwenden werden, und die Isolatorschicht des SOI-Wafers bildet das Substrat 1010, und die Siliziumschicht des SOI-Wafers wird für die Rippenstrukturen 1020 verwendet.
  • Wie in 8 gezeigt, wird eine Isolierschicht 1050 über dem Substrat 1010 ausgebildet, um die Rippenstruktur 1020 vollständig zu bedecken.
  • Die Isolierschicht 1050 umfasst eine oder mehrere Schichten aus Isoliermaterialien, wie zum Beispiel Siliziumoxid, Siliziumoxynitrid oder Siliziumnitrid, die durch LPCVD (chemische Niederdruckaufdampfung), Plasma-CVD oder fließfähige CVD ausgebildet. Bei der fließfähigen CVD werden fließfähige dielektrische Materialien anstelle von Siliziumoxid abgeschieden. Fließfähige dielektrische Materialien können, wie schon ihr Name sagt, während der Abscheidung „fließen“, um Spalten oder Räume mit einem hohen Seitenverhältnis auszufüllen. Gewöhnlich werden verschiedene chemische Zusammensetzungen zu Silizium-haltigen Vorläufern hinzugefügt, damit der abgeschiedene Film fließen kann. In einigen Ausführungsformen werden Stickstoffhydridbindungen hinzugefügt. Zu Beispielen fließfähiger dielektrischer Vorläufer, insbesondere fließfähiger Siliziumoxid-Vorläufer, gehören ein Silikat, ein Siloxan, ein Methylsilsesquioxan (MSQ), ein Wasserstoffsilsesquioxan (HSQ), ein MSQ/HSQ, ein Perhydrosilazan (TCPS), ein Perhydropolysilazan (PSZ), ein Tetraethylorthosilikat (TEOS) oder ein Silylamin, wie zum Beispiel Trisilylamin (TSA). Diese fließfähigen Siliziumoxidmaterialien werden in einem aus mehreren Operationen bestehenden Prozess ausgebildet. Nachdem der fließfähige Film abgeschieden wurde, wird er ausgehärtet und dann ausgeheilt, um ein oder mehrere unerwünschte Elemente zu entfernen, um Siliziumoxid zu bilden. Wenn das eine oder die mehreren unerwünschten Elemente entfernt werden, so verdichtet sich der fließfähige Film und schrumpft. In einigen Ausführungsformen werden mehrere Ausheilungsprozesse ausgeführt. Der fließfähige Film wird mehr als einmal ausgehärtet und ausgeheilt. Der fließfähige Film kann mit Bor und/oder Phosphor dotiert werden. Die Isolierschicht 50 kann in einigen Ausführungsformen durch eine oder mehrere Schichten aus SOG, SiO, SiON, SiOCN und/oder Fluorid-dotiertem Silikatglas (FSG) gebildet werden.
  • Nach dem Ausbilden der Isolierschicht 1050 wird eine Planarisierungsoperation ausgeführt, um einen Teil der Isolierschicht 1050 und der Maskenschicht 1100, die die Kontaktinseloxidschicht 1106 und die Siliziumnitridmaskenschicht 1107 umfasst, zu entfernen. Dann wird die Isolierschicht 1050 weiter entfernt, so dass ein oberer Teil der Rippenstruktur 1020, die eine Kanalschicht werden soll, frei gelegt, wie in 9 gezeigt.
  • Nach dem Ausbilden der Isolierschicht 1050 kann ein thermischer Prozess, wie zum Beispiel ein Ausheilungsprozess, ausgeführt werden, um die Qualität der Isolierschicht 1050 zu verbessern. In bestimmten Ausführungsformen wird der thermische Prozess unter Verwendung eines schnellen thermischen Ausheilens (Rapid Thermal Annealing, RTA) bei einer Temperatur in einem Bereich von etwa 900°C bis etwa 1050°C über eine Dauer von etwa 1,5 Sekunden bis etwa 10 Sekunden in einer Inertgasumgebung, wie zum Beispiel einer N2-, Ar- oder He-Umgebung, ausgeführt.
  • Eine Opfer-Gate-Dielektrikumschicht 1105 und eine Polysiliziumschicht werden über der Isolierschicht 1050 und den frei liegenden Rippenstrukturen 1020 ausgebildet, und dann werden Strukturierungsoperationen ausgeführt, um eine Poly-Gate-Schicht 1110 zu erhalten, die aus Polysilizium besteht. Die Opfer-Gate-Dielektrikumschicht 1105 kann eine oder mehrere Schichten aus Siliziumoxid, Siliziumnitrid oder Siliziumoxynitrid sein, die durch CVD, PVD, ALD, Elektronenstrahlverdampfung oder einen anderen geeigneten Prozess ausgebildet werden. Eine Dicke der Polysiliziumschicht liegt in einigen Ausführungsformen in einem Bereich von etwa 5 bis etwa 100 nm.
  • Seitenwand-Isolierungsschichten 1080 werden ebenfalls auf beiden vertikalen Seiten der Poly-Gate-Schicht 1110 ausgebildet.
  • Des Weiteren wird eine dielektrische Zwischenschicht 1070 in Räumen zwischen den Poly-Gate-Schichten 1110, den Seitenwand-Isolierungsschichten 1080 und über der Poly-Gate-Schicht 1110 ausgebildet. Planarisierungsoperationen, wie zum Beispiel ein Rückätzprozess und/oder ein chemisch-mechanischer Polier (CMP)-Prozess, werden ausgeführt, um die in den 10A-10C gezeigte Struktur zu erhalten. 10A ist die Querschnittsansicht, 10B ist die Draufsicht, und 10C ist eine perspektivische Ansicht des FinFET-Bauelements, nachdem die Poly-Gate-Schicht 1110 und die dielektrische Zwischenschicht 1070 ausgebildet wurden. 10A ist die Querschnittsansicht entlang der Linie Y1-Y1' in 10B, und 10C entspricht dem umschlossenen Abschnitt C in 10B.
  • Wie in den 10B und 10C gezeigt, werden in bestimmten Ausführungsformen die Poly-Gate-Schichten 1110 in einer Leitung-und-Raum-Anordnung ausgebildet, die sich in einer einzigen Richtung mit einer konstanten Beabstandung erstreckt. Die Poly-Gate-Schicht 1110 kann auch eine andere Leitung-und-Raum-Anordnung umfassen, die sich in einer anderen Richtung senkrecht zu einer bestimmten Richtung erstreckt.
  • Wie in 11 gezeigt, wird eine Maskenstruktur 1120 über der in 10C gezeigten Struktur ausgebildet. Die Maskenstruktur 1120 wird beispielsweise durch eine Fotoresistschicht mit einem Schlitz 1125 ausgebildet. Eine Breite des Schlitzes 1125 liegt in einigen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 100 nm.
  • Wie in 12 gezeigt, wird unter Verwendung der Maskenstruktur 1120 ein Teil der Poly-Gate-Schicht geätzt. In 12 und danach wurde eine einzelne Schicht 1070A der dielektrischen Zwischenschichten 1070 weggelassen, um die geätzte Poly-Gate-Schicht 1110 zu veranschaulichen, während andere Schichten 1070B und 1070C weiterhin gezeigt sind. Das Ätzen der Poly-Gate-Schicht wird in einigen Ausführungsformen durch Plasmaätzen unter Verwendung von Gasen, wie zum Beispiel CH4, CF4, CH2F2, CHF3, O2, HBr, Cl2, NF3, N2 und/oder He, unter einem Druck von 3 bis 20 mTorr ausgeführt.
  • Die Maskenstruktur 1120 (Fotoresiststruktur) wird mit einem Ashing-Prozess und/oder einem Nassreinigungsprozess entfernt.
  • 13 zeigt die resultierende Struktur, nachdem Öffnungen 1130, die die Poly-Gate-Schichten 1110 trennen, ausgebildet werden. In 13 ist die obere Form der Öffnung 1130 kreisrund. Jedoch kann die Form in Abhängigkeit von den Abmessungen der Struktur, den Strukturierungsbedingungen der Maskenstruktur 1120 und/oder den Ätzbedingungen für die Poly-Gate-Schicht 1110 auch rechteckig, rechteckig mit gerundeten Ecken oder ellipsoid sein.
  • Es ist auch anzumerken, dass die Querschnittsansicht der Öffnung 1130 eine verjüngte Form mit einer größeren Größe oben und einer kleineren Größe unten, eine gerade Form oder eine umgekehrte verjüngte Form mit einer kleineren Größe oben und einer größeren Größe unten hat.
  • Ein Isoliermaterial wird über der in 13 gezeigten Struktur beispielsweise unter Verwendung eines CVD-Prozesses ausgebildet, und die Öffnung 1130 wird mit dem Isoliermaterial gefüllt. Der CVD-Prozess kann einen LPCVD-Prozess, einen Plasma-CVD-Prozess und/oder einen fließfähigen CVD-Prozess umfassen. In dem fließfähigem CVD-Prozess können in einigen Ausführungsformen Gase wie zum Beispiel SiH4, NH3, N2, O2, N2O, Cl2 und/oder NO2 verwendet werden, und die Abscheidung wird bei einer Temperatur in einem Bereich von etwa 200°C bis etwa 1000°C ausgeführt.
  • Nachdem der unnötige Abschnitt des Isoliermaterials, der über den Poly-Gate-Schichten, den Seitenwand-Isolierungsschichten und den dielektrischen Zwischenschichten ausgebildet wurde, durch Planarisierungsoperationen entfernt wurde, werden Trennungsstopfen 1060 erhalten, wie in 14 gezeigt. Die Planarisierungsoperationen können einen CMP- und/oder einen Rückätzprozess umfassen.
  • Nach dem Ausbilden der Trennungsstopfen 1060 werden die Poly-Gate-Schichten 1110 durch Trockenätzen und/oder Nassätzen entfernt. Durch Entfernen der Poly-Gate-Schichten 1110 werden die Trennungsstopfen 1060 frei gelegt, wie in 15 gezeigt. Da die oberen Abschnitte der Rippenstrukturen 1020 durch das Gateoxid 1105 bedeckt sind, werden die Rippenstrukturen 1020 nicht in dem Poly-Gate-Ätzprozess geätzt.
  • Wie in 16 gezeigt, die eine vergrößerte Ansicht des umschlossenen Abschnitts B in 15 ist, werden die Opfer-Gate-Dielektrikumschicht 1105 und ein Abschnitt der Isolierschicht 1050 geätzt. Durch dieses Ätzen wird die Aussparung 1055 in der Isolierschicht 50 an Abschnitten neben den Rippenstrukturen 1020 und in einigen Ausführungsformen unter der Seitenwand-Isolierungsschicht 1080 ausgebildet. Dieser Ätzprozess kann isotropes Trockenätzen umfassen. Zum Beispiel wird transformationsgekoppeltes Plasma (TCP) mit Prozessgasen wie zum Beispiel CH2F2, SF6, O2, HBr, He, Cl2, NF3, CF4 und/oder N2 bei einem geringen Druck von etwa 1 bis 100 Torr verwendet.
  • Die Tiefe der Aussparung 1055 in der Oberseite der Isolierschicht 1050 liegt in einer Ausführungsform in einem Bereich von etwa 1 nm bis 200 nm. Der Minimumwert der Tiefe der Aussparung kann ein beliebiger Wert von 1 nm, 3 nm, 10 nm, 80 nm, 120 nm oder 150 nm sein, und der Maximumwert der Tiefe der Aussparung kann ein beliebiger Wert von 5 nm, 30 nm, 80 nm, 120 nm, 150 nm oder 200 nm sein.
  • In einer Ausführungsform der vorliegenden Offenbarung ist eine Breite der Aussparung in der X-Richtung im Wesentlichen die gleiche wie eine Breite des Raumes, der durch die Seitenwand-Isolierungsschichten 1080 gebildet wird. Eine Breite am Boden der Aussparung kann in einigen Ausführungsformen kleiner sein als die Breite des Raumes. Die Breite des Aussparungsbodens kann in einigen Ausführungsformen in einem Bereich von etwa 1/2 bis etwa 2/3 der Breite des Raumes liegen und kann in anderen Ausführungsformen in einem Bereich von etwa 2/3 bis etwa 3/4 der Breite des Raumes liegen. Eine Wand der Aussparung kann flach oder gekrümmt sein.
  • In einer weiteren Ausführungsform der vorliegenden Offenbarung ist eine Breite der Aussparung 1055 größer als die Breite des Raumes, der durch die Seitenwand-Isolierungsschicht 1080 gebildet wird. Die Wand der Aussparung 1055 kann im Wesentlichen flach sein. Da die Breite der Aussparung größer ist als die Breite des Raumes. Ein laterales Ende (in der X-Richtung) der Aussparung 1055 ist unter der Seitenwand-Isolierungsschicht 1080 angeordnet. Die Differenz zwischen der Breite der Aussparung und der Breite des Raumes kann in einigen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 10 nm liegen oder kann in anderen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 5 nm liegen und kann gleich oder weniger als das Doppelte der Dicke der Seitenwand-Isolierungsschicht 1080 sein.
  • In einer weiteren Ausführungsform der vorliegenden Offenbarung ist eine maximale Breite der Aussparung 1055 größer als die Breite des Raumes, der durch die Seitenwand-Isolierungsschichten 1080 gebildet wird, und die Aussparung 1055 hat ein gekrümmte Profil. Die maximale Breite kann auf einer Tiefe zwischen 0 und 1/3 der Tiefe der Aussparung von der obersten Oberfläche der Isolierschicht 1050 angeordnet sein (eine Grenzflächenebene zwischen der Isolierschicht 1050 und der dielektrischen Zwischenschicht 1070 und/oder der Seitenwand-Isolierungsschicht 1080), kann auf einer Tiefe zwischen 1/3 und 2/3 der Tiefe der Aussparung angeordnet sein oder kann auf einer Tiefe zwischen 2/3 der Tiefe der Aussparung und des Bodens der Aussparung angeordnet sein.
  • Nach den Operationen in 16 wird eine Metall-Gate-Struktur in den Raum zwischen dem Trennungsstopfen, der durch Entfernen der Poly-Gate-Schichten 1110 geschaffen wird, und in einigen Ausführungsformen unter der Seitenwand-Isolierungsschicht 1080 ausgebildet, wodurch die in den 17 und 5A-5E gezeigte Struktur erhalten wird.
  • Es versteht sich, dass die in 17 gezeigte Vorrichtung weiteren CMOS-Prozessen unterzogen werden kann, um verschiedene Strukturelemente zu bilden, wie zum Beispiel Kontakte oder Durchkontaktierungen, Interconnect-Metallschichten, dielektrische Schichten, Passivierungsschichten usw.
  • Es versteht sich, dass in der vorliegenden Erfindung nicht unbedingt alle Vorteile besprochen wurden, dass kein bestimmter Vorteil für alle Ausführungsformen oder Beispiele erforderlich ist, und dass andere Ausführungsformen oder Beispiele andere Vorteile bieten können.
  • Mit den oben beschriebenen Strukturen der Aussparung in der Isolierschicht und den in die Aussparung gefüllten Gate-Elektrodenmaterialien ist es möglich, eine Oberfläche der Kanalschicht der durch die Gate-Elektrode zu bedeckenden Rippenstruktur zu vergrößern. Mit den oben beschriebenen Strukturen der Aussparung in der Isolierschicht unterhalb der Ebene der Grenzfläche zwischen der Isolierschicht und der dielektrischen Zwischenschicht und den in die Aussparung gefüllten Gate-Elektrodenmaterialien ist es möglich, eine Oberfläche der Kanalschicht der einen oder mehreren Rippenstrukturen zu vergrößern, die durch die eine oder die mehreren Gate-Elektroden bedeckt werden sollen. Die Oberfläche kann vertikal und/oder horizontal vergrößert werden, wodurch die Leistung des FinFET verbessert werden kann.
  • Gemäß einem Aspekt der vorliegenden Offenbarung umfasst ein Halbleiterbauelement ein erstes FinFET-Bauelement. Das FinFET-Bauelement umfasst eine Rippenstruktur, die sich in einer ersten Richtung erstreckt und die sich von einer Isolierschicht erstreckt. Das FinFET-Bauelement umfasst außerdem einen Gate-Elektroden-Stapel, der eine Gate-Elektrodenschicht, eine Gate-Dielektrikumschicht, Seitenwand-Isolierungsschichten, die auf beiden vertikalen Seiten der Gate-Elektrodenschicht angeordnet sind, und dielektrische Zwischenschichten, die auf beiden vertikalen Seiten der Seitenwand-Isolierungsschichten angeordnet sind, umfasst. Der Gate-Elektroden-Stapel ist über der Isolierschicht angeordnet, bedeckt einen Abschnitt der Rippenstruktur und erstreckt sich in einer zweiten Richtung senkrecht zur ersten Richtung. Eine Aussparung wird in einer Oberseite der Isolierschicht ausgebildet, die nicht durch die Seitenwand-Isolierungsschichten und die dielektrischen Zwischenschichten bedeckt ist. Mindestens ein Abschnitt der Gate-Elektrodenschicht und der Gate-Dielektrikumschicht füllt die Aussparung.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung umfasst ein Halbleiterbauelement ein FinFET-Bauelement. Das FinFET-Bauelement umfasst eine erste Rippenstruktur, einen ersten Gate-Elektroden-Stapel, eine zweite Rippenstruktur, einen zweiten Gate-Elektroden-Stapel und einen Trennungsstopfen, der den ersten Gate-Elektroden-Stapel und den zweiten Gate-Elektroden-Stapel trennt. Die erste Rippenstruktur erstreckt sich in einer ersten Richtung und erstreckt sich von einer Isolierschicht. Der erste Gate-Elektroden-Stapel umfasst eine erste Gate-Elektrodenschicht, eine erste Gate-Dielektrikumschicht, erste Seitenwand-Isolierungsschichten, die auf beiden vertikalen Seiten der ersten Gate-Elektrodenschicht angeordnet sind, und erste dielektrische Zwischenschichten, die auf beiden vertikalen Seiten der erste Seitenwand-Isolierungsschichten angeordnet sind. Der erste Gate-Elektroden-Stapel ist über der Isolierschicht angeordnet, bedeckt einen Abschnitt der ersten Rippenstruktur und erstreckt sich in einer zweiten Richtung senkrecht zur ersten Richtung. Die zweite Rippenstruktur erstreckt sich in der ersten Richtung und erstreckt sich von der Isolierschicht. Der zweite Gate-Elektroden-Stapel umfasst eine zweite Gate-Elektrodenschicht, eine zweite Gate-Dielektrikumschicht, zweite Seitenwand-Isolierungsschichten, die auf beiden vertikalen Seiten der zweiten Gate-Elektrodenschicht angeordnet sind, und zweite dielektrische Zwischenschichten, die auf beiden vertikalen Seiten der zweiten Seitenwand-Isolierungsschichten angeordnet sind. Der zweite Gate-Elektroden-Stapel ist über der Isolierschicht angeordnet, bedeckt einen Abschnitt der zweiten Rippenstruktur und erstreckt sich in der zweiten Richtung im Wesentlichen senkrecht zur ersten Richtung. Eine erste Aussparung wird in einer Oberseite der Isolierschicht ausgebildet, die nicht durch die ersten und zweiten Seitenwand-Isolierungsschichten und die ersten und zweiten dielektrischen Zwischenschichten bedeckt ist. Eine zweite Aussparung wird in der Oberseite der Isolierschicht ausgebildet, die nicht durch die ersten und zweiten Seitenwand-Isolierungsschichten und die ersten und zweiten dielektrischen Zwischenschichten bedeckt ist. Mindestens ein Abschnitt der ersten Gate-Elektrodenschicht und der ersten Gate-Dielektrikumschicht füllt die erste Aussparung, und mindestens ein Abschnitt der zweiten Gate-Elektrodenschicht und der zweiten Gate-Dielektrikumschicht füllt die zweite Aussparung.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung umfasst ein Halbleiterbauelement ein FinFET-Bauelement. Das FinFET-Bauelement umfasst eine Rippenstruktur, die sich in einer ersten Richtung erstreckt und die sich von einer Isolierschicht erstreckt. Das FinFET-Bauelement umfasst außerdem eine dielektrische Zwischenschicht, die über der Isolierschicht angeordnet ist. Das FinFET-Bauelement umfasst einen Gate-Elektroden-Stapel, der eine Gate-Elektrodenschicht und eine Gate-Dielektrikumschicht umfasst. Der Gate-Elektroden-Stapel ist über der Isolierschicht angeordnet, bedeckt einen Abschnitt der Rippenstruktur und erstreckt sich in einer zweiten Richtung im Wesentlichen senkrecht zur ersten Richtung. Das FinFET-Bauelement umfasst des Weiteren eine Seitenwand-Isolierungsschicht, die an einer Innenwand eines in der Isolierschicht ausgebildeten Raumes angeordnet ist. Der Gate-Elektroden-Stapel ist in dem Raum angeordnet. Ein Boden des Raumes befindet sich unter einem Boden der dielektrischen Zwischenschicht.
  • Gemäß einer weiteren Ausführungsform einer Halbleiterstruktur und Verfahren zum Bilden der Halbleiterstrukturen umfasst die Halbleiterstruktur eine Rippenstruktur und eine Isolierschicht, die um die Rippenstruktur herum ausgebildet ist. Eine Gate-Struktur wird über die Rippenstruktur hinweg ausgebildet und erstreckt sich über die Isolierschicht. Des Weiteren umfasst die Gate-Struktur einen Verlängerungsabschnitt, der sich in die Isolierschicht hinein erstreckt, so dass eine Wirkfläche der Struktur vergrößert wird. Dementsprechend können die elektrischen Eigenschaften der Halbleiterstruktur durch den Verlängerungsabschnitt der Gate-Struktur justiert werden, und die Leistung und Gleichmäßigkeit der Halbleiterstruktur können verbessert werden.
  • In einigen Ausführungsformen wird eine Halbleiterstruktur bereitgestellt. Die Halbleiterstruktur umfasst ein Substrat und eine Rippenstruktur, die über dem Substrat ausgebildet ist. Die Halbleiterstruktur umfasst des Weiteren eine Isolierschicht, die um die Rippenstruktur herum ausgebildet ist, und eine Gate-Struktur, die über die Rippenstruktur hinweg ausgebildet ist. Des Weiteren umfasst die Gate-Struktur einen ersten Abschnitt, der über der Rippenstruktur ausgebildet ist, und einen zweiten Abschnitt, der über der Isolierschicht ausgebildet ist, und der zweite Abschnitt der Gate-Struktur umfasst einen Verlängerungsabschnitt, der sich in die Isolierschicht hinein erstreckt.
  • Der Verlängerungsabschnitt des zweiten Abschnitts der Gate-Struktur kann eine Dicke in einem Bereich von etwa 1 nm bis etwa 200 nm haben. Die Halbleiterstruktur kann des Weiteren einen Abstandshalter umfassen, der an einer Seitenwand des zweiten Abschnitts der Gate-Struktur ausgebildet ist. Der Abstandshalter erstreckt sich nicht in die Isolierschicht hinein. In einigen Ausführungsformen ist eine Unterseite des Abstandshalters nicht mit einer Unterseite des zweiten Abschnitts der Gate-Struktur über der Isolierschicht bündig. Der Abstandshalter kann eine erste Höhe haben, und der zweite Abschnitt der Gate-Struktur hat eine zweite Höhe, die größer ist als die erste Höhe. Eine dielektrische Schicht wird unter den Abstandshaltern ausgebildet und steht mit der Gate-Struktur in direktem Kontakt. Der erste Abschnitt der Gate-Struktur kann eine erste Breite haben, und der Verlängerungsabschnitt des zweiten Abschnitts der Gate-Struktur kann eine zweite Breite haben, die größer ist als die erste Breite. Eine Differenz zwischen der ersten Breite und der zweiten Breite liegt in einem Bereich von etwa 0,5 nm bis etwa 20 nm. Die Gate-Struktur kann eine Unterseite haben, die im Wesentlichen mit einer Unterseite der Rippenstruktur bündig ist oder unterhalb davon liegt.
  • In einigen Ausführungsformen wird eine Halbleiterstruktur bereitgestellt. Die Halbleiterstruktur umfasst ein Substrat und eine Rippenstruktur, die über dem Substrat ausgebildet ist. Die Halbleiterstruktur umfasst des Weiteren eine Isolierschicht, die um die Rippenstruktur herum ausgebildet ist, und eine Gate-Struktur, die über die Rippenstruktur hinweg ausgebildet ist und die sich über der Isolierschicht erstreckt. Die Halbleiterstruktur umfasst des Weiteren einen Abstandshalter, der an einer Seitenwand der Gate-Struktur ausgebildet ist. Des Weiteren hat ein Abschnitt des Abstandshalters, der an der Seitenwand der Gate-Struktur über der Isolierschicht ausgebildet ist, eine erste Höhe, und ein Abschnitt der Gate-Struktur, der über der Isolierschicht ausgebildet ist, hat eine zweite Höhe, die größer ist als die erste Höhe.
  • Eine Differenz zwischen der ersten Höhe und der zweiten Höhe kann in einem Bereich von etwa 1 nm bis etwa 200 nm liegen. Eine dielektrische Schicht kann unter dem Abstandshalter ausgebildet werden und steht in direktem Kontakt mit der Gate-Struktur. Der Abschnitt der Gate-Struktur, der über dem Flachgraben ausgebildet ist, kann einen Verlängerungsabschnitt umfassen, der sich in die Isolierschicht hinein erstreckt. Der Verlängerungsabschnitt kann sich des Weiteren zu einer Position unter dem Abstandshalter erstrecken, so dass sich ein Abschnitt des Verlängerungsabschnitts der Gate-Struktur mit dem Abstandshalter überlappt.
  • In einigen Ausführungsformen wird ein Verfahren für die Herstellung einer Halbleiterstruktur bereitgestellt. Das Verfahren für die Herstellung einer Halbleiterstruktur umfasst das Ausbilden einer Rippenstruktur über einem Substrat und das Ausbilden einer Isolierschicht um die Rippenstruktur über dem Substrat. Das Verfahren für die Herstellung einer Halbleiterstruktur umfasst des Weiteren das Ausbilden einer Dummy-Gate-Struktur über die Rippenstruktur hinweg. Das Verfahren für die Herstellung einer Halbleiterstruktur umfasst des Weiteren das Bilden von Abstandshaltern an Seitenwänden der Dummy-Gate-Struktur. Das Verfahren für die Herstellung einer Halbleiterstruktur umfasst des Weiteren das Entfernen der Dummy-Gate-Struktur, um einen Graben zwischen den Abstandshaltern zu bilden. Das Verfahren für die Herstellung einer Halbleiterstruktur umfasst des Weiteren das Entfernen eines Abschnitts der Isolierschicht, um einen verlängerten Graben zu bilden, der sich in die Isolierschicht hinein erstreckt, und das Ausbilden einer Gate-Struktur in den verlängerten Graben, wobei sich ein Abschnitt der Gate-Struktur in die Isolierschicht hinein erstreckt.
  • Der über der Isolierschicht positionierte Abstandshalter kann eine erste Höhe haben, und die über der Isolierschicht positionierte Gate-Struktur kann eine zweite Höhe haben, die größer ist als die erste Höhe. In einigen Ausführungsformen kann eine dielektrische Schicht ausgebildet werden, bevor die Dummy-Gate-Struktur und die Abstandshalter ausgebildet werden, so dass die Dummy-Gate-Struktur auf einem ersten Abschnitt der dielektrischen Schicht ausgebildet wird und die Abstandshalter auf einem zweiten Abschnitt der dielektrischen Schicht ausgebildet werden. Des Weiteren kann der erste Abschnitt der dielektrischen Schicht entfernt werden, nachdem die Dummy-Gate-Struktur entfernt wurde. Der zweite Abschnitt der dielektrischen Schicht kann in direktem Kontakt mit der Gate-Struktur stehen. Des Weiteren kann in einigen Ausführungsformen ein Abschnitt des zweiten Abschnitts entfernt werden, nachdem die Dummy-Gate-Struktur entfernt wurde. Ein Abschnitt des verlängerten Grabens kann sich des Weiteren zu einer Position unter den Abstandshaltern erstrecken. Beim Ausbilden einer Gate-Struktur in dem Graben kann eine Gate-Dielektrikumschicht über einer Unterseite und Seitenwänden des Grabens ausgebildet werden, eine Austrittsarbeits-Metallschicht kann über der Gate-Dielektrikumschicht ausgebildet werden, und eine Metall-Gate-Elektrodenschicht kann über der Austrittsarbeits-Metallschicht ausgebildet werden.
  • In einer weiteren Ausführungsform umfasst ein Halbleiterbauelement, das durch die oben dargelegten Operationen hergestellt wird, ein FinFET-Bauelement. Das FinFET-Bauelement umfasst eine Rippenstruktur, die sich in einer ersten Richtung erstreckt und die sich von einer Isolierschicht erstreckt; eine dielektrische Zwischenschicht, die über der Isolierschicht angeordnet ist; und einen Gate-Elektroden-Stapel, der eine Gate-Elektrodenschicht und eine Gate-Dielektrikumschicht umfasst. Der Gate-Elektroden-Stapel ist über der Isolierschicht angeordnet und bedeckt einen Abschnitt der Rippenstruktur. Der Gate-Elektroden-Stapel erstreckt sich in einer zweiten Richtung senkrecht zur ersten Richtung. Das FinFET-Bauelement umfasst des Weiteren eine Seitenwand-Isolierungsschicht, die an einer Innenwand eines in der Isolierschicht ausgebildeten Raumes angeordnet ist. Der Gate-Elektroden-Stapel ist in dem Raum angeordnet. Ein Boden des Raumes befindet sich unter einem Boden der dielektrischen Zwischenschicht. In einem Querschnitt entlang der ersten Richtung hat eine vertikale Grenzfläche zwischen dem Material, das den Gate-Elektroden-Stapel bildet, und der Isolierschicht unter der Seitenwand-Isolierungsschicht eine gekrümmte Form.

Claims (14)

  1. Halbleiterbauelement (100), das Folgendes umfasst: ein FinFET-Bauelement, das Folgendes umfasst: eine Rippenstruktur (110), die sich in einer ersten Richtung (x) erstreckt und die sich von einer Isolierschicht (114) erstreckt; und einen Gate-Elektroden-Stapel (130), der eine Gate-Elektrodenschicht (136), eine Gate-Dielektrikumschicht (132), Seitenwand-Isolierungsschichten (120), die auf beiden vertikalen Seiten der Gate-Elektrodenschicht angeordnet sind, und dielektrische Zwischenschichten (126), die auf beiden vertikalen Seiten der Seitenwand-Isolierungsschichten angeordnet sind, umfasst, wobei der Gate-Elektroden-Stapel (130) über der Isolierschicht (114) angeordnet ist und einen Abschnitt der Rippenstruktur (110) bedeckt, wobei sich der Gate-Elektroden-Stapel (130) in einer zweiten Richtung (z) senkrecht zur ersten Richtung erstreckt, wobei: eine Aussparung (130c) in einer Oberseite der Isolierschicht (114) ausgebildet ist, die nicht durch die Seitenwand-Isolierungsschichten (120) und die dielektrischen Zwischenschichten (126) bedeckt ist, und mindestens ein Abschnitt der Gate-Elektrodenschicht (136) und der Gate-Dielektrikumschicht (132) die Aussparung füllt; wobei laterale Enden der Aussparung (130c) jeweils unter die Seitenwand-Isolierungsschichten (120) dringen; und wobei: die Aussparung (1055A) ein gekrümmtes Profil in einem Querschnitt entlang der ersten Richtung (x) hat; und/oder eine Breite eines oberen Abschnitts der Aussparung (1055A) entlang der ersten Richtung (x) am größten ist und die Breiten der restlichen Abschnitte kleiner sind; und/oder eine Breite eines mittleren Abschnitts der Aussparung (1055C) entlang der ersten Richtung (x) am größten ist und die Breiten der restlichen Abschnitte kleiner sind; und/oder eine Breite eines unteren Abschnitts der Aussparung (1055B) entlang der ersten Richtung (x) am größten ist und die Breiten der restlichen Abschnitte kleiner sind.
  2. Halbleiterbauelement nach einem der vorangehenden Ansprüche, wobei die Gate-Elektrode (130) ein Metallmaterial umfasst und das Metallmaterial unter den Seitenwand-Isolierungsschichten (120) angeordnet ist.
  3. Halbleiterbauelement nach einem der vorangehenden Ansprüche, wobei die Gate-Dielektrikumschicht (132) ein dielektrisches Material mit hohem k-Wert umfasst und das dielektrische Material mit hohem k-Wert unter den Seitenwand-Isolierungsschichten (120) angeordnet ist.
  4. Halbleiterbauelement nach einem der vorangehenden Ansprüche, wobei eine Tiefe der Aussparung (130c, 1055) von einer Ebene einer Grenzfläche zwischen der Isolierschicht (114) und den Seitenwand-Isolierungsschichten (120) oder einer Grenzfläche zwischen der Isolierschicht (140) und den dielektrischen Zwischenschichten (126) in einem Bereich von 1 nm bis 200 nm liegt.
  5. Halbleiterbauelement, das Folgendes umfasst: ein FinFET-Bauelement, das Folgendes umfasst: eine erste Rippenstruktur (1020), die sich in einer ersten Richtung (x) erstreckt und die sich von einer Isolierschicht (1050) erstreckt; und einen ersten Gate-Stapel, der eine erste Gate-Elektrodenschicht (1040), eine erste Gate-Dielektrikumschicht (1030), erste Seitenwand-Isolierungsschichten (1080), die auf beiden vertikalen Seiten der ersten Gate-Elektrodenschicht (1040) angeordnet sind, und erste dielektrische Zwischenschichten (1070), die auf beiden vertikalen Seiten der erste Seitenwand-Isolierungsschichten (1080) angeordnet sind, umfasst, wobei der erste Gate-Stapel über der Isolierschicht (1050) angeordnet ist und einen Abschnitt der ersten Rippenstruktur (1020A) bedeckt, wobei sich der erste Gate-Stapel in einer zweiten Richtung (y, z) senkrecht zur ersten Richtung (x) erstreckt; eine zweite Rippenstruktur, die sich in der ersten Richtung (x) erstreckt und die sich von der Isolierschicht erstreckt; einen zweiten Gate-Stapel (1020B), der eine zweite Gate-Elektrodenschicht (1040), eine zweite Gate-Dielektrikumschicht (1030), zweite Seitenwand-Isolierungsschichten (1080), die auf beiden vertikalen Seiten der zweiten Gate-Elektrodenschicht (1040) angeordnet sind, und zweite dielektrische Zwischenschichten (1070), die auf beiden vertikalen Seiten der zweiten Seitenwand-Isolierungsschichten (1080) angeordnet sind, umfasst, wobei der zweite Gate-Stapel über der Isolierschicht (1050) angeordnet ist und einen Abschnitt der zweiten Rippenstruktur (1020B) bedeckt, wobei sich der zweite Gate-Stapel in der zweiten Richtung (y, z) senkrecht zur ersten Richtung (x) erstreckt; und einen Trennungsstopfen (1060), der den ersten Gate-Stapel (1001A) und den zweiten Gate-Stapel (1001B) trennt, wobei: eine erste Aussparung (1055) in einer Oberseite der Isolierschicht (1055) ausgebildet ist, die nicht durch die ersten und zweiten Seitenwand-Isolierungsschichten (1080) und die ersten und zweiten dielektrischen Zwischenschichten (1070) bedeckt ist, eine zweite Aussparung (1055) in der Oberseite der Isolierschicht (1050) ausgebildet ist, die nicht durch die ersten und zweiten Seitenwand-Isolierungsschichten (1080) und die ersten und zweiten dielektrischen Zwischenschichten (1070) bedeckt ist, mindestens ein Abschnitt der ersten Gate-Elektrodenschicht (1040) und der ersten Gate-Dielektrikumschicht (1030) die erste Aussparung (1055) füllt, und mindestens ein Abschnitt der zweiten Gate-Elektrodenschicht (1040) und der zweiten Gate-Dielektrikumschicht (1030) die zweite Aussparung (1055) (1055) füllt.
  6. Halbleiterbauelement nach Anspruch 5, wobei laterale Enden der ersten Aussparung (1055) entlang der ersten Richtung jeweils unter die ersten Seitenwand-Isolierungsschichten (1080) dringen.
  7. Halbleiterbauelement nach Anspruch 5 oder 6, wobei die Aussparung (1055A) ein gekrümmtes Profil in einem Querschnitt entlang der ersten Richtung (x) hat.
  8. Halbleiterbauelement nach einem der Ansprüche 5 bis 7, wobei eine Breite der Aussparung (1055) entlang der ersten Richtung (x) an einem oberen Abschnitt der Aussparung (1055A) am größten ist.
  9. Halbleiterbauelement nach einem der Ansprüche 5 bis 7, wobei eine Breite der Aussparung (1055) entlang der ersten Richtung (x) an einem mittleren Abschnitt der Aussparung (1055C) am größten ist.
  10. Halbleiterbauelement nach einem der Ansprüche 5 bis 7, wobei eine Breite der Aussparung (1055) entlang der ersten Richtung an einem unteren Abschnitt der Aussparung (1055B) am größten ist.
  11. Halbleiterbauelement nach einem der Ansprüche 5 bis 7, wobei ein laterales Ende (ΔW11) der ersten Aussparung (1055) entlang der zweiten Richtung (y) unter den Trennungsstopfen (1060) dringt.
  12. Verfahren für die Herstellung eines Halbleiterbauelements (100), das Folgendes umfasst: Ausbilden einer Rippenstruktur (1020) über einem Substrat (110), wobei sich die Rippenstruktur in einer ersten Richtung (x) erstreckt und von einer Isolierschicht (1050) her frei liegt; Ausbilden einer Dummy-Elektrodenstruktur (1110) über einem Teil der Rippenstruktur (1020), wobei die Dummy-Elektrodenstruktur eine Dummy-Elektrodenschicht, Seitenwand-Isolierungsschichten (1080), die auf beiden vertikalen Seiten der Dummy-Elektrodenschicht angeordnet sind, und dielektrische Zwischenschichten (1070), die auf beiden vertikalen Seiten der Seitenwand-Isolierungsschichten angeordnet sind, umfasst, wobei die Dummy-Elektrodenstruktur über der Isolierschicht (1050) angeordnet ist; Entfernen der Dummy-Elektrodenschicht (1110), so dass ein Raum gebildet wird; Ätzen einer Oberfläche der Isolierschicht (1050) in dem Raum, um eine Aussparung zu bilden; und Ausbilden einer Gate-Struktur (1040) in dem Raum und der Aussparung; wobei beim Ätzen einer Oberfläche der Isolierungsschicht (1050), um die Aussparung (1055) zu bilden, die Aussparung so ausgebildet wird, dass laterale Enden der Aussparung unter die Seitenwand-Isolierungsschichten (1080) dringen; und wobei: die Aussparung ein gekrümmtes Profil (1055A) in einem Querschnitt entlang der ersten Richtung (x) hat; und/oder eine Breite eines oberen Abschnitts der Aussparung (1055A) entlang der ersten Richtung (x) am größten ist und die Breiten der restlichen Abschnitte kleiner sind; und/oder eine Breite eines mittleren Abschnitts der Aussparung (1055C) entlang der ersten Richtung (x) am größten ist und die Breiten der restlichen Abschnitte kleiner sind; und/oder eine Breite eines unteren Abschnitts der Aussparung (1055B) entlang der ersten Richtung (x) am größten ist und die Breiten der restlichen Abschnitte kleiner sind.
  13. Verfahren nach Anspruch 12, wobei eine Tiefe der Aussparung (1055) von einer Ebene einer Grenzfläche zwischen der Isolierschicht (1050) und den Seitenwand-Isolierungsschichten (1080) oder eine Grenzfläche zwischen der Isolierschicht (1050) und den dielektrische Zwischenschichten (1070) in einem Bereich von 1 nm bis 200 nm liegt.
  14. Verfahren nach einem der Ansprüche 12 bis 13, wobei eine Breite der Aussparung (1055) entlang der ersten Richtung an einem mittleren Abschnitt der Aussparung (1055C) am größten ist.
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3050088A4 (de) 2013-09-25 2017-05-03 Intel Corporation Isolierende bohrlochdotierung mit festkörper-diffusionsquellen für finfet-architekturen
US9929242B2 (en) 2015-01-12 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9502567B2 (en) * 2015-02-13 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor fin structure with extending gate structure
US10593801B2 (en) * 2015-04-10 2020-03-17 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
KR102328564B1 (ko) * 2015-04-14 2021-11-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9548388B1 (en) * 2015-08-04 2017-01-17 International Business Machines Corporation Forming field effect transistor device spacers
DE112015006974T5 (de) 2015-09-25 2019-01-24 Intel Corporation Verfahren zum Dotieren von Finnenstrukturen nicht planarer Transsistorenvorrichtungen
US9570580B1 (en) 2015-10-30 2017-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Replacement gate process for FinFET
US9601567B1 (en) * 2015-10-30 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple Fin FET structures having an insulating separation plug
US9659930B1 (en) * 2015-11-04 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10020304B2 (en) * 2015-11-16 2018-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor, semiconductor device and fabricating method thereof
EP3394897A4 (de) * 2015-12-26 2019-08-21 Intel Corporation Gate-isolation in nicht-planaren transistoren
EP3244447A1 (de) * 2016-05-11 2017-11-15 IMEC vzw Verfahren zur herstellung einer gate-struktur und halbleiterbauelement
CN107799421B (zh) * 2016-09-05 2021-04-02 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
KR102543181B1 (ko) * 2016-11-04 2023-06-15 삼성전자주식회사 반도체 소자
US10037912B2 (en) * 2016-12-14 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US10714621B2 (en) * 2016-12-14 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming doped channel thereof
KR20180069465A (ko) 2016-12-15 2018-06-25 삼성전자주식회사 수직형 트랜지스터를 구비하는 집적 회로 및 이를 포함하는 반도체 장치
CN108695382B (zh) 2017-04-07 2021-07-06 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US10354997B2 (en) * 2017-04-28 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing semiconductor device with replacement gates
KR102399497B1 (ko) 2017-05-29 2022-05-19 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체장치 및 그 제조 방법
DE102017126027B4 (de) * 2017-07-31 2022-02-24 Taiwan Semiconductor Manufacturing Co., Ltd. Metallgatestruktur und Verfahren
KR102303300B1 (ko) * 2017-08-04 2021-09-16 삼성전자주식회사 반도체 장치
US10490458B2 (en) * 2017-09-29 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of cutting metal gates and structures formed thereof
US10978351B2 (en) 2017-11-17 2021-04-13 Taiwan Semiconductor Manufacturing Co., Ltd. Etch stop layer between substrate and isolation structure
KR20190081071A (ko) * 2017-12-29 2019-07-09 삼성전자주식회사 반도체 소자
US11114566B2 (en) * 2018-07-12 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
CN110718582A (zh) * 2018-07-12 2020-01-21 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10847636B2 (en) * 2018-08-30 2020-11-24 Taiwan Semiconductor Manufacturing Company Ltd. Methods for forming semiconductor structure
US10714347B2 (en) 2018-10-26 2020-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Cut metal gate processes
US11069791B2 (en) 2018-10-31 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices and semiconductor devices
JP2020102484A (ja) 2018-12-20 2020-07-02 ソニーセミコンダクタソリューションズ株式会社 半導体装置及びその製造方法、並びに電子機器
US11127857B2 (en) 2019-04-12 2021-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11289578B2 (en) 2019-04-30 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Selective etching to increase threshold voltage spread
US11342188B2 (en) * 2019-09-17 2022-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for doping high-k metal gates for tuning threshold voltages

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090061572A1 (en) * 2003-06-27 2009-03-05 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US20100163970A1 (en) * 2008-12-31 2010-07-01 Titash Rakshit Trigate transistor having extended metal gate electrode
US20140070328A1 (en) * 2012-09-12 2014-03-13 Toshiba America Electronic Components, Inc. Semiconductor device and method of fabricating the same

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070158700A1 (en) * 2004-01-30 2007-07-12 Nec Corporation Field effect transistor and method for producing the same
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
KR100652433B1 (ko) 2005-09-08 2006-12-01 삼성전자주식회사 다중 비트 저장이 가능한 비휘발성 메모리 소자 및 그 제조방법
US7879659B2 (en) 2007-07-17 2011-02-01 Micron Technology, Inc. Methods of fabricating semiconductor devices including dual fin structures
US8106459B2 (en) * 2008-05-06 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs having dielectric punch-through stoppers
KR101040367B1 (ko) 2008-12-26 2011-06-10 주식회사 하이닉스반도체 새들 핀 트랜지스터를 구비하는 반도체소자 및 그 제조방법
US7915642B2 (en) 2008-12-30 2011-03-29 Intel Corporation Apparatus and methods for forming a modulation doped non-planar transistor
KR101061178B1 (ko) 2008-12-30 2011-09-01 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
US8143121B2 (en) 2009-10-01 2012-03-27 Nanya Technology Corp. DRAM cell with double-gate fin-FET, DRAM cell array and fabrication method thereof
US8313999B2 (en) 2009-12-23 2012-11-20 Intel Corporation Multi-gate semiconductor device with self-aligned epitaxial source and drain
US8283653B2 (en) 2009-12-23 2012-10-09 Intel Corporation Non-planar germanium quantum well devices
US8729627B2 (en) * 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
DE102011004506B4 (de) 2011-02-22 2012-10-18 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Herstellungsverfahren für ein Halbleiterbauelement und Halbleiterbauelement als Stegtransistor, der auf einem strukturierten STI-Gebiet durch eine späte Stegätzung hergestellt ist
US8427238B2 (en) 2011-06-07 2013-04-23 Raytheon Company Performance optimization of power amplifier
US8637359B2 (en) * 2011-06-10 2014-01-28 International Business Machines Corporation Fin-last replacement metal gate FinFET process
US8587635B2 (en) 2011-07-15 2013-11-19 At&T Intellectual Property I, L.P. Apparatus and method for providing media services with telepresence
US8441072B2 (en) 2011-09-02 2013-05-14 United Microelectronics Corp. Non-planar semiconductor structure and fabrication method thereof
US8723272B2 (en) * 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
WO2013095375A1 (en) 2011-12-20 2013-06-27 Intel Corporation Iii-v layers for n-type and p-type mos source-drain contacts
CN104160507B (zh) * 2011-12-28 2017-10-24 英特尔公司 在三栅极（finfet）工艺上集成多个栅极电介质晶体管的方法
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US9171925B2 (en) * 2012-01-24 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate devices with replaced-channels and methods for forming the same
US8809178B2 (en) * 2012-02-29 2014-08-19 Globalfoundries Inc. Methods of forming bulk FinFET devices with replacement gates so as to reduce punch through leakage currents
US9105744B2 (en) * 2012-03-01 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices having inactive fin field effect transistor (FinFET) structures and manufacturing and design methods thereof
US9142649B2 (en) * 2012-04-23 2015-09-22 United Microelectronics Corp. Semiconductor structure with metal gate and method of fabricating the same
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US20140061792A1 (en) 2012-08-28 2014-03-06 International Business Machines Corporation Field effect transistor devices with recessed gates
US8753970B2 (en) * 2012-09-12 2014-06-17 Globalfoundries Inc. Methods of forming semiconductor devices with self-aligned contacts and the resulting devices
US8796085B2 (en) * 2012-10-12 2014-08-05 Viktor Koldiaev Vertical super-thin body semiconductor on dielectric wall devices and methods of their fabrication
US8809139B2 (en) * 2012-11-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-last FinFET and methods of forming same
US9209303B2 (en) * 2013-01-14 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device
KR102049774B1 (ko) 2013-01-24 2019-11-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
US9029226B2 (en) 2013-03-13 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for doping lightly-doped-drain (LDD) regions of finFET devices
US9331176B2 (en) 2013-04-25 2016-05-03 Samsung Electronics Co., Ltd. Methods of forming field effect transistors, including forming source and drain regions in recesses of semiconductor fins
US9349850B2 (en) 2013-07-17 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally tuning strain in semiconductor devices
US9153694B2 (en) * 2013-09-04 2015-10-06 Globalfoundries Inc. Methods of forming contact structures on finfet semiconductor devices and the resulting devices
US9633835B2 (en) 2013-09-06 2017-04-25 Intel Corporation Transistor fabrication technique including sacrificial protective layer for source/drain at contact location
US8900951B1 (en) * 2013-09-24 2014-12-02 International Business Machines Corporation Gate-all-around nanowire MOSFET and method of formation
US9362397B2 (en) 2013-09-24 2016-06-07 Samsung Electronics Co., Ltd. Semiconductor devices
US9184089B2 (en) * 2013-10-04 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanism of forming a trench structure
US9590104B2 (en) * 2013-10-25 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Gate device over strained fin structure
US9093302B2 (en) * 2013-11-13 2015-07-28 Globalfoundries Inc. Methods of forming substantially self-aligned isolation regions on FinFET semiconductor devices and the resulting devices
KR102151768B1 (ko) 2014-01-27 2020-09-03 삼성전자주식회사 반도체 장치 및 그 제조방법
US9136356B2 (en) 2014-02-10 2015-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Non-planar field effect transistor having a semiconductor fin and method for manufacturing
US9318582B2 (en) * 2014-03-17 2016-04-19 International Business Machines Corporation Method of preventing epitaxy creeping under the spacer
CN105355658B (zh) * 2014-08-18 2019-10-18 联华电子股份有限公司 鳍状场效晶体管元件及其制造方法
US9385197B2 (en) * 2014-08-29 2016-07-05 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor structure with contact over source/drain structure and method for forming the same
KR102217246B1 (ko) * 2014-11-12 2021-02-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9761723B2 (en) * 2015-01-08 2017-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of finFET device
US9502567B2 (en) 2015-02-13 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor fin structure with extending gate structure
US9929242B2 (en) 2015-01-12 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9954081B2 (en) 2015-12-15 2018-04-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor, semiconductor device and fabricating method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090061572A1 (en) * 2003-06-27 2009-03-05 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US20100163970A1 (en) * 2008-12-31 2010-07-01 Titash Rakshit Trigate transistor having extended metal gate electrode
US20140070328A1 (en) * 2012-09-12 2014-03-13 Toshiba America Electronic Components, Inc. Semiconductor device and method of fabricating the same

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