DE102017103499A1 - Halbleiterbauelement und Herstellungsverfahren dafür - Google Patents

Halbleiterbauelement und Herstellungsverfahren dafür Download PDF

Info

Publication number
DE102017103499A1
DE102017103499A1 DE102017103499.4A DE102017103499A DE102017103499A1 DE 102017103499 A1 DE102017103499 A1 DE 102017103499A1 DE 102017103499 A DE102017103499 A DE 102017103499A DE 102017103499 A1 DE102017103499 A1 DE 102017103499A1
Authority
DE
Germany
Prior art keywords
layer
source
crystal semiconductor
layers
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102017103499.4A
Other languages
English (en)
Inventor
Yee-Chia Yeo
Hung-Li Chiang
Jyh-Cherng Sheu
Sung-Li Wang
I-Sheng Chen
Chi On Chui
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102017103499A1 publication Critical patent/DE102017103499A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Ein Halbleiterbauelement enthält einen Feldeffekttransistor (FET). Der FET enthält einen ersten Kanal, eine erste Source und einen ersten Drain; einen zweiten Kanal, eine zweite Source und einen zweiten Drain; und eine Gate-Struktur, die über den ersten und zweiten Kanälen angeordnet ist. Die Gate-Struktur enthält eine Gate-Dielektrikumschicht und eine Gate-Elektrodenschicht. Die erste Source enthält eine erste Kristallhalbleiterschicht, und die zweite Source enthält eine zweite Kristallhalbleiterschicht. Die erste Source und die zweite Source sind durch eine Legierungsschicht verbunden, die aus einem oder mehreren Gruppe IV-Elementen und einem oder mehreren Übergangsmetallelementen besteht. Die erste Kristallhalbleiterschicht steht nicht in direktem Kontakt mit der zweiten Kristallhalbleiterschicht.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung 62/427,597 , eingereicht am 29. November 2016, deren gesamte Offenbarung hiermit durch Bezugnahme in den vorliegenden Text aufgenommen wird.
  • TECHNISCHES GEBIET
  • Die Offenbarung betrifft Halbleiterbauelemente, wie zum Beispiel integrierte Schaltkreise, und betrifft insbesondere Halbleiterbauelemente, bei denen Silicidschichten auf Source/Drain (S/D)-Strukturen ausgebildet sind, und ihre Herstellungsprozesse.
  • HINTERGRUND
  • In dem Maße, wie die Halbleiterindustrie in dem Bemühen um eine höhere Bauelementdichte, höhere Leistung und geringere Kosten in den Bereich der Nanometertechnologieprozessknoten vorgedrungen ist, haben die Herausforderungen im Zusammenhang mit den Herstellungs- und Designproblemen zur Entwicklung dreidimensionaler Designs, wie zum Beispiel einem Fin-Feldeffekttransistor (Fin-FET), und zur Verwendung einer Metall-Gate-Struktur mit einem Material mit hohem k-Wert (hoher Dielektrizitätskonstante) geführt. Die Metall-Gate-Struktur wird oft unter Verwendung von Gate-Ersatztechnologien hergestellt, und Sources und Drains werden unter Verwendung eines epitaxialen Wachstumsverfahrens gebildet. Source/Drain-Kontaktstecker werden ebenfalls an den Sources und Drains gebildet, deren Kontaktwiderstand niedrig sein sollte.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es wird darauf hingewiesen, dass gemäß der gängigen Praxis in der Industrie verschiedene Strukturelemente nicht maßstabsgetreu gezeichnet sind und allein für Veranschaulichungszwecke verwendet werden. Die Abmessungen der verschiedenen Strukturelemente können im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
    • 1A-1D zeigen beispielhafte Querschnittsansichten verschiedener Stufen der Herstellung eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 2A-2B zeigen beispielhafte Querschnittsansichten, und 2C-2D zeigen beispielhafte perspektivische Ansichten verschiedener Stufen der Herstellung eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 3A-3D zeigen beispielhafte perspektivische Ansichten verschiedener Stufen der Herstellung eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 4A-4C zeigen beispielhafte perspektivische Ansichten verschiedener Stufen der Herstellung eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 5A-5D zeigen beispielhafte perspektivische Ansichten verschiedener Stufen der Herstellung eines Halbleiterbauelements gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 6A-6C zeigen beispielhafte perspektivische Ansichten verschiedener Stufen der Herstellung eines Halbleiterbauelements gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 7 ist eine beispielhafte Querschnittsansicht von Source/Drain-Strukturen eines Fin-Feldeffekttransistors (FinFET) gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 8 ist eine beispielhafte Querschnittsansicht von Source/Drain-Strukturen eines FinFET gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 9 ist eine beispielhafte Querschnittsansicht von Source/Drain-Strukturen eines FinFET gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 10 ist eine beispielhafte Querschnittsansicht von Source/Drain-Strukturen eines FinFET gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 11 ist eine beispielhafte Querschnittsansicht von Source/Drain-Strukturen eines FinFET gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 12 ist eine beispielhafte Querschnittsansicht von Source/Drain-Strukturen eines FinFET gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 13 ist eine beispielhafte Querschnittsansicht von Source/Drain-Strukturen eines FinFET gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 14 ist eine beispielhafte Querschnittsansicht von Source/Drain-Strukturen eines FinFET gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 15A-15D zeigen beispielhafte Querschnittsansichten verschiedener Stufen der Herstellung eines Halbleiterbauelements gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 16A-16B zeigen beispielhafte Querschnittsansichten, und 16C-16D zeigen beispielhafte perspektivische Ansichten verschiedener Stufen der Herstellung eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 17A-17D zeigen beispielhafte perspektivische Ansichten verschiedener Stufen der Herstellung eines Halbleiterbauelements gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 18A-18C zeigen beispielhafte perspektivische Ansichten verschiedener Stufen der Herstellung eines Halbleiterbauelements gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 19 ist eine beispielhafte Querschnittsansicht von Source/Drain-Strukturen eines Gate-all-around-Feldeffekttransistors (GAA-FET) gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 20 zeigt beispielhafte Querschnittsansichten von Source/Drain-Strukturen eines Gate-all-around-Feldeffekttransistors (GAA-FET) gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 21A und 21B sind beispielhafte Querschnittsansichten von Source/Drain-Strukturen eines Gate-all-around-Feldeffekttransistors (GAA-FET) gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereitstellt. Konkrete Ausführungsformen oder Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich lediglich Beispiele, die nicht als einschränkend zu verstehen sind. Zum Beispiel sind die Abmessungen von Elementen nicht auf den offenbarten Bereich oder die offenbarten Werte beschränkt, sondern können von den Prozessbedingungen und/oder den gewünschten Eigenschaften des Bauelements abhängen. Darüber hinaus kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Merkmale in direktem Kontakt ausgebildet werden, und können auch Ausführungsformen umfassen, bei denen weitere Merkmale zwischen den ersten und zweiten Merkmalen ausgebildet sein können, so dass die ersten und zweiten Merkmale möglicherweise nicht in direktem Kontakt stehen. Verschiedene Merkmale können aus Gründen der Einfachheit und Klarheit beliebig in verschiedenen Maßstäben gezeichnet sein. In den beiliegenden Zeichnungen können einige Schichten oder Merkmale zum Zweck der Vereinfachung weggelassen worden sein.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text verwendet werden, um die Beschreibung zu vereinfachen, um die Beziehung eines Elements oder Strukturelements zu einem oder mehreren anderen Elementen oder Strukturelementen zu beschreiben, wie in den Figuren veranschaulicht. Die räumlich relativen Begriffe sollen neben der in den Figuren gezeigten Ausrichtung noch weitere Ausrichtungen der Vorrichtung während des Gebrauchs oder Betriebes umfassen. Die Vorrichtung kann auch anders ausgerichtet (90 Grad gedreht oder anders ausgerichtet) sein, und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden. Außerdem kann der Begriff „hergestellt aus“ entweder „umfasst“ oder „besteht aus“ bedeuten. Des Weiteren können in dem folgenden Fertigungsprozess eine oder mehrere zusätzliche Operationen in oder zwischen den beschriebenen Operationen liegen, und die Reihenfolge von Operationen kann verändert werden.
  • 1A-4C zeigen beispielhafte Querschnittsansichten verschiedener Stufen der Herstellung eines FinFET gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Es versteht sich, dass zusätzliche Operationen vor, während und nach den durch die 1A-4C gezeigten Prozessen angeordnet werden können und dass einige der unten beschriebenen Operationen ersetzt oder weggelassen werden können, um zusätzliche Ausführungsformen des Verfahrens zu erhalten. Die Reihenfolge der Operationen oder Prozesse kann untereinander austauschbar sein.
  • In dem Herstellungsverfahren für einen FinFET werden Rippenstrukturen ausgebildet. Eine Maskenschicht 10 wird über einem Substrat 50 ausgebildet, wie in 1A gezeigt. Die Maskenschicht 10 wird zum Beispiel durch einen thermischen Oxidationsprozess und/oder einen chemischen Aufdampfungs (CVD)-Prozess ausgebildet. Das Substrat 50 ist zum Beispiel ein Siliziumsubstrat vom p-Typ mit einer Störatomkonzentration im Bereich von etwa 1 × 1015 cm-3 bis etwa 1 × 1016 cm-3. In anderen Ausführungsformen ist das Substrat ein Silizium- oder Germaniumsubstrat vom n-Typ mit einer Störatomkonzentration im Bereich von etwa 1 × 1015 cm-3 bis etwa 1 × 1016 cm-3.
  • Alternativ kann das Substrat 50 einen anderen elementaren Halbleiter umfassen, wie zum Beispiel Germanium; einen Verbundhalbleiter, einschließlich Verbundhalbleiter der Gruppe IV-IV, wie zum Beispiel SiC und SiGe, Verbundhalbleiter der Gruppe III-V, wie zum Beispiel GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Das Substrat 50 kann verschiedene Regionen enthalten, die zweckmäßig mit Störatomen (zum Beispiel mit einer Leitfähigkeit vom p-Typ oder n-Typ) dotiert wurden.
  • Die Maskenschicht 10 enthält in einigen Ausführungsformen zum Beispiel eine Kontaktinseloxid (zum Beispiel Siliziumoxid)-Schicht 11 und eine Siliziumnitrid-Maskenschicht 12, wie in 1A gezeigt.
  • Die Kontaktinseloxidschicht 11 kann unter Verwendung thermischer Oxidation oder eines CVD-Prozesses gebildet werden. Die Siliziumnitrid-Maskenschicht 12 kann durch einen physikalischen Aufdampfungs (PVD)-Prozess, wie zum Beispiel ein Sputterverfahren, einen CVD-Prozess, einen Plasma-verstärkten chemischen Aufdampfungs (PECVD)-Prozess, einen chemischen Atmosphärendruck-Aufdampfungs (APCVD)-Prozess, einen Niederdruck-CVD (LPCVD)-Prozess, einen Hochdichteplasma-CVD (HDPCVD)-Prozess, einen Atomschichtabscheidungs (ALD)-Prozess und/oder sonstige Prozesse gebildet werden.
  • In einigen Ausführungsformen liegt die Dicke der Kontaktinseloxidschicht 11 im Bereich von etwa 2 nm bis etwa 15 nm, und die Dicke der Siliziumnitrid-Maskenschicht 12 liegt im Bereich von etwa 2 nm bis etwa 50 nm.
  • Des Weiteren wird eine Maskenstruktur über der Maskenschicht ausgebildet. Die Maskenstruktur ist zum Beispiel eine Resiststruktur, die durch Lithografieoperationen gebildet wird. Durch Verwenden der Maskenstruktur als eine Ätzmaske werden eine Hartmaskenstruktur der Kontaktinseloxidschicht 11 und die Siliziumnitrid-Maskenschicht 12 gebildet, wie in 1B gezeigt.
  • Dann wird, wie in 1C gezeigt, durch Verwenden der Hartmaskenstruktur als eine Ätzmaske das Substrat 50 zu Rippenstrukturen 52 für einen FET vom n-Typ und Rippenstrukturen 54 für einen FET vom p-Typ durch Grabenätzen unter Verwendung eines Trockenätzverfahrens und/oder eines Nassätzverfahren strukturiert. Die Abmessungen für die Rippenstrukturen 52 für einen FET vom n-Typ können die gleichen sein wie, oder können andere sein als, die Rippenstrukturen 54 für einen FET vom p-Typ.
  • In 1C sind zwei Rippenstrukturen 52 und zwei Rippenstrukturen 54 über dem Substrat 50 angeordnet. Jedoch ist die Anzahl der Rippenstrukturen nicht auf zwei beschränkt. Die Anzahl braucht auch nur eins zu betragen oder kann mehr als drei sein. Des Weiteren können eine oder mehrere Dummy-Rippenstrukturen neben beiden Seiten der Rippenstrukturen 52 und/oder der Rippenstrukturen 54 angeordnet werden, um die Strukturtreue bei Strukturierungsprozessen zu verbessern.
  • Die Rippenstrukturen 52, 54 können aus dem gleichen Material bestehen wie das Substrat 50 und können sich kontinuierlich von dem Substrat 50 erstrecken oder hervorstehen. In dieser Ausführungsform bestehen die Rippenstrukturen aus Si. Die Siliziumschichten der Rippenstrukturen 52, 54 können intrinsisch oder zweckmäßig mit Störatomen vom n-Typ oder Störatomen vom p-Typ dotiert sein.
  • Die Breite W1 der Rippenstrukturen 52, 54 liegt in einigen Ausführungsformen im Bereich von etwa 5 nm bis etwa 40 nm und liegt in anderen Ausführungsformen im Bereich von etwa 7 nm bis etwa 12 nm. Der Raum S1 zwischen zwei Rippenstrukturen liegt in einigen Ausführungsformen im Bereich von etwa 10 nm bis etwa 40 nm. Die Höhe H1 (entlang der Z-Richtung) der Rippenstrukturen 52, 54 liegt in einigen Ausführungsformen im Bereich von etwa 100 nm bis etwa 300 nm und liegt in anderen Ausführungsformen im Bereich von etwa 50 nm bis 100 nm.
  • Der untere Teil der Rippenstrukturen 52, 54 kann als eine Muldenregion bezeichnet werden, und der obere Teil der Rippenstrukturen 52, 54, der durch eine Gate-Elektrode bedeckt ist, kann als ein Kanal oder eine Kanalregion bezeichnet werden, und der obere Teil der Rippenstrukturen 52, 54, der nicht durch die Gate-Elektrode bedeckt ist, kann als eine Source und ein Drain oder eine Source-Region und eine Drain-Region bezeichnet werden. In dieser Offenbarung können „Source“ und „Drain“ zusammen als „Source/Drain“ bezeichnet werden. Die Höhe der Muldenregion liegt in einigen Ausführungsformen im Bereich von etwa 60 nm bis 100 nm, und in anderen Ausführungsformen liegt die Höhe der Kanalregion im Bereich von etwa 40 nm bis 120 nm oder im Bereich von etwa 38 nm bis etwa 60 nm.
  • Nachdem die Rippenstrukturen 52, 54 ausgebildet wurden, wird eine erste Schutzschicht 15 ausgebildet, um die Strukturen 52, 54 zu bedecken, wie in 1D gezeigt. Die erste Schutzschicht 15 besteht zum Beispiel aus Siliziumoxid, Siliziumnitrid (SiN) oder Siliziumoxynitrid (SiON). In einer Ausführungsform besteht die erste Schutzschicht 15 aus SiN. Die erste Schutzschicht 15 kann durch CVD gebildet werden. Die Dicke der ersten Schutzschicht 15 liegt in einigen Ausführungsformen im Bereich von etwa 1 nm bis etwa 20 nm.
  • Nachdem die erste Schutzschicht 15 ausgebildet wurde, wird eine zweite Schutzschicht 17 ausgebildet, wie in 2A gezeigt. Die zweite Schutzschicht 17 besteht zum Beispiel aus Siliziumoxid, Siliziumnitrid (SiN) oder Siliziumoxynitrid (SiON) und unterscheidet sich von der ersten Schutzschicht 15. In einer Ausführungsform besteht die zweite Schutzschicht 15 aus Siliziumoxid. Die zweite Schutzschicht 17 kann durch CVD gebildet werden. Die Dicke der zweiten Schutzschicht 17 liegt in einigen Ausführungsformen im Bereich von etwa 1 nm bis etwa 20 nm.
  • Des Weiteren wird eine Isolierschicht 58 in Räumen zwischen den Rippenstrukturen und/oder einem Raum zwischen einer Rippenstruktur und einem anderen Element, das über dem Substrat 50 ausgebildet ist, gebildet, wie in 2B gezeigt. Die Isolierschicht 58 kann auch als eine „Flachgrabenisolier (Shallow Trench Isolation, STI)“-Schicht bezeichnet werden. Das Isoliermaterial für die Isolierschicht 58 kann eine oder mehrere Schichten aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), SiOCN, fluordotiertem Silikatglas (FSG) oder einem dielektrischen Material mit niedrigem k-Wert enthalten. Die Isolierschicht wird durch LPCVD (chemische Niederdruckaufdampfung), Plasma-CVD oder fließfähige CVD gebildet. Bei der fließfähigen CVD können fließfähige dielektrische Materialien anstelle von Siliziumoxid abgeschieden werden. Fließfähige dielektrische Materialien können, wie schon ihr Name sagt, während der Abscheidung „fließen“, um Spalte oder Räume mit einem hohen Seitenverhältnis auszufüllen. Gewöhnlich werden Silizium-haltigen Vorläufern verschiedene chemische Zusammensetzungen beigegeben, damit der abgeschiedene Film fließen kann. In einigen Ausführungsformen werden Stickstoffhydridverbindungen beigegeben. Zu Beispielen fließfähiger dielektrischer Vorläufer, insbesondere fließfähiger Siliziumoxidvorläufer, gehören ein Silikat, ein Siloxan, ein Methylsilsesquioxan (MSQ), ein Wasserstoffsilsesquioxan (HSQ), ein MSQ/HSQ, ein Perhydrosilazan (TCPS), ein Perhydropolysilazan (PSZ), ein Tetraethylorthosilicat (TEOS) oder ein Silylamin, wie zum Beispiel Trisilylamin (TSA). Diese fließfähigen Siliziumoxidmaterialien werden in einem mehrere Operationen umfassenden Prozess gebildet. Nachdem der fließfähige Film abgeschieden wurde, wird er ausgehärtet und dann ausgeheilt, um ein oder mehrere unerwünschte Elemente zu entfernen, um Siliziumoxid zu bilden. Wenn das oder die unerwünschten Elemente entfernt sind, verdichtet sich der fließfähige Film und schrumpft. In einigen Ausführungsformen werden mehrere Ausheilungsprozesse durchgeführt. Der fließfähige Film wird mehr als einmal ausgehärtet und ausgeheilt. Der fließfähige Film kann mit Bor und/oder Phosphor dotiert werden.
  • Die Isolierschicht 58 wird zuerst in einer dicken Schicht ausgebildet, wie in 2B gezeigt, so dass die Rippenstrukturen in die dicke Schicht eingebettet sind, und die dicke Schicht wird so ausgespart, dass die oberen Abschnitte der Rippenstrukturen 52, 54 freigelegt werden, wie in 2C gezeigt. Die Isolierschicht 58 unter Verwendung von Trocken- und/oder Nassätzen ausgespart werden. In einigen Ausführungsformen werden die Maskenschichten 11 und 12 und die ersten und zweiten Schutzschichten 15 und 17 ebenfalls von den freiliegenden Abschnitten der Strukturen 52, 54 entfernt.
  • Die Höhe H2 der Rippenstrukturen von der Oberseite der Isolierschicht 58 aus in einigen Ausführungsformen liegt im Bereich von etwa 20 nm bis etwa 100 nm, und liegt in anderen Ausführungsformen im Bereich von etwa 30 nm bis etwa 50 nm. Nach oder vor dem Aussparen der Isolierschicht 58 kann ein thermischer Prozess, zum Beispiel ein Ausheilungsprozess, ausgeführt werden, um die Qualität der Isolierschicht 58 zu verbessern. In bestimmten Ausführungsformen wird der thermische Prozess unter Verwendung von schnellem thermischem Ausheilen (Rapid Thermal Annealing, RTA) bei einer Temperatur im Bereich von etwa 900°C bis etwa 1050°C etwa 1,5 Sekunden bis etwa 10 Sekunden lang in einer Inertgasumgebung, wie zum Beispiel einer N2-, Ar- oder He-Umgebung, ausgeführt.
  • In einigen Ausführungsformen wird eine Gate-Ersetzungstechnologie verwendet. Nachdem die Isolierschicht 58 ausgebildet (und ausgespart) wurde, wird eine Dummy-Gate-Struktur, die eine Dummy-Gate-Dielektrikumschicht 20 und eine Dummy-Gate-Elektrodenschicht 22 enthält, über den Rippenstrukturen 52, 54 ausgebildet, wie in 2D gezeigt. Wie in 2D gezeigt, erstreckt sich die Gate-Struktur in der X-Richtung, während sich die Rippenstrukturen in der Y-Richtung erstrecken.
  • Um die Dummy-Gate-Struktur herzustellen, werden eine Dielektrikumschicht und eine Polysiliziumschicht über der Isolierschicht 58 und den freiliegenden Rippenstrukturen 52, 54 ausgebildet, und dann werden Strukturierungsoperationen ausgeführt, um die Dummy-Gate-Struktur zu erhalten, die eine Dummy-Gate-Elektrodenschicht 22 aus Polysilizium und eine Dummy-Gate-Dielektrikumschicht 20 enthält. In einigen Ausführungsformen wird die Polysiliziumschicht unter Verwendung einer Hartmaske strukturiert, und die Hartmaske bleibt auf der Dummy-Gate-Elektrodenschicht 22 als eine Kappisolierschicht. Die Hartmaske (Kappisolierschicht) enthält eine oder mehrere Schichten aus Isoliermaterial. Die Kappisolierschicht enthält in einigen Ausführungsformen eine Siliziumnitridschicht, die über einer Siliziumoxidschicht ausgebildet ist. In anderen Ausführungsformen enthält die Kappisolierschicht eine Siliziumoxidschicht, die über einer Siliziumnitridschicht ausgebildet ist. Das Isoliermaterial für die Kappisolierschicht kann durch CVD, PVD, ALD, Elektronenstrahlverdampfung oder einen anderen geeigneten Prozess gebildet werden. In einigen Ausführungsformen kann die Dummy-Gate-Dielektrikumschicht 20 eine oder mehrere Schichten aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder Dielektrika mit hohem k-Wert enthalten. In einigen Ausführungsformen liegt eine Dicke der Dummy-Gate-Dielektrikumschicht 20 im Bereich von etwa 2 nm bis etwa 20 nm und in anderen Ausführungsformen im Bereich von etwa 2 nm bis etwa 10 nm. Die Höhe der Dummy-Gate-Strukturen liegt in einigen Ausführungsformen im Bereich von etwa 50 nm bis etwa 400 nm und liegt in anderen Ausführungsformen im Bereich von etwa 100 nm bis 200 nm.
  • Wenn eine Gate-first-Technologie verwendet wird, so werden die Dummy-Gate-Elektrodenschicht 22 und die Dummy-Gate-Dielektrikumschicht 20 als eine Gate-Elektrode und eine Gate-Dielektrikumschicht verwendet.
  • Des Weiteren werden Seitenwandabstandshalter 24 auf gegenüberliegenden Seitenwänden der Dummy-Gate-Elektrodenschicht 22 ausgebildet, wie in 3A gezeigt. Die Seitenwandabstandshalter 24 enthalten eine oder mehrere Schichten aus Isoliermaterial, wie zum Beispiel SiO2, SiN, SiON, SiOCN oder SiCN, die durch CVD, PVD, ALD, Elektronenstrahlverdampfung oder einen anderen geeigneten Prozess gebildet werden. Ein dielektrisches Material mit niedrigem k-Wert kann als die Seitenwandabstandshalter verwendet werden. Die Seitenwandabstandshalter 24 werden durch Bilden einer Deckschicht aus Isoliermaterial und Ausführen eines anisotropen Ätzens gebildet. In einer Ausführungsform die Seitenwandabstandshalterschichten sind aus Siliziumnitrid auf der Basis Material, wie zum Beispiel SiN, SiON, SiOCN oder SiCN. Die Dicke der Seitenwandabstandshalter 24 liegt in einigen Ausführungsformen im Bereich von etwa 2 nm bis etwa 10 nm.
  • Dann werden, wie in 3B gezeigt, die auf den Rippenstrukturen 52, 54 ausgebildeten Seitenwandabstandshalter 24 beispielsweise mittels anisotropem Trockenätzen entfernt, um Source/Drain-Regionen der Strukturen 52, 54 freizulegen.
  • Nachdem die Source/Drain-Regionen der Strukturen 52, 54 freigelegt sind, werden Source/Drain-Epitaxialschichten ausgebildet, wie in 3C gezeigt. Die Source/Drain-Epitaxialschicht 60 für den FET vom n-Typ enthält in einigen Ausführungsformen eine oder mehrere Schichten aus Halbleitermaterial, wie zum Beispiel SiC, SiP und SiCP, das eine zweckmäßige mechanische Spannung in dem Kanal des FET vom n-Typ erzeugt. Wenn SiP oder SiCP als Mehrfach-Epitaxialschichten verwendet werden, so haben die Schichten verschiedene P- und/oder C-Konzentrationen. Da die Rippenstruktur 52 ein kristallines Si ist, ist die Epitaxialschicht 60 ebenfalls kristallin. Die Source/Drain-Epitaxialschicht 62 für den FET vom p-Typ enthält in einigen Ausführungsformen ein oder mehrere Halbleitermaterialien, wie zum Beispiel Ge und SixGe1-x, wobei o < X < 1, die eine zweckmäßige mechanische Spannung in dem Kanal des FET vom p-Typ erzeugen. Wenn SiGe als die Mehrfach-Epitaxialschichten verwendet wird, so haben die Schichten verschiedene Ge-Konzentrationen. Da die Rippenstrukturen 52, 54 kristallines Si sind, sind die Epitaxialschichten 60, 62 auch kristallin. In bestimmten Ausführungsformen wird ein Material der Gruppe III-V, das eine zweckmäßige mechanische Spannung in dem Kanal erzeugt, als die Source/Drain-Epitaxialschichten 60 und/oder 62 verwendet. In einigen Ausführungsformen enthalten die Source/Drain-Epitaxialschichten 60 und/oder 62 mehrere Schichten aus epitaxial ausgebildeten Halbleitermaterialien.
  • Die Source/Drain-Epitaxialschichten 60, 62 können bei einer Temperatur von etwa 400 bis 800°C bei einem Druck von etwa 80 bis 150 Torr unter Verwendung eines Si-haltigen Gases wie zum Beispiel SiH4, Si2H6 oder SiCl2H2, eines Ge-haltigen Gases wie zum Beispiel GeH4, Ge2H6 oder GeCl2H2, eines C-haltigen Gases wie zum Beispiel CH4 oder C2H6, und/oder eines Dotierungsgases wie zum Beispiel PH3 gezüchtet werden. Die Source/Drain-Struktur für einen FET vom n-Typ und die Source/Drain-Struktur für einen FET vom p-Typ können durch getrennte epitaxiale Prozesse gebildet werden.
  • In der vorliegenden Offenbarung hat, nachdem die Source/Drain-Epitaxialschichten 60, 62 ausgebildet wurden, die auf einer Rippenstruktur 52 ausgebildete Source/Drain-Epitaxialschicht 60 keinen Kontakt mit (d. h., sie ist physisch getrennt von) der Source/Drain-Epitaxialschicht 60, die auf der benachbarten Rippenstruktur 52 ausgebildet ist, wie in 3C gezeigt. Gleichermaßen hat die auf einer Rippenstruktur 54 ausgebildete Source/Drain-Epitaxialschicht 62 keinen Kontakt mit (d. h., sie ist physisch getrennt von) der Source/Drain-Epitaxialschicht 62, die auf der benachbarten Rippenstruktur 54 ausgebildet ist, wie in 3C gezeigt. Der Raum S2 zwischen den Source/Drain-Epitaxialschichten 60 (oder 62) liegt in einigen Ausführungsformen im Bereich von etwa 5 nm bis 15 nm. Die Dicken der Source/Drain-Epitaxialschichten 60 und 62 werden so justiert, dass der gewünschte Raum S2 in Abhängigkeit von dem Raum S1 (siehe 1C) zwischen zwei Rippenstrukturen sichergestellt ist.
  • Nachdem die Source/Drain-Epitaxialschichten 60 und 62 ausgebildet wurden, wird eine dielektrische Deckschicht 65 über den Source/Drain-Epitaxialschichten 60 und 62 ausgebildet, und eine erste Zwischenschichtdielektrikum (ILD)-Schicht 67 wird über der dielektrischen Deckschicht 65 ausgebildet, wie in 3D gezeigt. Die dielektrische Deckschicht 65 besteht zum Beispiel aus SiN oder SiON und hat in einigen Ausführungsformen eine Dicke im Bereich von etwa 2 nm bis etwa 20 nm. Die erste ILD 67 besteht aus einem anderen Material als die dielektrische Deckschicht 65 und besteht zum Beispiel aus einer oder mehreren Schichten aus Siliziumoxid, SiCN, SiOCN oder einem Material mit niedrigem k-Wert.
  • Nachdem die ILD-Schicht 67 ausgebildet wurde, wird eine Metall-Gate-Struktur ausgebildet. Die Dummy-Gate-Strukturen (die Dummy-Gate-Elektrodenschicht 22 und die Dummy-Gate-Dielektrikumschicht 20) werden entfernt und durch eine Metall-Gate-Struktur ersetzt. In bestimmten Ausführungsformen wird die erste ILD-Schicht 67 über den Dummy-Gate-Strukturen ausgebildet, und eine Planarisierungsoperation, wie zum Beispiel ein chemisch-mechanischer Polier (CMP)-Prozess oder ein Rückätzprozess, wird ausgeführt, um die Oberseite der Dummy-Gate-Elektrodenschicht 22 freizulegen. Dann werden die Dummy-Gate-Elektrodenschicht 22 und die Dummy-Gate-Dielektrikumschicht 20 jeweils durch zweckmäßige Ätzprozesse entfernt, um eine Gate-Öffnung zu bilden. Eine Metall-Gate-Struktur, die eine Gate-Dielektrikumschicht 72 und eine Metall-Gate-Elektrodenschicht 74 enthält, wird in den Gate-Öffnungen ausgebildet, wie in 4A gezeigt.
  • Die Gate-Dielektrikumschicht 72 kann über einer Schnittstellenschicht (nicht gezeigt) gebildet werden, die über der Kanalschicht der Rippenstrukturen 52, 54 angeordnet ist. Die Schnittstellenschicht kann in einigen Ausführungsformen Siliziumoxid oder Germaniumoxid mit einer Dicke von 0,2 nm bis 1,5 nm enthalten. In anderen Ausführungsformen liegt die Dicke der Schnittstellenschicht im Bereich von etwa 0,5 nm bis etwa 1,0 nm.
  • Die Gate-Dielektrikumschicht 72 enthält eine oder mehrere Schichten aus dielektrischen Materialien, wie zum Beispiel Siliziumoxid, Siliziumnitrid oder dielektrisches Material mit hohem k-Wert, anderes geeignetes dielektrisches Material und/oder Kombinationen davon. Zu Beispielen von dielektrischem Material mit hohem k-Wert gehören HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkonoxid, Aluminiumoxid, Titanoxid, Hafniumdioxid-Aluminiumoxid (HfO2-Al2O3)-Legierung, andere geeignete dielektrische Materialien mit hohem k-Wert, und/oder Kombinationen davon. Die Gate-Dielektrikumschicht wird zum Beispiel durch chemische Aufdampfung (CVD), physikalische Aufdampfung (PVD), Atomschichtabscheidung (ALD), Hochdichteplasma-CVD (HDPCVD) oder andere geeignete Verfahren und/oder Kombinationen davon gebildet. Die Dicke der Gate-Dielektrikumschicht liegt in einigen Ausführungsformen im Bereich von etwa 1 nm bis etwa 10 nm und kann in anderen Ausführungsformen im Bereich von etwa 2 nm bis etwa 7 nm liegen.
  • Die Metall-Gate-Elektrodenschicht 74 wird über der Gate-Dielektrikumschicht ausgebildet. Die Metall-Gate-Elektrode enthält eine oder mehrere Schichten eines geeigneten Metallmaterials, wie zum Beispiel Aluminium, Kupfer, Titan, Tantal, Kobalt, Molybdän, Tantalnitrid, Nickelsilicid, Kobaltsilicid, TiN, WN, TiAl, TiAIN, TaCN, TaC, TaSiN, Metalllegierungen, andere geeignete Materialien, und/oder Kombinationen davon.
  • In bestimmten Ausführungsformen werden eine oder mehrere Austrittsarbeit-Justierschichten 73 zwischen der Gate-Dielektrikumschicht 72 und der Metall-Gate-Elektrodenschicht 74 angeordnet, wie in 4A gezeigt. Die Austrittsarbeit-Justierschicht 73 besteht aus einem leitfähigen Material, wie zum Beispiel einer einzelnen Schicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC oder einer Mehrfachschicht aus zwei oder mehr dieser Materialien. Für den n-Kanal-FinFET werden eines oder mehrere von TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als die Austrittsarbeit-Justierschicht verwendet, und für den p-Kanal-FinFET werden eine oder mehrere von TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co als die Austrittsarbeit-Justierschicht verwendet.
  • Nach dem Abscheiden zweckmäßiger Materialien für die Metall-Gate-Struktur werden Planarisierungsoperationen, wie zum Beispiel CMP, ausgeführt. Des Weiteren wird in einigen Ausführungsformen die Metall-Gate-Struktur ausgespart, um einen Kappraum zu bilden, und der Kappraum wird mit einem Isoliermaterial 78 befüllt, wie in 4A gezeigt.
  • Nachdem die Metall-Gate-Struktur gebildet wurde, werden die erste ILD-Schicht 67 und die dielektrische Deckschicht 65 entfernt. In einer Ausführungsform werden die erste ILD-Schicht 67 und die dielektrische Deckschicht 65 vollständig entfernt, und in anderen Ausführungsformen werden die erste ILD-Schicht 67 und die dielektrische Deckschicht 65 teilweise aus einem Bereich um die Source/Drain-Strukturen entfernt.
  • Nachdem die erste ILD-Schicht 67 mindestens teilweise entfernt wurde, wird eine Metalllegierungsschicht 80, 81 über der Source/Drain-Epitaxialschicht 60 und 62 ausgebildet, wie in 4B gezeigt.
  • Die Metalllegierungsschicht 80, 81 ist eine Legierung, die aus einem oder mehreren Gruppe-IV-Elementen und einem oder mehreren Übergangsmetallelementen besteht. Wenn die Source/Drain-Epitaxialschichten 60 und 62 durch Silizium gebildet werden, so ist die Metalllegierungsschicht 80, 81 eine Silicidschicht. Wenn die Source/Drain-Epitaxialschichten 60 und 62 durch Germanium gebildet werden, so ist die Metalllegierungsschicht 80, 81 eine Germanidschicht. Wenn die Source/Drain-Epitaxialschichten 60 und 62 durch SiGe gebildet werden, so ist die Metalllegierungsschicht 80, 81 eine Silicid-Germanid -Schicht.
  • Zu dem Übergangsmetall gehören eines oder mehrere von Ti, Ta, Ni und Co. Die Legierungsschicht 80, 81 ist eine oder mehrere von TiSi, TaSi, NiSi, CoSi, TiSiGe, TaSiGe, NiSiGe und CoSiGe.
  • Nachdem die erste ILD-Schicht 67 entfernt wurde, wird Übergangsmetall zum Beispiel durch CVD, ALD oder PVD auf der Source/Drain-Epitaxialschicht 60 und 62 abgeschieden. Während der Abscheidung reagiert das abgeschiedene Übergangsmetall in einigen Ausführungsformen mit Si und/oder Ge in den Source/Drain-Epitaxialschichten 60 und 62, wodurch die Legierungsschicht 80, 81 entsteht. In einigen Ausführungsformen kann eine Silicid (Legierungs)-Schicht durch PECVD-, CVD-, PEALD- oder ALD-Metallablagerung in einem Temperaturbereich von etwa 250 bis etwa 700°C gebildet werden; anschließend wird ein in-situ-Trockenätzen unter Verwendung eines CI- oder F-basierten Gases oder ein selektives ex-situ-Nassätzen angewendet, um das verbleibende Metall auf dem Abstandshalter und der Isolierschicht zu entfernen. In anderen Ausführungsformen kann die Silicid (Legierungs)-Schicht durch PECVD-, CVD-, PEALD- oder ALD-Metallablagerung in einem Temperaturbereich von etwa 350 bis etwa 650°C gebildet werden. In bestimmten Ausführungsformen wird später eine Nitridierungsbehandlung ausgeführt, um die Silicidoberfläche für die anschließende Silicidbildungsausheilung zu passivieren. In anderen Ausführungsformen wird ein selektiver Silicidabscheidungsprozess mittels Oberflächenblockierung durch molekulare Selbstorganisation (Molecular Self-Assembly, MSA) oder inhärente selektive Bildung aus geeigneten Metall- und Siliziumvorläufern ausgeführt. Es können auch andere geeignete Silicidbildungsprozesse verwendet werden.
  • In den vorliegenden Ausführungsformen wird vor dem Ausbilden der Legierungsschicht 80 die Source/Drain-Epitaxialschicht 60 einer der Rippenstrukturen von der Source/Drain-Epitaxialschicht 60 der benachbarten Rippenstruktur getrennt, und die Source/Drain-Epitaxialschicht 62 einer der Rippenstrukturen wird von der Source/Drain-Epitaxialschicht 62 der benachbarten Rippenstruktur getrennt. Die Legierungsschicht 80, 81 wird so ausgebildet, dass die ausgebildete Legierungsschicht 80 die Source/Drain-Epitaxialschicht 60 einer der Rippenstrukturen (52) und die Source/Drain-Epitaxialschicht 60 der benachbarten Rippenstruktur (52) verbindet und die ausgebildete Legierungsschicht 81 die Source/Drain-Epitaxialschicht 62 einer der Rippenstrukturen (54) und die Source/Drain-Epitaxialschicht 62 der benachbarten Rippenstruktur (54) verbindet.
  • In einigen Ausführungsformen wird, nachdem eine Übergangsmetallschicht auf der Source/Drain-Epitaxialschicht 60 und 62 ausgebildet wurde, eine Ausheilungsoperation ausgeführt, um die Legierungsschicht 80 zu bilden. Die Ausheilungsoperation wird bei einer Temperatur von etwa 250°C bis etwa 850°C ausgeführt.
  • Nachdem die Legierungsschicht 80, 81 ausgebildet wurde, wird eine Kontaktätzstoppschicht (CESL) 150 ausgebildet, um die Legierungsschicht 80, 81 zu bedecken, und eine zweite ILD-Schicht 160 wird auf der CESL 150 ausgebildet, wie in 4C gezeigt. Die CESL 150 besteht aus einem Siliziumnitrid-basierten Material, wie zum Beispiel SiN und SiON, und hat in einigen Ausführungsformen eine Dicke im Bereich von etwa 2 nm bis etwa 20 nm. Die zweite ILD 160 besteht aus einem anderen Material als die CESL 150 und besteht zum Beispiel aus einer oder mehreren Schichten aus Siliziumoxid, SiCN, SiOCN oder einem Material mit niedrigem k-Wert.
  • Anschließend wird eine Strukturierungsoperation ausgeführt, um Kontaktöffnungen über der Legierungsschicht 80, 81 der Source/Drain-Struktur zu bilden, und die Öffnungen werden mit einem leitfähigen Material gefüllt, wodurch Kontaktstecker 200 und 201 gebildet werden, wie in 4C gezeigt. Die Kontaktstecker 200 und 201 enthalten eine einzelne Schicht oder mehrere Schichten eines geeigneten Metalls, wie zum Beispiel Co, W, Ti, Ta, Cu, Al und/oder Ni und/oder Nitrid von Ti oder Ta.
  • Nach dem Bilden der Kontaktstecker werden weitere CMOS-Prozesse ausgeführt, um verschiedene Strukturelemente zu bilden, wie zum Beispiel eine oder mehrere zusätzliche Zwischenschichtdielektrikumschichten, Kontakte oder Durchkontaktierungen, Interconnect-Metallschichten und Passivierungsschichten usw.
  • Obgleich in den obigen Ausführungsformen und den folgenden Ausführungsformen ein n-Kanal-FET und ein p-Kanal-FET nebeneinander veranschaulicht sind, ist die Anordnung des n-Kanal-FETs und des p-Kanal-FETs nicht auf eine solche Anordnung beschränkt.
  • 5A-6C zeigen beispielhafte Querschnittsansichten verschiedener Stufen der Herstellung eines FinFET gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. Es versteht sich, dass zusätzliche Operationen vor, während und nach den durch die 5A-6C gezeigten Prozessen ausgeführt werden können, und einige der unten beschriebenen Operationen können ersetzt oder weggelassen werden, um zusätzliche Ausführungsformen des Verfahrens zu erhalten. Die Reihenfolge der Operationen oder Prozesse kann untereinander austauschbar sein. In den folgenden Ausführungsformen können die gleichen oder ähnliche Konfigurationen, Materialien, Prozesse und/oder Operationen, wie bei 1A-4C beschrieben, verwendet werden, und auf eine detaillierte Erklärung kann verzichtet werden.
  • Nachdem die in 3D gezeigte Struktur ausgebildet wurde, wird die erste ILD 67 durch Trocken- und/oder Nassätzen ausgespart, so dass die oberen Abschnitte der Source/Drain-Epitaxialschichten 60 und 62 freigelegt sind, wie in 5A gezeigt.
  • Dann werden, wie in 5B gezeigt, die Source/Drain-Epitaxialschichten 60 und 62 und die Rippenstrukturen 52 durch Trocken- und/oder Nassätzen entfernt, um Öffnungen 111 und 112 zu bilden. Die Rippenstrukturen 52 werden bis auf das Niveau der Oberseite der Isolierschicht 58 ausgespart. In einigen Ausführungsformen werden die Rippenstrukturen 52 bis auf unterhalb der Oberseite der Isolierschicht 58 ausgespart. Nachdem die Öffnungen 111, 112 ausgebildet wurden, werden eine Source/Drain-Epitaxialschicht 113 für einen n-Kanal-FET und eine Source/Drain-Epitaxialschicht 114 für einen p-Kanal-FET ausgebildet, wie in 5C gezeigt.
  • In einigen Ausführungsformen wird, nachdem die erste ILD-Schicht 67 ausgespart wurde, eine der n-Kanal-FET-Region und der p-Kanal-FET-Region mit einer Schutzschicht (zum Beispiel SiN) bedeckt, und die Operationen, die anhand der 5B und 5C erklärt werden, werden für die n-Kanal-FET-Region bzw. die p-Kanal-FET-Region getrennt ausgeführt.
  • Die Source/Drain-Epitaxialschicht 113 für den n-Kanal-FET enthält eine oder mehrere Schichten aus Si, SiC, SiP und SiCP, und die Source/Drain-Epitaxialschicht 114 für den p-Kanal-FET enthält eine oder mehrere Schichten aus Ge und SixGe1-x, wobei 0 < X < 1.
  • Anschließend wird eine ILD-Schicht 117 über den Source/Drain-Epitaxialschichten 113 und 114 und der ersten ILD-Schicht 67 ausgebildet, wie in 5D gezeigt. Die ILD-Schicht 117 besteht aus dem gleichen oder einem ähnlichen Material wie die erste ILD-Schicht 67.
  • Dann werden die gleichen oder ähnliche Operationen, wie mit Bezug auf 4A beschrieben, ausgeführt, und eine Metall-Gate-Struktur, die eine Gate-Dielektrikumschicht 72 und eine Metall-Gate-Elektrodenschicht 74 enthält, wird ausgebildet, wie in 6A gezeigt. Des Weiteren werden die gleichen oder ähnliche Operationen, wie mit Bezug auf 4B beschrieben, ausgeführt, und eine Legierungsschicht 80, 81 wird ausgebildet, um zwei benachbarte Source/Drain-Epitaxialschichten zu verbinden, wie in 6B gezeigt. Anschließend werden die gleichen oder ähnliche Operationen, wie mit Bezug auf 4C beschrieben, ausgeführt, und Kontaktstecker 200 und 201 werden ausgebildet, wie in 6C gezeigt. Nach dem Ausbilden der Kontaktstecker werden weitere CMOS-Prozesse ausgeführt, um verschiedene Strukturelemente wie zum Beispiel eine zusätzliche Zwischenschichtdielektrikumschicht, Kontakte oder Durchkontaktierungen, Interconnect-Metallschichten und Passivierungsschichten usw. zu bilden.
  • 7-14 sind beispielhafte Querschnittsansichten von Source/Drain-Strukturen eines Fin-Feldeffekttransistors (FinFET) gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. In den 7-14 sind ein n-Kanal-FET (NFET) und ein p-Kanal-FET (PFET), die beide jeweils zwei Rippenstrukturen 52, 54 enthalten, nebeneinander veranschaulicht. Jedoch ist die Konfiguration nicht darauf beschränkt. Die Anzahl der Rippenstrukturen kann drei oder mehr sein, und eine oder mehrere zusätzliche Strukturen können zwischen dem NFET und dem PFET angeordnet werden.
  • In 7 wird in dem n-Kanal-FET (NFET) eine erste Epitaxialschicht vom n-Typ 132 auf der Rippenstruktur 52 ausgebildet, und eine zweite Epitaxialschicht vom n-Typ 134 wird auf der ersten Epitaxialschicht vom n-Typ 132 ausgebildet. Die ersten und zweiten Epitaxialschichten vom n-Typ sind kristalline Halbleiterschichten, wie zum Beispiel Si, SiC, SiCP, SiP, Ge und SiGe, deren Gitterkonstanten sich voneinander und von der Gitterkonstante der Rippenstruktur unterscheiden. Wenn SiC, SiP und/oder SiCP verwendet werden, so ist die C- oder P-Konzentration der zweiten Epitaxialschicht vom n-Typ 134 höher ist als die der ersten Epitaxialschicht vom n-Typ 132. In einigen Ausführungsformen wird eine Gruppe III-V-Halbleiterschicht für mindestens eine der ersten und zweiten Epitaxialschichten vom n-Typ verwendet. Die Kombination der ersten und zweiten Epitaxialschichten vom n-Typ 132 und 134 entspricht der Source/Drain-Epitaxialschicht 60. In anderen Ausführungsformen wird nur eine der ersten und zweiten Epitaxialschichten vom n-Typ 132 und 134 ausgebildet, und in bestimmten Ausführungsformen werden drei oder mehr Epitaxialschichten vom n-Typ ausgebildet.
  • Des Weiteren wird die Legierungsschicht 222, zum Beispiel eine Silicidschicht, die der Legierungsschicht 80 entspricht, auf der zweiten Epitaxialschicht vom n-Typ 134 ausgebildet. Die Legierungsschicht 222 wird durch eine Reaktion zwischen dem Material der zweiten Epitaxialschicht vom n-Typ 134 und einer darauf ausgebildeten Übergangsmetallschicht gebildet. Wie in 7 gezeigt, berührt die zweite Epitaxialschicht vom n-Typ 134 einer der benachbarten zwei Rippenstrukturen 52 nicht die zweite Epitaxialschicht vom n-Typ 134 der anderen der benachbarten zwei Rippenstrukturen 52. Die Legierungsschicht 222 füllt den Raum zwischen zwei zweiten Epitaxialschichten vom n-Typ 134 und verbindet die zwei zweiten Epitaxialschichten vom n-Typ 134 physisch und elektrisch.
  • In einigen Ausführungsformen bleibt ein Rest-Übergangsmetall 215 zurück, das nicht vollständig mit der zweiten Epitaxialschicht vom n-Typ 134 reagiert hat. In einem solchen Fall kann das verbleibende Übergangsmetall in einigen Ausführungsformen durch eine anschließende Nitridierungsoperation unter Verwendung von NH3- oder N2+H2-Plasma in eine Passivierungsschicht umgewandelt werden. Die Passivierungsschicht bedeckt die Oberfläche der Legierungsschicht 222, um die Legierungsschicht 222 vor Beschädigungen zu schützen, die durch die anschließenden Prozesse verursacht werden. Des Weiteren bedeckt eine CESL 150 die Source/Drain-Struktur vom n-Typ, wie in 7 gezeigt.
  • Der Kontaktstecker 200 steht mit der Legierungsschicht 222 in Kontakt. In einigen Ausführungsformen enthält der Kontaktstecker 200 eine Sperrschicht 202 beispielsweise aus TiN oder TaN und eine Körperschicht 210 beispielsweise aus Co, W, Ti, Ta, Cu, Ru, Rh, Ir, Al und/oder Ni.
  • In 7 bleibt eine Übergangsmetallschicht 225 am Boden des Hohlraums 224, der durch die Legierungsschicht 222 und die Isolierschicht 58 gebildet wird, zurück. Das Volumen der Übergangsmetallschicht 225 ist hinreichend klein, um nicht die elektrischen Eigenschaften des NFET zu beeinträchtigen.
  • Des Weiteren gibt es in 7 Abstandshalterreste 110, die ein verbleibender Teil der Seitenwandabstandshalter 24 sind, die in den Operationen von 3B nicht geätzt werden.
  • Die Breite T11 (die größte Breite) der Rippenstruktur 52, die entlang der X-Richtung von der ersten Epitaxialschicht vom n-Typ umgeben ist, liegt in einigen Ausführungsformen im Bereich von etwa 4 nm bis etwa 10 nm. Die Dicke T12 der ersten Epitaxialschicht vom n-Typ 132 liegt in einigen Ausführungsformen im Bereich von etwa 0,5 nm bis etwa 3 nm, und die Dicke T13 der zweiten Epitaxialschicht vom n-Typ 134 liegt in einigen Ausführungsformen im Bereich von etwa 2 nm bis etwa 8 nm. Der Raum T15 zwischen den zwei benachbarten zweiten Epitaxialschichten vom n-Typ 134 liegt in einigen Ausführungsformen im Bereich von etwa 0,5 nm bis etwa 20 nm. In einigen Ausführungsformen wird die Isolierschicht 58 in der Operation von 3B geätzt, und der geätzte Betrag H11 liegt im Bereich von etwa 0,5 nm bis etwa 20 nm. Die vertikale Dicke des Abstandshalterrestes 110 liegt in einigen Ausführungsformen im Bereich von etwa 0,5 nm bis etwa 30 nm.
  • In einigen Ausführungsformen werden eine oder mehrere Hohlräume 143 während der Legierungsschichtbildung ausgebildet. Zu den Querschnittsformen der Hohlräume 143 können ein Rhombus, ein Kreis, ein Oval oder eine unregelmäßige Form gehören. Die Formen können symmetrisch oder asymmetrisch sein. Die Anzahl der Hohlräume braucht in einigen Ausführungsformen nur eins zu betragen, und kann in anderen Ausführungsformen mehr sein. Die Größen der mehreren Hohlräume und Räume zwischen Hohlräumen können im Wesentlichen gleich oder verschieden sein.
  • Der in 7 gezeigte p-Kanal-FET (PFET) hat die gleiche oder ähnliche Struktur wie der n-Kanal-FET (NFET), und auf eine Erklärung für die gemeinsame Konfigurationen kann verzichtet werden. Eine erste Epitaxialschicht vom p-Typ 136 wird auf der Rippenstruktur 54 ausgebildet, und eine zweite Epitaxialschicht vom p-Typ 138 wird auf der ersten Epitaxialschicht vom p-Typ 136 ausgebildet. Die ersten und zweiten Epitaxialschichten vom p-Typ sind kristalline Halbleiterschichten, wie zum Beispiel Si, SiC, SiCP, SiP, Ge und SiGe, deren Gitterkonstanten sich voneinander und von der Gitterkonstante der Rippenstruktur unterscheiden. Wenn SiGe verwendet wird, so ist die Ge-Konzentration der zweiten Epitaxialschicht vom p-Typ 138 höher als die der ersten Epitaxialschicht vom p-Typ 136. In einigen Ausführungsformen wird eine Gruppe III-V-Halbleiterschicht für mindestens eine der ersten und zweiten Epitaxialschichten vom p-Typ verwendet. Die Kombination der ersten und zweiten Epitaxialschichten vom p-Typ 136 und 138 entspricht der Source/Drain-Epitaxialschicht 62. In anderen Ausführungsformen wird nur eine der ersten und zweiten Epitaxialschichten vom p-Typ 136 und 138 ausgebildet, und in bestimmten Ausführungsformen werden drei oder mehr Epitaxialschichten vom p-Typ ausgebildet.
  • Des Weiteren wird die Legierungsschicht 220, zum Beispiel eine Silicidschicht, die der Legierungsschicht 81 entspricht, auf der zweiten Epitaxialschicht vom p-Typ 138 ausgebildet. Die Legierungsschicht 220 wird durch eine Reaktion zwischen dem Material der zweiten Epitaxialschicht vom p-Typ 138 und einer darauf ausgebildeten Übergangsmetallschicht gebildet. Wie in 7 gezeigt, berührt die zweite Epitaxialschicht vom p-Typ 138 einer der benachbarten zwei Rippenstrukturen 54 nicht die zweite Epitaxialschicht vom p-Typ 138 der anderen der benachbarten zwei Rippenstrukturen 54. Die Legierungsschicht 220 füllt den Raum zwischen zwei zweiten Epitaxialschichten vom p-Typ 138 und verbindet die zwei zweiten Epitaxialschichten vom p-Typ 138 physisch und elektrisch.
  • In einigen Ausführungsformen bleibt ein Rest-Übergangsmetall 215 zurück, das nicht vollständig mit der zweiten Epitaxialschicht vom p-Typ 138 reagiert hat. In einem solchen Fall kann das verbleibende Übergangsmetall in einigen Ausführungsformen durch eine anschließende Nitridierungsoperation unter Verwendung von NH3- oder N2+H2-Plasma in eine Passivierungsschicht umgewandelt werden. Die Passivierungsschicht bedeckt die Oberfläche der Legierungsschicht 220, um die Legierungsschicht 220 vor Beschädigungen zu schützen, die durch die anschließenden Prozesse verursacht werden. Des Weiteren bedeckt eine CESL 150 die Source/Drain-Struktur vom p-Typ, wie in 7 gezeigt.
  • Der Kontaktstecker 201 steht mit der Legierungsschicht 222 in Kontakt. In einigen Ausführungsformen enthält der Kontaktstecker 201 eine Sperrschicht 202 beispielsweise aus TiN oder TaN und eine Körperschicht 210 beispielsweise aus Co, W, Ti, Ta, Cu, Ru, Rh, Ir, Al und/oder Ni.
  • In 7 bleibt eine Übergangsmetallschicht 225 am Boden des Hohlraums 224, der durch die Legierungsschicht 222 und die Isolierschicht 58 gebildet wird, zurück. Da das Volumen der Übergangsmetallschicht 225 hinreichend klein ist, werden die elektrischen Eigenschaften des NFET nicht beeinträchtigt.
  • Des Weiteren gibt es in 7 Abstandshalterreste 110, die ein verbleibender Teil der Seitenwandabstandshalter 24 sind, die in der Operation von 3B nicht geätzt wurden.
  • Die Breite T21 (die größte Breite) der Rippenstruktur 54, die entlang der X-Richtung von der ersten Epitaxialschicht vom p-Typ umgeben ist, liegt in einigen Ausführungsformen im Bereich von etwa 4 nm bis etwa 10 nm. Die Dicke T22 der ersten Epitaxialschicht vom p-Typ 136 liegt in einigen Ausführungsformen im Bereich von etwa 0,5 nm bis etwa 3 nm, und die Dicke T23 der zweiten Epitaxialschicht vom p-Typ 138 liegt in einigen Ausführungsformen im Bereich von etwa 2 nm bis etwa 8 nm. Der Raum T25 zwischen den zwei benachbarten zweiten Epitaxialschichten vom p-Typ 138 liegt in einigen Ausführungsformen im Bereich von etwa 0,5 nm bis etwa 20 nm.
  • In einigen Ausführungsformen werden während der Legierungsschichtbildung ein oder mehrere Hohlräume 144 ausgebildet. Zu den Querschnittsformen der Hohlräume 144 können ein Rhombus, ein Kreis, ein Oval oder eine unregelmäßige Form gehören. Die Formen können symmetrisch oder asymmetrisch sein. Die Anzahl der Hohlräume braucht in einigen Ausführungsformen nur eins zu betragen, und kann in anderen Ausführungsformen mehr sein. Die Größen der mehreren Hohlräume und Räume zwischen Hohlräumen können im Wesentlichen gleich oder verschieden sein.
  • 8 ist eine beispielhafte Querschnittsansicht von Source/Drain-Strukturen eines FinFET gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. 8 zeigt im Wesentlichen die gleichen Strukturen wie 7, nur dass es in dieser Ausführungsform keine Abstandshalterreste 110 gibt.
  • 9 ist eine beispielhafte Querschnittsansicht von Source/Drain-Strukturen eines FinFET gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. 9 zeigt im Wesentlichen die gleichen Strukturen wie 7, mit Ausnahme der Form der Source/Drain-Epitaxialschichten. In 9 ist die Form der Source/Drain-Epitaxialschichten (zum Beispiel 132, 134, 136 und 138) verjüngt, wobei die Bodenfläche größer ist als ein oberer Bereich. Je nach den epitaxialen Wachstumsbedingungen können die Formen der Source/Drain-Epitaxialschichten variieren.
  • 10 ist eine beispielhafte Querschnittsansicht von Source/Drain-Strukturen eines FinFET gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. 10 zeigt im Wesentlichen die gleichen Strukturen wie 9, außer dass es in dieser Ausführungsform keine Abstandshalterreste 110 gibt.
  • 11 ist eine beispielhafte Querschnittsansicht von Source/Drain-Strukturen eines FinFET gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. In 11 sind keine Source/Drain-Epitaxialschichten auf den Rippenstrukturen 52 ausgebildet. Nachdem die in 3B gezeigte Struktur gebildet wurde, wird die erste ILD 67 gebildet, ohne dass die Source/Drain-Epitaxialschichten 60, 62 ausgebildet werden. Durch Ausführen der gleichen oder ähnlichen Operationen wie in den 3D-4C kann die Struktur von 11 erhalten werden.
  • In 11 legen sich die Legierungsschichten 220 oder 222 direkt um die Rippenstruktur 52, die aus einem kristallinen Halbleiter besteht, herum. Die Räume T15' und T25' zwischen zwei Rippenstrukturen, die durch die Legierungsschicht 220, 222 bedeckt werden, liegen in einigen Ausführungsformen im Bereich von etwa 8 nm bis etwa 60 nm.
  • Obgleich 11 die Abstandshalterreste 110 veranschaulicht, bleiben in bestimmten Ausführungsformen die Abstandshalterreste 110 nicht zurück.
  • 12-14 sind beispielhafte Querschnittsansichten von Source/Drain-Strukturen eines FinFET gemäß den durch die 5A-6C gezeigten Verfahren. Es können die gleichen oder ähnliche Konfigurationen, Strukturen und/oder Materialien wie jene der 7-11 verwendet werden, und auf eine detaillierte Erklärung kann verzichtet werden.
  • Nachdem die Source/Drain-Epitaxialschichten 60 und 62 und die Rippenstrukturen 52 ausgespart wurden, wie in 5B gezeigt, wird eine erste Epitaxialschicht vom n-Typ 131 auf der ausgesparten Rippenstruktur 52 ausgebildet, und eine zweite Epitaxialschicht vom n-Typ 133 wird auf der ersten Epitaxialschicht vom n-Typ 131 für den n-Kanal-FET ausgebildet, und eine erste Epitaxialschicht vom p-Typ 135 wird auf der ausgesparten Rippenstruktur 54 ausgebildet, und eine zweite Epitaxialschicht vom p-Typ 137 wird auf der ersten Epitaxialschicht vom n-Typ 135 für den p-Kanal-FET ausgebildet. Die Kombination der ersten und zweiten Epitaxialschichten vom n-Typ entspricht der Source/Drain-Epitaxialschicht 113, und die Kombination der ersten und zweiten Epitaxialschichten vom p-Typ entspricht der Source/Drain-Epitaxialschicht 114.
  • Die ersten und zweiten Epitaxialschichten vom n-Typ 131, 133 sind kristalline Halbleiterschichten, wie zum Beispiel Si, SiC, SiCP, SiP, Ge und SiGe, deren Gitterkonstanten sich voneinander und von der Gitterkonstante der Rippenstruktur unterscheiden. Wenn SiC, SiP und/oder SiCP verwendet werden, so ist die C- oder P-Konzentration der zweiten Epitaxialschicht vom n-Typ 131 höher als die der ersten Epitaxialschicht vom n-Typ 133. In einigen Ausführungsformen wird eine Gruppe III-V-Halbleiterschicht für mindestens eine der ersten und zweiten Epitaxialschichten vom n-Typ verwendet. In anderen Ausführungsformen wird nur eine der ersten und zweiten Epitaxialschichten vom n-Typ 131 und 133 ausgebildet, und in bestimmten Ausführungsformen werden drei oder mehr Epitaxialschichten vom n-Typ ausgebildet.
  • Die ersten und zweiten Epitaxialschichten vom p-Typ 135, 137 sind kristalline Halbleiterschichten, wie zum Beispiel Si, SiC, SiCP, SiP, Ge und SiGe, deren Gitterkonstanten sich voneinander und von der Gitterkonstante der Rippenstruktur unterscheiden. Wenn SiGe verwendet wird, so ist die Ge-Konzentration der zweiten Epitaxialschicht vom p-Typ 137 höher als die der ersten Epitaxialschicht vom p-Typ 135. In einigen Ausführungsformen wird eine Gruppe III-V-Halbleiterschicht für mindestens eine der ersten und zweiten Epitaxialschichten vom p-Typ verwendet. In anderen Ausführungsformen wird nur eine der ersten und zweiten Epitaxialschichten vom p-Typ 135 und 137 ausgebildet, und in bestimmten Ausführungsformen werden drei oder mehr Epitaxialschichten vom p-Typ ausgebildet.
  • Da die ersten und zweiten Epitaxialschichten vom n-Typ und vom p-Typ in den Öffnungen 111 und 112 ausgebildet werden, die in 5B gezeigt sind, werden die Formen der Epitaxialschichten durch die Formen der Öffnungen 111 und 112 eingeschränkt.
  • Die Dicke H14 der ersten Epitaxialschicht vom n-Typ 131 liegt in einigen Ausführungsformen im Bereich von etwa 0,5 nm bis etwa 3 nm, und die Dicke H15 der zweiten Epitaxialschicht vom n-Typ 133 liegt in einigen Ausführungsformen im Bereich von etwa 2 nm bis etwa 100 nm. Die Dicke H24 der ersten Epitaxialschicht vom p-Typ 135 liegt in einigen Ausführungsformen im Bereich von etwa 0,5 nm bis etwa 3 nm, und die Dicke H25 der zweiten Epitaxialschicht vom p-Typ 137 liegt in einigen Ausführungsformen im Bereich von etwa 2 nm bis etwa 100 nm.
  • 13 ist eine beispielhafte Querschnittsansicht von Source/Drain-Strukturen eines FinFET gemäß einigen Ausführungsformen der vorliegenden Offenbarung. 13 zeigt im Wesentlichen die gleichen Strukturen wie 12, außer dass es in dieser Ausführungsform keine Abstandshalterreste 110 gibt.
  • 14 ist eine beispielhafte Querschnittsansicht von Source/Drain-Strukturen eines FinFET gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
  • Nachdem die Struktur von 3A ausgebildet wurde, werden die Rippenstrukturen 52 bis zu der, oder unter die, Isolierschicht 58 ausgespart, und dann werden epitaxiale Source/Drain-Strukturen auf der ausgesparten Rippenstruktur 52 ausgebildet. Anschließend werden eine Deckschicht 60 und eine erste ILD-Schicht 67 ausgebildet, und es werden die gleichen oder ähnliche Operationen wie in den 4A-4C oder 6A-6C ausgeführt. In dieser Ausführungsform werden, da die Source/Drain-Epitaxialschichten nicht in den Öffnungen ausgebildet werden, die Source/Drain-Epitaxialschichten seitlich gezüchtet, um einen rautenförmigen Querschnitt zu erhalten, wie in 14 gezeigt.
  • Genauer gesagt, wird - nachdem die Rippenstrukturen 52 ausgespart wurden - eine erste Epitaxialschicht vom n-Typ 131 auf der ausgesparten Rippenstruktur 52 ausgebildet, und eine zweite Epitaxialschicht vom n-Typ 133 wird auf der ersten Epitaxialschicht vom n-Typ 131 für den n-Kanal-FET ausgebildet, und eine erste Epitaxialschicht vom p-Typ 135 wird auf der ausgesparten Rippenstruktur 52 ausgebildet, und eine zweite Epitaxialschicht vom p-Typ 137 wird auf der ersten Epitaxialschicht vom n-Typ 135 für den p-Kanal-FET ausgebildet. Die zweite Epitaxialschicht vom n-Typ 133 hat aufgrund eines seitlichen Wachstums der Epitaxialschicht eine rautenförmige Querschnittsansicht, und die zweite Epitaxialschicht vom p-Typ 137 hat aufgrund eines seitlichen Wachstums der Epitaxialschicht eine rautenförmige Querschnittsansicht.
  • Die Dicke H16 der ersten Epitaxialschicht vom n-Typ 131 liegt in einigen Ausführungsformen im Bereich von etwa 0,5 nm bis etwa 3 nm, und die Dicke H17 der zweiten Epitaxialschicht vom n-Typ 133 liegt in einigen Ausführungsformen im Bereich von etwa 2 nm bis etwa 40 nm. Die Dicke H26 der ersten Epitaxialschicht vom p-Typ 135 liegt in einigen Ausführungsformen im Bereich von etwa 0,5 nm bis etwa 3 nm, und die Dicke H27 der zweiten Epitaxialschicht vom p-Typ 137 liegt in einigen Ausführungsformen im Bereich von etwa 2 nm bis etwa 40 nm.
  • 15A-18C zeigen beispielhafte Querschnittsansichten verschiedener Stufen der Herstellung eines FinFET gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. Es versteht sich, dass zusätzliche Operationen vor, während und nach den durch die 15A-18C gezeigten Prozessen ausgeführt werden können, und einige der unten beschriebenen Operationen können ersetzt oder weggelassen werden, um zusätzliche Ausführungsformen des Verfahrens zu erhalten. Die Reihenfolge der Operationen oder Prozesse können gegeneinander austauschbar sein. In den folgenden Ausführungsformen können Konfigurationen, Strukturen, Materialien und/oder Abmessungen verwendet werden, die die gleichen oder ähnlich sind wie die, die in den 1A-14 erklärt wurden, und auf ihre ausführliche Erklärung kann verzichtet werden. In den folgenden Ausführungsformen wird ein Gate-alle-around-FET verwendet.
  • Wie in 15A gezeigt, werden gestapelte Halbleiterschichten über dem Substrat 50 ausgebildet. Die gestapelten Halbleiterschichten enthalten erste Halbleiterschichten 42 und zweite Halbleiterschichten 44. Des Weiteren wird eine Maskenschicht 10 über den gestapelten Schichten ausgebildet.
  • Die ersten Halbleiterschichten 42 und die zweiten Halbleiterschichten 44 bestehen aus Materialien, die verschiedene Gitterkonstanten aufweisen, und können eine oder mehrere Schichten aus Si, Ge, SiGe, GaAs, InSb, Spalts, GaSb, InAlAs, InGaAs, GaSbP, GaAssb oder InP enthalten. In einigen Ausführungsformen bestehen die ersten Halbleiterschichten 42 und die zweiten Halbleiterschichten 44 aus Si, einer Si-Verbindung, SiGe, Ge oder einer Ge-Verbindung. In einer Ausführungsform sind die ersten Halbleiterschichten 42 Si1-xGex, wobei x mehr als etwa 0,3 ist, oder Ge (x=1,0) und die zweiten Halbleiterschichten 44 sind Si oder Si1-yGey, wobei y weniger als etwa 0,4 ist, und X > y. In dieser Offenbarung meint eine „M“-Verbindung” oder eine „Mbasierte Verbindung“, dass die Mehrheit der Verbindung M ist.
  • In einer anderen Ausführungsform sind die zweiten Halbleiterschichten 44 Si1-yGey, wobei y mehr als etwa 0,3 ist, oder Ge und die ersten Halbleiterschichten 42 sind Si oder Si1-xGex, wobei x weniger als etwa 0,4 ist, und x < y. In anderen Ausführungsformen besteht die erste Halbleiterschicht 42 aus Si1-xGex, wobei x im Bereich von etwa 0,3 bis etwa 0,8 liegt, und die zweite Halbleiterschicht 44 besteht aus Si1-xGex, wobei x im Bereich von etwa 0,1 bis etwa 0,4 liegt.
  • In 15A sind vier Schichten der ersten Halbleiterschicht 42 und vier Schichten der zweiten Halbleiterschicht 44 angeordnet. Jedoch ist die Anzahl der Schichten nicht auf vier beschränkt und braucht nicht mehr als 1 zu sein (jede Schicht), und in einigen Ausführungsformen werden 2-10 Schichten sowohl der ersten als auch der zweiten Halbleiterschichten ausgebildet. Durch Justieren der Anzahl der gestapelten Schichten kann ein Ansteuerstrom des GAA-FET-Bauelements justiert werden.
  • Die ersten Halbleiterschichten 42 und die zweiten Halbleiterschichten 44 werden epitaxial über dem Substrat 50 ausgebildet. Die Dicke der ersten Halbleiterschichten 42 kann gleich oder größer sein als die der zweiten Halbleiterschichten 44 und liegt in einigen Ausführungsformen im Bereich von etwa 5 nm bis etwa 50 nm und liegt in anderen Ausführungsformen im Bereich von etwa 10 nm bis etwa 30 nm. Die Dicke der zweiten Halbleiterschichten 44 liegt in einigen Ausführungsformen im Bereich von etwa 5 nm bis etwa 30 nm und liegt in anderen Ausführungsformen im Bereich von etwa 10 nm bis etwa 20 nm. Die Dicke jeder der ersten Halbleiterschichten 42 kann die gleiche sein oder kann variieren.
  • In einigen Ausführungsformen enthält die Maskenschicht 10 zum Beispiel eine Kontaktinseloxid (zum Beispiel Siliziumoxid)-Schicht 11 und eine Siliziumnitrid-Maskenschicht 12, wie in 15A gezeigt.
  • Des Weiteren wird eine Maskenstruktur über der Maskenschicht ausgebildet. Die Maskenstruktur ist zum Beispiel eine Resiststruktur, die durch Lithografieoperationen gebildet wird. Durch Verwenden der Maskenstruktur als eine Ätzmaske werden eine Hartmaskenstruktur der Kontaktinseloxidschicht 11 und die Siliziumnitrid-Maskenschicht 12 ausgebildet, wie in 15B gezeigt.
  • Dann werden, wie in 15C gezeigt, durch Verwenden der Hartmaskenstruktur als eine Ätzmaske die gestapelten Halbleiterschichten 42, 44 und das Substrat 50 zu Rippenstrukturen 152 für einen FET vom n-Typ und Rippenstrukturen 154 für einen FET vom p-Typ durch Grabenätzen unter Verwendung eines Trockenätzverfahrens und/oder eines Nassätzverfahrens strukturiert. Die Abmessungen für die Rippenstrukturen 152 für einen FET vom n-Typ können die gleichen sein wie, oder können andere sein als, die Rippenstrukturen 154 für einen FET vom p-Typ.
  • Nachdem die Rippenstrukturen 152, 154 ausgebildet wurden, ähnlich wie in 1D, wird eine erste Schutzschicht 15 ausgebildet, um die Strukturen 152,154 zu bedecken, wie in 15D gezeigt.
  • Nachdem die erste Schutzschicht 15 ausgebildet wurde, ähnlich wie in 2A, wird eine zweite Schutzschicht 17 ausgebildet, wie in 16A gezeigt.
  • Des Weiteren wird, ähnlich wie in 2B, eine Isolierschicht (STI) 58 in Räumen zwischen den Rippenstrukturen und/oder einem Raum zwischen einer Rippenstruktur und einem anderen Element, das über dem Substrat 50 ausgebildet ist, gebildet, wie in 16B gezeigt.
  • Ähnlich wie in den 2B und 2C wird die dicke Isolierschicht 58 ausgespart, um die oberen Abschnitte der Rippenstrukturen 152, 154 freizulegen, wie in 16C gezeigt. Die Höhe H2' der Rippenstrukturen von der Oberseite der Isolierschicht 58 aus liegt in einigen Ausführungsformen im Bereich von etwa 20 nm bis etwa 100 nm und liegt in anderen Ausführungsformen im Bereich von etwa 30 nm bis etwa 50 nm.
  • Ähnlich wie in 2D wird, nachdem die Isolierschicht 58 ausgebildet (und ausgespart) wurde, eine Dummy-Gate-Struktur, die eine Dummy-Gate-Dielektrikumschicht 20 und eine Dummy-Gate-Elektrodenschicht 22 enthält, über den Rippenstrukturen 152, 154 ausgebildet, wie in 16D gezeigt.
  • Des Weiteren werden, ähnlich wie in 3C, Seitenwandabstandshalter 24 an gegenüberliegenden Seitenwänden der Dummy-Gate-Elektrodenschicht 22 ausgebildet, wie in 17A gezeigt.
  • Dann werden, wie in 17B gezeigt, die auf den Rippenstrukturen 152, 154 ausgebildeten Seitenwandabstandshalter 24 beispielsweise unter Verwendung von anisotropem Trockenätzen entfernt, um Source/Drain-Regionen (der gestapelte Halbleiterschichtabschnitt) der Strukturen 152, 154 freizulegen. Nachdem die Source/Drain-Regionen freigelegt sind, werden die ersten Halbleiterschichten 42 unter Verwendung eines Nassätzmittels, wie zum Beispiel Ammoniumhydroxid (NH4OH), Tetramethylammoniumhydroxid (TMAH), Ethylendiamin-Pyrocatechol (EDP) oder Kaliumhydroxid (KOH)-Lösung, selektiv entfernt. In anderen Ausführungsformen werden die zweiten Halbleiterschichten 44 selektiv entfernt. In bestimmten Ausführungsformen werden die ersten Halbleiterschichten 42 für n-Kanal-FETs entfernt, und die zweiten Halbleiterschichten 44 werden für p-Kanal-FETs entfernt. In weiteren Ausführungsformen werden die zweiten Halbleiterschichten 44 für n-Kanal-FETs entfernt, und die ersten Halbleiterschichten 42 werden für p-Kanal-FETs entfernt.
  • Anschließend werden Source/Drain-Epitaxialschichten 46, 48 ausgebildet, wie in 17C gezeigt. Die Source/Drain-Epitaxialschicht 46 für den FET vom n-Typ enthält in einigen Ausführungsformen eine oder mehrere Schichten aus Halbleitermaterial, wie zum Beispiel SiC, SiP und SiCP, das eine zweckmäßige mechanische Spannung in dem Kanal des FET vom n-Typ erzeugt. Da die zweiten Halbleiterschichten 44 ein kristalliner Halbleiter sind, ist die Epitaxialschicht 46 ebenfalls kristallin. Die Source/Drain-Epitaxialschicht 48 für den FET vom p-Typ enthält in einigen Ausführungsformen ein oder mehrere Halbleitermaterialien, wie zum Beispiel Ge und SixGe1-x, wobei 0 < X < 1, das eine zweckmäßige mechanische Spannung in dem Kanal des FET vom p-Typ erzeugt. Da die zweiten Halbleiterschichten 44 ein kristalliner Halbleiter sind, ist die Epitaxialschicht 48 ebenfalls kristallin.
  • Die Source/Drain-Epitaxialschichten 46, 46 können selektiv auf den und um die zweiten Halbleiterschichten 44 bei einer Temperatur von etwa 600 bis 800°C bei einem Druck von etwa 80 bis 150 Torr unter Verwendung eines Sihaltigen Gases wie zum Beispiel SiH4, Si2H6 oder SiCl2H2, eines Ge-haltigen Gases wie zum Beispiel GeH4, Ge2H6 oder GeCl2H2, eines C-haltigen Gases wie zum Beispiel CH4 oder C2H6, und/oder eines Dotierungsgases wie zum Beispiel PH3, gezüchtet werden. Die Source/Drain-Struktur für einen FET vom n-Typ und die Source/Drain-Struktur für einen FET vom p-Typ können durch getrennte epitaxiale Prozesse gebildet werden.
  • Nachdem die Source/Drain-Epitaxialschichten 46 und 48 ausgebildet wurden, wird eine dielektrische Deckschicht 45 über den Source/Drain-Epitaxialschichten 46 und 48 ausgebildet, und eine erste Zwischenschichtdielektrikum (ILD)-Schicht 67 wird über der dielektrischen Deckschicht 45 ausgebildet, wie in 17D gezeigt. Die dielektrische Deckschicht 55 besteht zum Beispiel aus SiN oder SiON und hat in einigen Ausführungsformen eine Dicke im Bereich von etwa 2 nm bis etwa 20 nm. Die erste ILD 67 besteht aus einem anderen Material als die dielektrische Deckschicht 45 und besteht zum Beispiel aus einer oder mehreren Schichten aus Siliziumoxid, SiCN, SiOCN oder einem Material mit niedrigem k-Wert.
  • Nachdem die erste ILD-Schicht 67 ausgebildet wurde, werden eine Nanodrahtkanalstruktur und eine Metall-Gate-Struktur ausgebildet. In bestimmten Ausführungsformen wird die erste ILD-Schicht 67 über den Dummy-Gate-Strukturen ausgebildet, und eine Planarisierungsoperation, wie zum Beispiel ein chemisch-mechanischer Polier (CMP)-Prozess oder ein Rückätzprozess, wird ausgeführt, um die Oberseite der Dummy-Gate-Elektrodenschicht 22 freizulegen. Die Dummy-Gate-Strukturen (die Dummy-Gate-Elektrodenschicht 22 und die Dummy-Gate-Dielektrikumschicht 20) werden unter Verwendung geeigneter Ätzoperationen entfernt, um gestapelte Strukturen der ersten Halbleiterschichten 42 und der zweiten Halbleiterschichten 44 freizulegen. Dann werden die ersten Halbleiterschichten 42 selektiv entfernt, um die zweiten Halbleiterschichten 44 als Nanodrahtkanäle zu hinterlassen. Eine Metall-Gate-Struktur, die eine Gate-Dielektrikumschicht 72 und eine Metall-Gate-Elektrodenschicht 74 enthält, wird so ausgebildet, dass sie sich um die zweiten Halbleiterschichten 44 herum legt, wie in 18 A gezeigt. Eine oder mehrere Schichten aus Austrittsarbeitjustierungsmetall können zwischen der Gate-Dielektrikumschicht 72 und der Metall-Gate-Elektrodenschicht 74 gebildet werden.
  • In anderen Ausführungsformen werden die zweiten Halbleiterschichten 44 selektiv entfernt, um die ersten Halbleiterschichten 42 als Nanodrahtkanäle zu hinterlassen. In bestimmten Ausführungsformen werden die ersten Halbleiterschichten 42 für n-Kanal-FETs entfernt, und die zweiten Halbleiterschichten 44 werden für p-Kanal-FETs entfernt. In weiteren Ausführungsformen werden die zweiten Halbleiterschichten 44 für n-Kanal-FETs entfernt, und die ersten Halbleiterschichten 42 werden für p-Kanal-FETs entfernt.
  • Nachdem die Metall-Gate-Struktur ausgebildet wurde, werden die erste ILD-Schicht 67 und die dielektrische Deckschicht 45 entfernt. In einer Ausführungsform werden die erste ILD-Schicht 67 und die dielektrische Deckschicht 45 vollständig entfernt, und in anderen Ausführungsformen werden die erste ILD-Schicht 67 und die dielektrische Deckschicht 45 teilweise von einem Bereich um die Source/Drain-Strukturen herum entfernt.
  • Nachdem die erste ILD-Schicht 67 mindestens teilweise entfernt wurde, ähnlich wie in 4B, wird eine Metalllegierungsschicht 80, 81 über der Source/Drain-Epitaxialschicht 46 und 48 ausgebildet, wie in 18B gezeigt. Die Legierungsschicht 80 ist eines oder mehrere von TiSi, TaSi, NiSi, CoSi, TiSiGe, TaSiGe, NiSiGe und CoSiGe.
  • Nachdem die erste ILD-Schicht 67 entfernt wurde, wird Übergangsmetall zum Beispiel durch CVD, ALD oder PVD auf die Source/Drain-Epitaxialschicht 46 und 48 abgeschieden. Während der Abscheidung reagiert das abgeschiedene Übergangsmetall mit Si und/oder Ge in der Source/Drain-Epitaxialschicht 46 und 48, wodurch in einigen Ausführungsformen die Legierungsschicht 80, 81 gebildet wird.
  • In den vorliegenden Ausführungsformen wird, bevor die Legierungsschicht 80, 81 ausgebildet wird, die auf einer der zweiten Halbleiterschichten 44 ausgebildete Source/Drain-Epitaxialschicht 46 von der Source/Drain-Epitaxialschicht 46 getrennt, die auf der benachbarten der zweiten Halbleiterschichten 44 der ersten Rippenstruktur ausgebildet ist, und die auf einer der zweiten Halbleiterschichten 44 ausgebildete Source/Drain-Epitaxialschicht 48 wird von der Source/Drain-Epitaxialschicht 48 getrennt, die auf der benachbarten der zweiten Halbleiterschichten 44 der zweiten Rippenstruktur ausgebildet ist. Die Legierungsschicht 80, 81 wird so ausgebildet, dass die ausgebildete Legierungsschicht 80 die Source/Drain-Epitaxialschicht 46 einer der zweiten Halbleiterschichten 44 und die Source/Drain-Epitaxialschicht 46 der benachbarten der zweiten Halbleiterschichten 44 verbindet, und die Legierungsschicht 81 verbindet die Source/Drain-Epitaxialschicht 48 einer der zweiten Halbleiterschichten 44 und die Source/Drain-Epitaxialschicht 62 der benachbarten der zweiten Halbleiterschichten 44.
  • In einigen Ausführungsformen wird, nachdem eine Übergangsmetallschicht auf der Source/Drain-Epitaxialschicht 46 und 48 ausgebildet wurde, eine Ausheilungsoperation ausgeführt, um die Legierungsschicht 80, 81 zu bilden. Die Ausheilungsoperation wird bei einer Temperatur von etwa 250°C bis etwa 850°C ausgeführt.
  • Nachdem die Legierungsschicht 80, 81 ausgebildet wurde, ähnlich wie in 4C, wird eine Kontaktätzstoppschicht (CESL) 150 ausgebildet, um die Legierungsschicht 80, 81 zu bedecken, und eine zweite ILD-Schicht 160 wird auf der CESL 150 ausgebildet, wie in 18C gezeigt. Anschließend wird, ähnlich wie in 4C, eine Strukturierungsoperation ausgeführt, um Kontaktöffnungen über der Legierungsschicht 80, 81 der Source/Drain-Struktur zu bilden, und die Öffnungen werden mit einem leitfähigen Material gefüllt, wodurch Kontaktstecker 200 und 201 gebildet werden, wie in 18C gezeigt.
  • Nach dem Ausbilden der Kontaktstecker werden weitere CMOS-Prozesse ausgeführt, um verschiedene Strukturelemente zu bilden, wie zum Beispiel eine zusätzliche Zwischenschichtdielektrikumschicht, Kontakte oder Durchkontaktierungen, Interconnect-Metallschichten und Passivierungsschichten usw.
  • In bestimmten Ausführungsformen werden die anhand der 5A-6C erklärten Operationen für einen Gate-all-around-Feldeffekttransistor (GAA-FET) verwendet, wie oben erklärt.
  • 19 ist eine beispielhafte Querschnittsansicht (X-Schnitt) von Source/Drain-Strukturen einer GAA-FET gemäß einigen Ausführungsformen der vorliegenden Offenbarung. In 19 sind ein n-Kanal-GAA-FET (NFET) und ein p-Kanal-GAA-FET (PFET) nebeneinander veranschaulicht. Jedoch ist die Konfiguration nicht darauf beschränkt. Die Anzahl der Rippenstrukturen kann zwei oder mehr sein, und eine oder mehrere zusätzliche Strukturen können zwischen der NFET und die PFET angeordnet werden.
  • In 19 werden in dem n-Kanal-GAA-FET (NFET) Halbleiterdrahtschichten vom n-Typ 332 (die zum Beispiel den zweiten Halbleiterschichten 44 entsprechen) über der Rippenstruktur 152 angeordnet, und Epitaxialschichten vom n-Typ 334 (die zum Beispiel den Source/Drain-Epitaxialschichten 46 entsprechen) werden so ausgebildet, dass sie sich um die Halbleiterdrahtschichten vom n-Typ 332 herum legen. Die Halbleiterdrahtschichten vom n-Typ 332 und die Epitaxialschichten vom n-Typ 334 sind kristalline Halbleiterschichten, wie zum Beispiel Si, SiC, SiCP, SiP, Ge und SiGe, deren Gitterkonstanten sich voneinander und von der Gitterkonstante der Rippenstruktur unterscheiden. Wenn SiC, SiP und/oder SiCP verwendet werden, so ist die C- oder P-Konzentration der Epitaxialschicht vom n-Typ 334 höher als die der Halbleiterdrahtschichten vom n-Typ 332. In einigen Ausführungsformen wird eine Gruppe III-V-Halbleiterschicht für mindestens eine der Halbleiterdrahtschichten und die Epitaxialschichten vom n-Typ verwendet. In bestimmten Ausführungsformen werden zwei oder mehr Epitaxialschichten vom n-Typ ausgebildet. Des Weiteren ist die Anzahl von Halbleiterdrahtschichten vom n-Typ 332 nicht beschränkt.
  • Des Weiteren wird die Legierungsschicht 322, zum Beispiel eine Silicidschicht, die der Legierungsschicht 80 entspricht, um die Epitaxialschicht vom n-Typ 334 herum ausgebildet. Wie in 19 gezeigt, berührt eine Epitaxialschicht vom n-Typ 334 nicht die benachbarten Epitaxialschicht vom n-Typ 334. Die Legierungsschicht 322 füllt den Raum zwischen zwei Epitaxialschichten vom n-Typ 334 und verbindet die zwei Epitaxialschichten vom n-Typ 334 physisch und elektrisch.
  • In einigen Ausführungsformen bleibt ein Rest-Übergangsmetall 324 zurück, das nicht vollständig mit der Epitaxialschicht vom n-Typ 334 reagiert hat. In einem solchen Fall kann das verbleibende Übergangsmetall in einigen Ausführungsformen durch eine anschließende Nitridierungsoperation unter Verwendung von NH3- oder N2+H2-Plasma in eine Passivierungsschicht umgewandelt werden. Die Passivierungsschicht bedeckt die Oberfläche der Legierungsschicht 322, um die Legierungsschicht 322 vor Beschädigungen zu schützen, die durch die anschließenden Prozesse verursacht werden. Der Kontaktstecker 200 steht in Kontakt mit der Legierungsschicht 322. In einigen Ausführungsformen enthält der Kontaktstecker 200 eine Sperrschicht 202 beispielsweise aus TiN oder TaN und eine Körperschicht 210 beispielsweise aus Co, W, Ti, Ta, Cu, Ru, Rh, Ir, Al und/oder Ni. In einigen Ausführungsformen gibt es Abstandshalterreste, die ein verbleibender Teil der Seitenwandabstandshalter 24 sind, der in der Operation von 17B nicht geätzt wurde.
  • Die Dicke T84 der Halbleiterdrahtschichten vom n-Typ 332 liegt in einigen Ausführungsformen im Bereich von etwa 5 nm bis etwa 50 nm und liegt in anderen Ausführungsformen im Bereich von etwa 10 nm bis etwa 30 nm. Der Raum T85 zwischen zwei benachbarten Halbleiterdrahtschichten vom n-Typ 332 liegt in einigen Ausführungsformen im Bereich von etwa 5 nm bis etwa 50 nm und liegt in anderen Ausführungsformen im Bereich von etwa 10 nm bis etwa 30 nm. Die Dicke T86 der Epitaxialschichten vom n-Typ 334 liegt in einigen Ausführungsformen im Bereich von etwa 1 nm bis etwa 30 nm und liegt in anderen Ausführungsformen im Bereich von etwa 2 nm bis etwa 7 nm. Der Raum T87 zwischen benachbarten Epitaxialschichten vom n-Typ 334 liegt in einigen Ausführungsformen im Bereich von etwa 1 nm bis etwa 10 nm und liegt in anderen Ausführungsformen im Bereich von etwa 2 nm bis etwa 5 nm.
  • Der in 19 gezeigte p-Kanal-GAA-FET (PFET) hat die gleiche oder eine ähnliche Struktur wie der n-Kanal-FET (NFET), und auf eine Erklärung der gemeinsamen Konfigurationen kann verzichtet werden. Halbleiterdrahtschichten vom p-Typ 336 (die zum Beispiel den zweiten Halbleiterschichten 44 entsprechen) werden über der Rippenstruktur 154 angeordnet, und Epitaxialschichten vom p-Typ 338 (die zum Beispiel den Source/Drain-Epitaxialschichten 48 entsprechen), werden so ausgebildet, dass sie sich um die Halbleiterdrahtschichten vom p-Typ 336 herum legen. Die Halbleiterdrahtschichten und die Epitaxialschichten vom p-Typ sind kristalline Halbleiterschichten, wie zum Beispiel Si, SiC, SiCP, SiP, Ge und SiGe, deren Gitterkonstanten sich voneinander und von der Gitterkonstante der Rippenstruktur unterscheiden. Wenn SiGe verwendet wird, so ist die Ge-Konzentration der zweiten Epitaxialschicht vom p-Typ 338 höher als die der Halbleiterdrahtschichten 336. In anderen Ausführungsformen werden zwei oder mehr Epitaxialschichten vom p-Typ ausgebildet. Des Weiteren ist die Anzahl von Halbleiterdrahtschichten vom p-Typ 336 nicht beschränkt.
  • Des Weiteren wird die Legierungsschicht 320, zum Beispiel eine Silicidschicht, die der Legierungsschicht 81 entspricht, so ausgebildet, dass sie sich um die Epitaxialschichten vom p-Typ 338 herum legt. Wie in 19 gezeigt, berührt die Epitaxialschicht 338 vom p-Typ, die auf einem der benachbarten zwei Halbleiterdrähte 336 ausgebildet ist, nicht die Epitaxialschicht vom p-Typ 338 der anderen der benachbarten zwei Halbleiterdrähte 336. Die Legierungsschicht 320 füllt den Raum zwischen zwei Epitaxialschichten vom p-Typ 338 und verbindet die zwei Epitaxialschichten vom p-Typ 338 physisch und elektrisch.
  • Die Dicke T94 der Halbleiterdrahtschichten vom p-Typ 336 liegt in einigen Ausführungsformen im Bereich von etwa 5 nm bis etwa 50 nm und liegt in anderen Ausführungsformen im Bereich von etwa 10 nm bis etwa 30 nm. Der Raum T95 zwischen zwei benachbarten Halbleiterdrahtschichten vom p-Typ 336 liegt in einigen Ausführungsformen im Bereich von etwa 5 nm bis etwa 50 nm und liegt in anderen Ausführungsformen im Bereich von etwa 10 nm bis etwa 30 nm. Die Dicke T96 der Epitaxialschichten vom p-Typ 338 liegt in einigen Ausführungsformen im Bereich von etwa 1 nm bis etwa 30 nm und liegt in anderen Ausführungsformen im Bereich von etwa 2 nm bis etwa 7 nm. Der Raum T97 zwischen benachbarten Epitaxialschichten vom p-Typ 338 liegt in einigen Ausführungsformen im Bereich von etwa 1 nm bis etwa 10 nm und liegt in anderen Ausführungsformen im Bereich von etwa 2 nm bis etwa 5 nm.
  • 20 veranschaulicht beispielhafte Querschnittsansichten (Y-Schnitt) von Source/Drain-Strukturen eines Gate-all-around-Feldeffekttransistors (GAA-FET) gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. (B) und (C) von 20 entsprechen dem Bereich A1 von (A) von 20. In dieser Ausführungsform sind die Halbleiterdrahtschichten vom n-Typ 332 und die Halbleiterdrahtschichten vom p-Typ 336 epitaxial ausgebildete Schichten, die von den zweiten Halbleiterschichten 44 verschieden sind. Zum Beispiel werden die ersten und zweiten Halbleiterschichten 42, 44 in der Operation von 17B vollständig von der Source/Drain-Region entfernt, und die Halbleiterdrahtschichten vom n-Typ 332 und die Halbleiterdrahtschichten vom p-Typ 336 werden epitaxial auf den zweiten Halbleiterschichten 44, die sich von der Kanalregion erstrecken, ausgebildet. Die Halbleiterdrahtschichten vom n-Typ 332 und die Halbleiterdrahtschichten vom p-Typ 336 dringen in einigen Ausführungsformen um einen Betrag T70 oder T72 von etwa 2 nm bis etwa 10 nm unter die Abstandshalterschichten 82.
  • 21A und 21B sind beispielhafte Querschnittsansichten (Y-Schnitt) von Source/Drain-Strukturen eines Gate-all-around-Feldeffekttransistors (GAA-FET) gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. Ähnlich wie in 20 sind die Halbleiterdrahtschichten vom n-Typ 332 und die Halbleiterdrahtschichten vom p-Typ 336 epitaxial ausgebildete Schichten, die von den zweiten Halbleiterschichten 44 verschieden sind. Im Gegensatz zu 20 sind die Halbleiterdrahtschichten vom n-Typ 332 des einen GAA-FET von denen eines benachbarten GAA-FET getrennt und durch die Epitaxialschichten vom n-Typ 334 verbunden. Gleichermaßen sind die Halbleiterdrahtschichten vom p-Typ 336 des einen GAA-FET von denen eines benachbarten GAA-FET getrennt und durch die Epitaxialschichten vom p-Typ 338 verbunden. In dieser Ausführungsform sind die Epitaxialschichten vom n-Typ 334 physisch voneinander getrennt und sind durch die Legierungsschicht 322 verbunden, und die Epitaxialschichten vom p-Typ 338 sind physisch voneinander getrennt und sind durch die Legierungsschicht 320 verbunden.
  • In 21 A haben die Epitaxialschichten vom n-Typ 334 und die Epitaxialschichten vom p-Typ 338 die maximale Dicke in ihrem Mittelabschnitt, und in 21B haben die Epitaxialschichten vom p-Typ 338 die kleinste Dicke in ihrem Mittelabschnitt. Die maximale Dicke liegt in einigen Ausführungsformen im Bereich von etwa 10 nm bis etwa 40 nm, und die kleinste Dicke liegt im Bereich von etwa 0,5 nm bis etwa 5 nm. Der Winkel TH, der durch die Epitaxialschichten vom p-Typ oder vom n-Typ und die Seitenwandabstandshalter 84 gebildet wird, liegt in einigen Ausführungsformen im Bereich von etwa 30° bis 60°. In der in 21A gezeigten Struktur ist es möglich, eine Kontaktfläche zu vergrößern. In der in 21B gezeigten Struktur ist es aufgrund eines größeren Silicidvolumens möglich, eine größere Zugspannung in dem Kanal zu erzeugen.
  • In der vorliegenden Offenbarung sind Source/Drain-Epitaxialschichten getrennt, aber durch eine Legierungsschicht (zum Beispiel Silicidschicht) verbunden, und die Legierungsschicht legt sich jeweils um die Epitaxialschichten herum. Mit dieser Struktur ist es möglich, Schwankungen der Bauelementleistung aufgrund von Fehlausrichtung zwischen Kontaktsteckern und den Source/Drain-Strukturen zu minimieren.
  • Wenn zwei Epitaxialschichten, die über zwei benachbarten Rippenstrukturen gezüchtet wurden, fusionieren und dann eine Metallsilicidschicht über den fusionierten Epitaxialschichten ausgebildet wird, nachdem Kontaktlöcher für die Stecker ausgebildet wurden, wird Metall oder Metallsilicid nur innerhalb des Kontaktlochs und auf den fusionierten S/D-Epitaxialschichten ausgebildet. Die Gesamtkontaktfläche zwischen dem Metallsilicid und der Epitaxialstruktur wird stark begrenzt oder ist klein. Das bedeutet, dass der Kontaktwiderstand zu der Source-Drain-Region hoch sein würde. Des Weiteren leitet die epitaxial gezüchtete Source/Drain-Struktur Strom und ermöglicht eine Ausbreitung des Stroms durch alle Rippen. Jedoch ist ein epitaxial gezüchteter Source/Drain nicht so leitfähig wie ein metallisches Material. Wenn die Epitaxialschichten nicht fusioniert werden, aber der Raum zwischen ihnen mit einem Isoliermaterial befüllt wird, so würden ähnliche Probleme wie die oben dargelegten auftreten.
  • Im Gegensatz dazu wird in den vorliegenden Ausführungsformen der Raum zwischen benachbarten zwei Source/Drain-Epitaxialschichten vollständig mit dem Metallsilicid gefüllt. Dementsprechend ist es möglich, die gesamte Metallsilicid-Epitaxialschicht-Kontaktgrenzfläche mittels des Silicidumhüllungsregimes so zu maximieren, dass der Gesamtkontaktwiderstand für Transistoren reduziert wird, und eine verbesserte Verarbeitungsmarge und verbesserte Toleranzen für eine Reihe maßgeblicher Fertigungsschwankungen zu erhalten.
  • Es versteht sich, dass im vorliegenden Text nicht unbedingt alle Vorteile besprochen wurden, dass kein bestimmter Vorteil für alle Ausführungsformen oder Beispiele erforderlich ist, und dass andere Ausführungsformen oder Beispiele andere Vorteile bieten können.
  • Gemäß einem Aspekt der vorliegenden Offenbarung enthält ein Halbleiterbauelement einen Feldeffekttransistor (FET). Der FET enthält einen ersten Kanal, eine erste Source und einen ersten Drain; einen zweiten Kanal, eine zweite Source und einen zweiten Drain; und eine Gate-Struktur, die über den ersten und zweiten Kanälen angeordnet ist. Die Gate-Struktur enthält eine Gate-Dielektrikumschicht und eine Gate-Elektrodenschicht. Die erste Source enthält eine erste Kristallhalbleiterschicht, und die zweite Source enthält eine zweite Kristallhalbleiterschicht. Die erste Source und die zweite Source sind durch eine Legierungsschicht verbunden, die aus einem oder mehreren Gruppe IV-Elementen und einem oder mehreren Übergangsmetallelementen besteht. Die erste Kristallhalbleiterschicht steht nicht in direktem Kontakt mit der zweiten Kristallhalbleiterschicht.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung enthält ein Halbleiterbauelement einen Fin-Feldeffekttransistor (FinFET). Der FinFET enthält ein Substrat; eine Isolierschicht, die auf dem Substrat ausgebildet ist; eine erste Rippe, die von dem Substrat vorsteht, wobei ein oberer Teil der ersten Rippe von der Isolierschicht als ein erster Kanal vorsteht; eine erste Source und einen ersten Drain, die den ersten Kanal berühren; eine zweite Rippe, die von dem Substrat vorsteht, wobei ein oberer Teil der zweiten Rippe von der Isolierschicht als ein zweiter Kanal vorsteht; eine zweite Source und einen zweiten Drain, die den zweiten Kanal berühren; und eine Gate-Struktur, die über den ersten und zweiten Kanälen angeordnet ist, wobei die Gate-Struktur eine Gate-Dielektrikumschicht und eine Gate-Elektrodenschicht enthält. Die erste Source enthält eine erste Kristallhalbleiterschicht, die aus einem anderen Material als der erste Kanal besteht. Die zweite Source enthält eine zweite Kristallhalbleiterschicht, die aus einem anderen Material als der zweite Kanal besteht. Die erste Source und die zweite Source sind durch eine Metalllegierungsschicht verbunden. Die Metalllegierungsschicht wird durch eine Reaktion zwischen einem Metall und der ersten Source und der zweiten Source gebildet. Die erste Kristallhalbleiterschicht steht nicht in direktem Kontakt mit der zweiten Kristallhalbleiterschicht.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung werden in einem Verfahren zur Herstellung eines Halbleiterbauelements, das einen Feldeffekttransistor (FET) enthält, eine erste FET-Struktur, die einen ersten Kanal, eine erste Source, einen ersten Drain und ein gemeinsames Gate aufweist, und eine zweite FET-Struktur, die einen zweiten Kanal, eine zweite Source, einen zweiten Drain und das gemeinsame Gate aufweist, ausgebildet. Eine Legierungsschicht wird auf den ersten und zweiten Sources ausgebildet. Die erste Source enthält eine erste Kristallhalbleiterschicht, und die zweite Source enthält eine zweite Kristallhalbleiterschicht. Die erste Source und die zweite Source sind durch die Legierungsschicht verbunden. Die Legierungsschicht besteht aus einem oder mehreren Gruppe IV-Elementen und einem oder mehreren Übergangsmetallelementen. Die erste Kristallhalbleiterschicht steht nicht in direktem Kontakt mit der zweiten Kristallhalbleiterschicht.
  • Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen oder Beispiele, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen oder Beispielen zu erreichen. Dem Fachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/427597 [0001]

Claims (21)

  1. Beansprucht wird:
  2. Halbleiterbauelement, das einen Feldeffekttransistor (FET) enthält, wobei der FET Folgendes umfasst: einen ersten Kanal, eine erste Source und einen ersten Drain; einen zweiten Kanal, eine zweite Source und einen zweiten Drain; und eine Gate-Struktur, die über den ersten und zweiten Kanälen angeordnet ist, wobei die Gate-Struktur eine Gate-Dielektrikumschicht und eine Gate-Elektrodenschicht enthält, wobei: die erste Source eine erste Kristallhalbleiterschicht enthält und die zweite Source eine zweite Kristallhalbleiterschicht enthält, die erste Source und die zweite Source durch eine Legierungsschicht verbunden sind, die aus einem oder mehreren Gruppe IV-Elementen und einem oder mehreren Übergangsmetallelementen besteht, und die erste Kristallhalbleiterschicht nicht in direktem Kontakt mit der zweiten Kristallhalbleiterschicht steht.
  3. Halbleiterbauelement nach Anspruch 1, wobei ein Raum zwischen der ersten Kristallhalbleiterschicht und der zweiten Kristallhalbleiterschicht mit der Legierungsschicht befüllt wird.
  4. Halbleiterbauelement nach Anspruch 1 oder 2, wobei die erste Kristallhalbleiterschicht eine Mehrfachschicht verschiedener Kristallhalbleitermaterialien ist.
  5. Halbleiterbauelement nach einem der vorangehenden Ansprüche, wobei: der FET ein FinFET ist, der eine erste Rippe und eine zweite Rippe enthält, die von einem Halbleitersubstrat vorstehen, und der erste Kristallhalbleiter ein Teil der ersten Rippe ist.
  6. Halbleiterbauelement nach einem der vorangehenden Ansprüche, wobei die Legierungsschicht direkt die erste Kristallhalbleiterschicht bedeckt.
  7. Halbleiterbauelement nach einem der vorangehenden Ansprüche, wobei: der FET ein FinFET ist, der eine erste Rippe und eine zweite Rippe enthält, die von einem Halbleitersubstrat vorstehen, und die erste Kristallhalbleiterschicht eine oder mehrere Schichten verschiedener Kristallhalbleitermaterialien enthält, die auf einem Teil der ersten Rippe ausgebildet sind.
  8. Halbleiterbauelement nach Anspruch 6, wobei die Legierungsschicht direkt den ersten Kristallhalbleiter bedeckt.
  9. Halbleiterbauelement nach einem der vorangehenden Ansprüche, wobei der Kanal aus Si, SixGe1-x, wobei 0 < X < 1, oder Ge besteht.
  10. Halbleiterbauelement nach einem der vorangehenden Ansprüche, wobei die erste Kristallhalbleiterschicht mindestens eines von Si, SiC, SiP, SiCP, SixGe1-x, wobei 0 < X < 1, und Ge enthält.
  11. Halbleiterbauelement nach einem der vorangehenden Ansprüche, wobei die Legierungsschicht eines oder mehrere von TiSi, TaSi, NiSi, CoSi, TiSiGe, TaSiGe, NiSiGe und CoSiGe ist.
  12. Halbleiterbauelement nach einem der vorangehenden Ansprüche, wobei: der FET ein FinFET ist, der eine erste Rippe und eine zweite Rippe enthält, die von einem Halbleitersubstrat vorstehen, und der Kanal die Source und der Drain von einer Isolierschicht vorstehen, die auf dem Substrat ausgebildet ist, und ein Hohlraum zwischen einer Unterseite der Legierungsschicht und einer Oberseite der Isolierschicht angeordnet ist.
  13. Halbleiterbauelement nach Anspruch 11, wobei: eine Metallschicht auf der Oberseite der Isolierschicht in dem Hohlraum angeordnet ist, und die Metallschicht aus einem oder mehreren von Ti, Ta, Ni und Co besteht.
  14. Halbleiterbauelement nach einem der vorangehenden Ansprüche, wobei der FET des Weiteren einen Source-Kontaktstecker umfasst, der mit der Legierungsschicht in Kontakt steht.
  15. Halbleiterbauelement, das einen Fin-Feldeffekttransistor (FinFET) enthält, wobei der FinFET Folgendes umfasst: ein Substrat; eine Isolierschicht, die auf dem Substrat ausgebildet ist; eine erste Rippe, die von dem Substrat vorsteht, wobei ein oberer Teil der ersten Rippe von der Isolierschicht als ein erster Kanal vorsteht; eine erste Source und einen ersten Drain, die den ersten Kanal berühren; eine zweite Rippe, die von dem Substrat vorsteht, wobei ein oberer Teil der zweiten Rippe von der Isolierschicht als ein zweiter Kanal vorsteht; eine zweite Source und einen zweiten Drain, die den zweiten Kanal berühren; und eine Gate-Struktur, die über den ersten und zweiten Kanälen angeordnet ist, wobei die Gate-Struktur eine Gate-Dielektrikumschicht und eine Gate-Elektrodenschicht enthält, wobei: die erste Source eine erste Kristallhalbleiterschicht enthält, die aus einem anderen Material als der erste Kanal besteht, die zweite Source eine zweite Kristallhalbleiterschicht enthält, die aus einem anderen Material als der zweite Kanal besteht, die erste Source und die zweite Source durch eine Metalllegierungsschicht verbunden sind, die Metalllegierungsschicht durch eine Reaktion zwischen einem Metall und der ersten Source und der zweiten Source gebildet wird, und die erste Kristallhalbleiterschicht nicht in direktem Kontakt mit der zweiten Kristallhalbleiterschicht steht.
  16. Halbleiterbauelement nach Anspruch 14, wobei ein Raum zwischen der ersten Kristallhalbleiterschicht und der zweiten Kristallhalbleiterschicht mit der Metalllegierungsschicht befüllt wird.
  17. Halbleiterbauelement nach Anspruch 14 oder 15, wobei die ersten und zweiten Kristallhalbleiterschichten Mehrfach-Schichten verschiedener Kristallhalbleitermaterialien sind.
  18. Halbleiterbauelement nach einem der vorangehenden Ansprüche 14 bis 16, wobei die Metalllegierungsschicht direkt die ersten und zweiten Kristallhalbleiterschichten bedeckt.
  19. Halbleiterbauelement nach einem der vorangehenden Ansprüche 14 bis 17, wobei: der Kanal aus Si, SixGe1-x, wobei 0 < X < 1, oder Ge besteht, die erste Kristallhalbleiterschicht mindestens eines von Si, SiC, SiP, SiCP, SixGe1-x, wobei 0 < X < 1, und Ge enthält.
  20. Halbleiterbauelement nach einem der vorangehenden Ansprüche 14 bis 18, wobei die Metalllegierungsschicht eines oder mehrere von TiSi, TaSi, NiSi, CoSi, TiSiGe, TaSiGe, NiSiGe und CoSiGe ist.
  21. Verfahren zur Herstellung eines Halbleiterbauelements, das einen Feldeffekttransistor (FET) enthält, wobei das Verfahren Folgendes umfasst: Bilden einer ersten FET-Struktur, die einen ersten Kanal, eine erste Source, einen ersten Drain und ein gemeinsames Gate aufweist, und einer zweiten FET-Struktur, die einen zweiten Kanal, eine zweite Source, einen zweiten Drain und das gemeinsame Gate aufweist; Bilden einer Legierungsschicht auf den ersten und zweiten Sources, wobei: die erste Source eine erste Kristallhalbleiterschicht enthält und die zweite Source eine zweite Kristallhalbleiterschicht enthält, die erste Source und die zweite Source durch die Legierungsschicht verbunden sind, die Legierungsschicht aus einem oder mehreren Gruppe IV-Elementen und einem oder mehreren Übergangsmetallelementen besteht, und die erste Kristallhalbleiterschicht nicht in direktem Kontakt mit der zweiten Kristallhalbleiterschicht steht.
DE102017103499.4A 2016-11-29 2017-02-21 Halbleiterbauelement und Herstellungsverfahren dafür Pending DE102017103499A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662427597P 2016-11-29 2016-11-29
US62/427,597 2016-11-29
US15/418,995 2017-01-30
US15/418,995 US10164042B2 (en) 2016-11-29 2017-01-30 Semiconductor device and manufacturing method thereof

Publications (1)

Publication Number Publication Date
DE102017103499A1 true DE102017103499A1 (de) 2018-05-30

Family

ID=62117283

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102017103499.4A Pending DE102017103499A1 (de) 2016-11-29 2017-02-21 Halbleiterbauelement und Herstellungsverfahren dafür

Country Status (5)

Country Link
US (5) US10164042B2 (de)
KR (1) KR101971339B1 (de)
CN (2) CN114664936A (de)
DE (1) DE102017103499A1 (de)
TW (1) TWI657582B (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220310800A1 (en) * 2021-03-26 2022-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Contact Structures in Semiconductor Devices

Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US9865484B1 (en) 2016-06-29 2018-01-09 Applied Materials, Inc. Selective etch using material modification and RF pulsing
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US11978776B2 (en) * 2016-12-12 2024-05-07 Intel Corporation Non-planar semiconductor device having conforming ohmic contacts
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
KR102310079B1 (ko) 2017-03-03 2021-10-08 삼성전자주식회사 반도체 소자
US10943834B2 (en) * 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US10510875B2 (en) * 2017-07-31 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain structure with reduced contact resistance and enhanced mobility
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
KR102385567B1 (ko) 2017-08-29 2022-04-12 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
US10269803B2 (en) * 2017-08-31 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid scheme for improved performance for P-type and N-type FinFETs
US10483372B2 (en) 2017-09-29 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Spacer structure with high plasma resistance for semiconductor devices
US10714475B2 (en) 2017-11-27 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
KR102612196B1 (ko) * 2018-06-20 2023-12-12 삼성전자주식회사 반도체 장치
US10586872B2 (en) * 2018-07-03 2020-03-10 International Business Machines Corporation Formation of wrap-around-contact to reduce contact resistivity
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10854716B2 (en) * 2018-07-30 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with source/drain contact formed using bottom-up deposition
DE102018127585A1 (de) * 2018-07-31 2020-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Erhöhen des volumens von epitaxiebereichen
US11043424B2 (en) 2018-07-31 2021-06-22 Taiwan Semiconductor Manufacturing Company, Ltd. Increase the volume of epitaxy regions
US11227918B2 (en) 2018-07-31 2022-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Melt anneal source and drain regions
KR102279471B1 (ko) * 2018-08-31 2021-07-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 에피택셜 소스/드레인 구조물 및 방법
US11222951B2 (en) 2018-08-31 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial source/drain structure and method
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US10998241B2 (en) 2018-09-19 2021-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Selective dual silicide formation using a maskless fabrication process flow
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US10872772B2 (en) * 2018-10-31 2020-12-22 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method of manufacture
US10840345B2 (en) * 2018-11-13 2020-11-17 International Business Machines Corporation Source and drain contact cut last process to enable wrap-around-contact
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11101360B2 (en) * 2018-11-29 2021-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11107690B2 (en) 2018-11-30 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method of forming the same
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
US11152479B2 (en) * 2019-02-08 2021-10-19 Applied Materials, Inc. Semiconductor device, method of making a semiconductor device, and processing system
US11705453B2 (en) * 2019-03-06 2023-07-18 Intel Corporation Self-aligned gate endcap (SAGE) architecture having local interconnects
US10978354B2 (en) * 2019-03-15 2021-04-13 Taiwan Semiconductor Manufacturing Co., Ltd. Selective dual silicide formation
TWI805947B (zh) * 2019-10-21 2023-06-21 美商應用材料股份有限公司 水平gaa奈米線及奈米平板電晶體
US11355605B2 (en) * 2019-10-30 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and method for forming the same
US11233134B2 (en) * 2019-12-19 2022-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistors with dual silicide contact structures
DE102020129004A1 (de) * 2019-12-26 2021-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterstruktur mit isolierendem element und verfahren zum bilden derselben
US11444200B2 (en) * 2019-12-26 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with isolating feature and method for forming the same
US11328957B2 (en) * 2020-02-25 2022-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11855225B2 (en) * 2020-02-27 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with epitaxial bridge feature and methods of forming the same
DE102020120863A1 (de) * 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Dualkanalstruktur
US11450572B2 (en) * 2020-05-22 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
KR102576497B1 (ko) * 2020-05-29 2023-09-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 가변 수의 채널 층을 가진 반도체 디바이스 및 그 제조 방법
US11888064B2 (en) * 2020-06-01 2024-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11515165B2 (en) * 2020-06-11 2022-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11652105B2 (en) 2020-07-22 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxy regions with large landing areas for contact plugs
US20220246479A1 (en) * 2021-02-04 2022-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain regions and methods of forming same
US11705371B2 (en) * 2021-05-05 2023-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices having merged source/drain features and methods of fabrication thereof
US20230009485A1 (en) * 2021-07-09 2023-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Gate Structure in Semiconductor Device and Method of Forming the Same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110298058A1 (en) * 2010-06-04 2011-12-08 Toshiba America Electronic Components, Inc. Faceted epi shape and half-wrap around silicide in s/d merged finfet
US20150380489A1 (en) * 2014-06-26 2015-12-31 International Business Machines Corporation LOW RESISTANCE AND DEFECT FREE EPITAXIAL SEMICONDUCTOR MATERIAL FOR PROVIDING MERGED FinFETs
US20160020209A1 (en) * 2014-07-15 2016-01-21 International Business Machines Corporation Finfet source-drain merged by silicide-based material
US20160111447A1 (en) * 2014-10-15 2016-04-21 International Business Machines Corporation Merged fin structures for finfet devices

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005036651A1 (ja) * 2003-10-09 2005-04-21 Nec Corporation 半導体装置及びその製造方法
CN100550424C (zh) * 2003-10-09 2009-10-14 日本电气株式会社 半导体器件及其制造方法
US8263451B2 (en) * 2010-02-26 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxy profile engineering for FinFETs
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US9728464B2 (en) * 2012-07-27 2017-08-08 Intel Corporation Self-aligned 3-D epitaxial structures for MOS device fabrication
US8703556B2 (en) 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
KR102049774B1 (ko) 2013-01-24 2019-11-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
KR102311937B1 (ko) * 2014-09-23 2021-10-14 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자 및 그 형성 방법
KR20160125208A (ko) * 2015-04-21 2016-10-31 삼성전자주식회사 핀 액티브 영역들을 갖는 반도체 소자 및 그 제조 방법
US10374088B2 (en) * 2015-06-16 2019-08-06 International Business Machines Corporation Low parasitic capacitance and resistance finFET device
KR102422430B1 (ko) * 2015-07-16 2022-07-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10366988B2 (en) * 2015-08-14 2019-07-30 International Business Machines Corporation Selective contact etch for unmerged epitaxial source/drain regions
CN106920776B (zh) * 2015-12-25 2019-12-03 中芯国际集成电路制造(上海)有限公司 鳍式晶体管的形成方法
US9972537B2 (en) * 2016-02-24 2018-05-15 Globalfoundries Inc. Methods of forming graphene contacts on source/drain regions of FinFET devices
CN116705613A (zh) * 2016-05-05 2023-09-05 蓝枪半导体有限责任公司 半导体元件及其制作方法
US9905692B2 (en) * 2016-05-20 2018-02-27 Globalfoundries Inc. SOI FinFET fins with recessed fins and epitaxy in source drain region

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110298058A1 (en) * 2010-06-04 2011-12-08 Toshiba America Electronic Components, Inc. Faceted epi shape and half-wrap around silicide in s/d merged finfet
US20150380489A1 (en) * 2014-06-26 2015-12-31 International Business Machines Corporation LOW RESISTANCE AND DEFECT FREE EPITAXIAL SEMICONDUCTOR MATERIAL FOR PROVIDING MERGED FinFETs
US20160020209A1 (en) * 2014-07-15 2016-01-21 International Business Machines Corporation Finfet source-drain merged by silicide-based material
US20160111447A1 (en) * 2014-10-15 2016-04-21 International Business Machines Corporation Merged fin structures for finfet devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220310800A1 (en) * 2021-03-26 2022-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Contact Structures in Semiconductor Devices

Also Published As

Publication number Publication date
US10593775B2 (en) 2020-03-17
US11043570B2 (en) 2021-06-22
TWI657582B (zh) 2019-04-21
CN108122979A (zh) 2018-06-05
US20210313438A1 (en) 2021-10-07
TW201830701A (zh) 2018-08-16
US10164042B2 (en) 2018-12-25
CN114664936A (zh) 2022-06-24
US11894438B2 (en) 2024-02-06
US20200212191A1 (en) 2020-07-02
US20190123161A1 (en) 2019-04-25
KR20180060906A (ko) 2018-06-07
US20180151683A1 (en) 2018-05-31
US20240145569A1 (en) 2024-05-02
KR101971339B1 (ko) 2019-04-22

Similar Documents

Publication Publication Date Title
DE102017103499A1 (de) Halbleiterbauelement und Herstellungsverfahren dafür
DE102015112913B4 (de) Halbleiterbauelement und Herstellungsverfahren hierfür
DE102017114981B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE102016115984B4 (de) Halbleiter-Bauelement und Verfahren zu dessen Herstellung
DE102019132233B4 (de) Verfahren zur herstellung von halbleiter-bauelementen
DE102017117971B4 (de) Verfahren zur Herstellung eines Halbleiter-Bauelements
DE102016115983A1 (de) Halbleiterstruktur und Herstellungsverfahren
DE102017114973A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE102017110846A1 (de) Halbleiterstruktur und Verfahren zu ihrer Herstellung
DE102019125773B4 (de) Verfahren zur herstellung von halbleitervorrichtungen und halbleitervorrichtungen
DE102019126920A1 (de) Verfahren zum herstellen einer halbleitervorrichtung und eine halbleitervorrichtung
DE102019109857A1 (de) Halbleiter-bauelement und herstellungsverfahren
DE102017124779A1 (de) Halbleitervorrichtung und ihr Herstellungsverfahren
DE102018100114A1 (de) Halbleitervorrichtung mit einer/einem epitaktischen source/drain
US20230378357A1 (en) Method of manufacturing a semiconductor device and a semiconductor device
DE102021101178A1 (de) Integrierte-schaltkreis-struktur mit rückseitiger dielektrischer schicht mit luftspalt
DE102021102235A1 (de) Integrierter schaltkreis mit rückseitiger durchkontaktierung
DE102019128758A1 (de) Verfahren zur herstellung von halbleitervorrichtungen undhalbleitervorrichtungen
DE102017123359B4 (de) Finnen-feldeffekttransistor-bauelement und verfahren
DE102020105936B4 (de) Halbleitervorrichtung
DE102020121511A1 (de) Verfahren zur herstellung einer halbleitervorrichtung und eine halbleitervorrichtung
DE102020109927B4 (de) Halbleiter-bauelement und verfahren zu dessen herstellung
DE102020121101A1 (de) Halbleitervorrichtung und verfahren zu deren herstellung
DE102019109878A1 (de) Verfahren zur Herstellung einer Halbleitervorrichtung und Halbleitervorrichtung
DE102022132143A1 (de) Verfahren zum herstellen von halbleitervorrichtungen und halbleitervorrichtungen

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication