KR102279471B1 - 에피택셜 소스/드레인 구조물 및 방법 - Google Patents

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Abstract

반도체 제조 방법은 기판, 및 기판 위에 제1, 제2, 제3, 및 제4 핀들을 갖는 반도체 구조물을 제공하는 단계를 포함한다. 본 방법은, 제1 및 제2 핀들 상에 n형 에피택셜 소스/드레인(S/D) 피처를 형성하는 단계, 제3 및 제4 핀들 상에 p형 에피택셜 S/D 피처를 형성하는 단계, 및 p형 에피택셜 S/D 피처보다 n형 에피택셜 S/D 피처로부터 더 많이 제거되도록 p형 에피택셜 S/D 피처 및 n형 에피택셜 S/D 피처의 윗부분들을 제거하기 위해 반도체 구조물에 대해 선택적 에칭 공정을 수행하는 단계를 더 포함한다.

Description

에피택셜 소스/드레인 구조물 및 방법{EPITAXIAL SOURCE/DRAIN STRUCTURE AND METHOD}
관련 출원에 대한 상호 참조
본 출원은 발명의 명칭이 "저항 및 커패시턴스 감소를 위한 최적화된 에피택셜 구조물 및 방법(Optimized Epitaxial Structure and Method for Resistance and Capacitance Reduction)"인 미국 가출원 제62/725,713호를 우선권으로 주장하며, 상기 출원의 그 전체 내용은 본 명세서에 참조로 포함된다.
반도체 집적 회로(integrated circuit; IC) 산업은 기하 급수적인 성장을 경험했다. IC 물질 및 설계의 기술적 진보는 IC 세대를 만들었고, 각각의 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. IC 진화 동안에, 기하학적 크기(즉, 제조 공정을 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소한 반면, 기능 밀도(즉, 칩 영역당 상호 연결된 디바이스들의 수)는 일반적으로 증가하였다. 이러한 축소 공정은 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다. 이러한 축소는 또한 IC 처리 및 제조의 복잡성을 증가시켰고, 이러한 진보가 실현되기 위해서는 IC 처리 및 제조에서의 유사한 개발이 필요하다.
예를 들어, FINFET에 대한 소스/드레인(S/D) 피처를 형성할 때, S/D 피처 부분이 FINFET의 S/D 영역에서 에피택셜 성장된다. 상이한 핀들 상의 다수의 에피택셜 S/D 피처들은 성장 중에 병합되어 병합된 S/D 피처를 형성할 수 있다. 이러한 방식으로, 복수의 핀들의 소스/드레인을 제어하기 위해 병합된 S/D 피처 상에 단일 콘택 피처가 형성될 수 있다. 병합된 S/D 피처는 유용한 IC 구조물이지만, 그 형상 프로파일은 종종 제어하기가 어렵다. 기존의 S/D 형성 공정이 일반적으로 의도된 목적에는 적합하지만, 모든 측면(예를 들어, n형 및 p형 FINFET들에 대해 상이한 형상 프로파일을 실현함)에서 완전히 만족스럽지는 않다.
일 예에 따르면, 반도체 제조 방법은 기판, 및 기판 위에 제1, 제2, 제3, 및 제4 핀들을 갖는 반도체 구조물을 제공하는 단계를 포함한다. 본 방법은, 제1 및 제2 핀들 상에 n형 에피택셜 소스/드레인(S/D) 피처를 형성하는 단계, 제3 및 제4 핀들 상에 p형 에피택셜 S/D 피처를 형성하는 단계, 및 p형 에피택셜 S/D 피처보다 n형 에피택셜 S/D 피처로부터 더 많이 제거되도록 p형 에피택셜 S/D 피처 및 n형 에피택셜 S/D 피처의 윗부분들을 제거하기 위해 반도체 구조물에 대해 선택적 에칭 공정을 수행하는 단계를 더 포함한다.
일 예에 따르면, 방법은 기판, 및 기판 위에 제1 및 제2 핀들을 갖는 반도체 구조물을 제공하는 단계, 제1 및 제2 핀들의 아랫부분들을 유지하면서 제1 및 제2 핀들의 윗부분들을 제거하는 단계, 제1 및 제2 핀들의 아랫부분들 상에 제1 및 제2 에피택셜 소스/드레인(S/D) 피처들을 성장시키는 단계로서, 제1 및 제2 에피택셜 S/D 피처들은 병합되어 제어 가능한 병합 높이를 갖는 병합된 S/D 피처를 형성하며, 병합된 S/D 피처 내에 리세스된 트렌치를 형성하는 단계, 및 병합된 S/D 피처와 전기적으로 접촉하는 S/D 콘택을 리세스된 트렌치 내에 충전하는 단계를 포함한다.
일 예에 따르면, 반도체 디바이스는 기판, 기판으로부터 돌출된 제1, 제2, 제3 및 제4 핀들, 제1 및 제2 핀들 상에 배치된 n형 에피택셜 소스/드레인(S/D) 피처, n형 에피택셜 S/D 피처 상에 배치된 제1 S/D 콘택, 제3 및 제4 핀들 상에 배치된 p형 에피택셜 S/D 피처, 및 p형 에피택셜 S/D 피처 상에 배치된 제2 S/D 콘택을 포함하고, 제1 S/D 콘택의 바닥면이 제2 S/D 콘택의 바닥면보다 낮다.
본 개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 강조한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 개시의 다양한 양태에 따른 반도체 디바이스를 형성하는 방법의 흐름도이다.
도 2a는 일부 실시예들에 따른 중간 제조 단계에서의 반도체 디바이스의 일부의 3 차원 도면을 도시한다.
도 2b, 도 3a 및 도 4는 일부 실시예들에 따라, 도 1의 방법의 실시예에 따른 중간 제조 단계에서, "A-A" 라인을 따른 도 2a의 반도체 디바이스의 일부의 단면도이다.
도 2c 및 도 3b는 일부 실시예들에 따라, 도 1의 방법의 실시예에 따른 중간 제조 단계에서, "B-B" 라인을 따른 도 2a의 반도체 디바이스의 일부의 단면도이다.
도 5 및 도 7은 일부 실시예들에 따라, 도 1의 방법의 실시예에 따른 중간 제조 단계에서, "A-A" 라인을 따른 도 2a의 반도체 디바이스의 일부(추가 병합된 에피택셜 S/D 피처를 포함)의 확대도를 도시한다.
도 6a 내지 도 6e는 리세스 형성 공정을 거친 도 5의 반도체 디바이스의 부분도를 도시한다.
다음의 개시는 본 개시의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들, 또는 예들을 제공한다. 본 개시를 간략화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제1 피처와 제2 피처 사이에 추가의 피처들이 형성되어 제1 피처 및 제2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다. 더욱이, 이어지는 본 개시에서 다른 피처 상에, 다른 피처에 연결된, 및/또는 다른 피처에 결합된 피처의 형성은, 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 피처들 사이에 개재되는 추가의 피처들이 형성되어 피처들이 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다. 게다가, 공간적으로 상대적인 용어들, 예를 들어, "아래쪽", "위쪽", "수평", "수직", "위로", "위에", "아래에", 밑에", "위", "아래" "상부", "하부" 등은 물론 이들의 파생어(예를 들어, "수평으로", "아래쪽으로", "위쪽으로" 등)이 다른 피처에 대한 하나의 피처의 관계를 설명하기 위해 본 개시에서 용이하게 사용된다. 공간적으로 상대적인 용어들은 피처들을 포함하는 디바이스의 상이한 방향을 커버하도록 의도된다. 또한, 수 또는 수 범위가 "약", "대략" 등으로 설명될 때, 이 용어는 설명된 수를 비롯한 합리적인 범위 내에 있는 수를 포함하도록 의도되며, 예를 들어, 당업자에 의해 이해되는 바와 같이 설명된 수의 +/- 10 % 또는 기타 값 내에 있는 수를 포함하도록 의도된다. 예를 들어, 용어 "약 5 nm"는 4.5 nm 내지 5.5 nm의 치수 범위를 포함한다.
반도체 트랜지스터 디바이스를 제조하는 동안, 다수의 에피택셜 S/D 피처들이 성장하는 동안 병합됨에 따라, 병합된 S/D 피처의 높이("병합 높이(merge height)" 또는 간단히 MH라고 함)를 정확하게 제어하기가 어려운 경우가 있다. S/D 콘택 피처가 병합된 S/D 피처 위에 위치하기 때문에, MH는 S/D 콘택 피처와 근처의 금속 게이트 구조물 사이의 커패시턴스(C)에 영향을 미칠 수 있다. 또한, S/D 콘택 피처를 성막하기 위한 콘택 홀을 에칭할 때, n형 FINFET 및 p형 FINFET 모두에 대한 콘택 홀 프로파일을 동시에 최적화하기가 어려운 경우가 있다. 병합된 S/D 피처가 n형 FINFET에 대한 것인지 또는 p형 FINFET에 대한 것인지에 따라, 이상적인 콘택 홀 프로파일이 상이하다. 예를 들어, n형 FINFET의 경우, 병합된 S/D 피처 상의 더 깊은 콘택 리세스가 콘택 피처와 병합된 S/D 피처 사이의 접촉 저항(R)을 감소시킬 수 있다. p형 FINFET의 경우, 더 깊은 콘택 리세스는 바람직하지 않게 접촉 저항을 증가시킬 수 있다.
본 개시는 저항 및 커패시턴스 감소를 위해 최적화된 형상 프로파일을 갖는 에피택셜 구조물을 형성하는 방법을 제공한다. 일부 실시예들에 따르면, 병합된 S/D 피처들은 상승된 병합 높이(MH)로 형성될 수 있다. 상승된 병합 높이는 S/D 피처와 근처의 금속 게이트의 중첩 영역을 감소시키며, 따라서 이들 사이의 커패시턴스(C)를 감소시킨다. 상승된 병합 높이는 여러 가지 기술로 달성된다. 제1 예로서, 병합된 S/D 피처를 형성하기 전에, 2 개의 하부 핀들이 부분적으로 에칭되어 S/D 피처의 에피택셜 성장을 위한 공간을 제공한다. 이 부분 에칭 공정 동안, 남아있는 높은 핀 측벽 높이를 유지하면 병합 높이가 증가한다. 핀 측벽 높이, 및 이에 따라 상승된 병합 높이는 종래의 제조 공정보다 약 3-15 나노미터 큰 범위 내에 있을 수 있거나 또는 핀 피치의 약 0.1-0.5 배일 수 있다. 제2 예로서, S/D 피처의 에피택셜 성장 조건은 핀 상의 개별 S/D 피처의 병합을 지연시키도록 조정될 수 있다. 실시예들의 세부 사항이 도면들과 함께 아래에서 설명된다.
도 1은 본 개시의 일부 실시예들에 따라 반도체 디바이스(100)(이하에서 간단히 "디바이스(100)"라고 함)를 형성하기 위한 방법(10)의 흐름도를 도시한다. 방법(10)은 단지 예일 뿐이며, 청구 범위에 명시적으로 언급된 것 이상으로 본 개시를 제한하려는 것이 아니다. 추가의 동작들이 방법(10) 이전에, 방법 동안에, 그리고 방법 이후에 수행될 수 있고, 설명된 일부 동작들은 방법의 추가적인 실시예들을 위해 교체, 제거, 또는 이동될 수 있다. 방법(10)은 방법(10)의 중간 단계 동안 디바이스(100)의 다양한 3 차원 도면 및 단면도를 도시하는 다른 도면들과 함께 아래에서 설명된다. 특히, 도 2a는 디바이스(100)의 3 차원 도면을 도시한다. 도 2b, 도 3a 및 도 4는 도 2a에 도시된 바와 같이 라인 A-A를 따라 취해진 디바이스(100)의 단면도를 도시한다. 도 2c 및 도 3b는 도 2a에 도시된 바와 같이 라인 B-B를 따라 취해진 디바이스(100)의 단면도를 도시한다. 도 5 및 도 7은 라인 A-A를 따라 취해지지만 추가의 병합된 에피택셜 S/D 피처를 갖는 디바이스(100)의 확대도를 도시한다. 도 6a 내지 도 6d는 리세스 형성 공정을 거친 도 5의 부분도를 도시한다.
디바이스(100)는 집적 회로(IC)의 처리 동안 제조된 중간 디바이스 또는 그 일부일 수 있고, 정적 랜덤 액세스 메모리(static random-access memory; SRAM) 및/또는 다른 로직 회로, 저항기, 커패시터 및 인덕터와 같은 수동 컴포넌트, 및 p형 FET(PFET), n형 FET(NFET), 핀 FET(FINFET), 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET), 상보성 금속 산화물 반도체(complementary metal-oxide semiconductor; CMOS) 트랜지스터, 바이폴라 트랜지스터, 고전압 트랜지스터, 고주파 트랜지스터 및/또는 다른 메모리 셀과 같은 능동 컴포넌트를 포함할 수 있다. 본 개시는 임의의 특정 수의 디바이스 또는 디바이스 영역으로, 또는 임의의 특정 디바이스 구성으로 제한되지 않는다. 예를 들어, 도시된 바와 같은 디바이스(100)가 3 차원 FET 디바이스(예를 들어, FINFET 또는 게이트-올-라운드(GAA) FET)이지만, 본 개시는 평면 FET 디바이스를 제조하기 위한 실시예들을 제공할 수도 있다.
도 1 및 도 2a 내지 도 2c를 참조하면, 동작(12)에서의 방법(10)은 기판(102)으로부터 돌출되고 격리 구조물들(104)에 의해 분리된 하나 이상의 반도체 핀들(106)(때때로 간단히 "핀"으로 불림)을 포함하는 시동 디바이스(100)를 제공한다(또는 제공된다). 더미 게이트 스택(107)이 기판(102) 위에 배치되고, 핀들(106)과 교차한다. 디바이스(100)는 더미 게이트 스택(107)의 측벽 상에 배치된 게이트 스페이서(포함되지 않음), 더미 게이트 스택(107) 위에 배치된 다양한 하드 마스크 층(아래에서 상세히 논의됨), 장벽 층, 다른 적합한 층 또는 이들의 조합과 같은 다른 컴포넌트들을 포함할 수 있다.
기판(102)은 실리콘, 게르마늄 및/또는 다른 적합한 물질과 같은 원소 (단일 요소) 반도체; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 인듐 안티몬화물 및/또는 다른 적합한 물질과 같은 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP 및/또는 다른 적합한 물질과 같은 합금 반도체를 포함할 수 있다. 기판(102)은 균일한 조성을 갖는 단일 층 물질일 수 있다. 대안적으로, 기판(102)은 IC 디바이스 제조에 적합한 유사하거나 상이한 조성을 갖는 다수의 물질 층들을 포함할 수 있다. 일 예에서, 기판(102)은 실리콘 산화물 층 상에 형성된 실리콘 층을 갖는 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 기판일 수 있다. 다른 예에서, 기판(102)은 전도성 층, 반도체 층, 유전체 층, 다른 층들 또는 이들의 조합을 포함할 수 있다.
기판(102)이 FET를 포함하는 일부 실시예들에서, 소스/드레인 영역과 같은 다양한 도핑된 영역들이 기판(102) 내에 또는 기판 상에 배치된다. 도핑된 영역들은 설계 요건에 따라 인 또는 비소와 같은 p형 도펀트 및/또는 붕소 또는 BF2와 같은 n형 도펀트로 도핑될 수 있다. 도핑된 영역들은 P웰 구조물로, N웰 구조물로, 듀얼 웰 구조물로 기판(102) 상에 직접 형성되거나, 또는 상승된 구조물을 사용하여 형성될 수 있다. 도핑된 영역들은 도펀트 원자의 주입, 인시츄 도핑된 에피택셜 성장 및/또는 다른 적합한 기술에 의해 형성될 수 있다.
반도체 핀들(106)은 n형 FET 또는 p형 FET를 제공하기에 적합할 수 있다. 일부 실시예들에서, 본 명세서에 도시된 바와 같이 반도체 핀들(106)은 유사한 유형, 즉 모두 n형 또는 모두 p형의 FINFET들을 제공하는데 적합할 수 있다. 대안적으로, 이들은 반대 유형, 즉 n형 및 p형의 FINFET들을 제공하는데 적합할 수 있다. 이 구성은 단지 예시를 위한 것이며 제한하려는 것이 아니다. 반도체 핀들(106)은 포토 리소그래피 및 에칭 공정들을 포함한 적합한 공정들을 사용하여 제조될 수 있다. 포토 리소그래피 공정은 기판(102) 위에 포토 레지스트 층(레지스트)을 형성하고, 레지스트를 패턴에 노출시키고, 노광 후 베이크 공정을 수행하며, 레지스트를 현상하여 레지스트를 포함하는 마스킹 요소(도시되지 않음)를 형성하는 단계를 포함할 수 있다. 그런 다음, 마스킹 요소는 기판(102) 내에 리세스를 에칭하여 기판(102) 상에 반도체 핀들(106)을 남기기 위해 사용된다. 에칭 공정은 건식 에칭, 습식 에칭, 반응성 이온 에칭(reactive ion etching; RIE) 및/또는 다른 적합한 공정을 포함할 수 있다.
반도체 핀들(106)을 형성하기 위한 방법의 다수의 다른 실시예들이 적합할 수 있다. 예를 들어, 반도체 핀들(106)은 이중 패터닝 또는 다중 패터닝 공정들을 사용하여 패턴화될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정들은 포토 리소그래피 및 자기 정렬 공정을 결합하여, 예를 들어, 단일의 직접 포토 리소그래피 공정을 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴을 생성하게 한다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고, 포토 리소그래피 공정을 사용하여 패턴화된다. 스페이서가 자기 정렬 공정을 사용하여 패턴화된 희생 층 옆에 형성된다. 그런 다음, 희생 층은 제거되고, 남아있는 스페이서 또는 맨드릴이 핀을 패턴화하기 위해 사용될 수 있다. 일부 실시예들에서, 핀들(106)의 형성 후, 핀들(106)은 약 50 내지 약 90 nm의 높이(도 2c에서 F_H로 표시됨)를 갖는다. 이러한 핀 높이는 디바이스 성능 및 DC/AC 균형에 중요하다.
핀들(106) 각각은 채널 영역(106b) 및 채널 영역(106b)을 사이에 끼우는 2 개의 S/D 영역들(106a)을 포함한다. S/D 영역들(106a)은 FET의 소스 및 드레인으로서 기능 하도록 사용되는 반면, 게이트 스택(107) 아래에 위치한 채널 영역(106b)은 소스 및 드레인을 연결하는 채널로서 기능 하도록 사용된다. 일부 실시예들에서, 방법(10)은 핀들(106)의 S/D 영역들(106a)에 저농도 도핑된 S/D(lightly doped S/D; LDD) 피처들을 형성하는 단계를 포함할 수 있다.
격리 구조물들(104)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소 도핑된 실리케이트 유리(fluoride-doped silicate glass; FSG), 로우-k 유전체 물질 및/또는 다른 적합한 물질을 포함할 수 있다. 격리 구조물들(104)은 얕은 트렌치 격리(shallow trench isolation; STI) 피처들을 포함할 수 있다. 일 실시예에서, 격리 구조물들(104)은 반도체 핀들(106)의 형성 동안 기판(102)에 트렌치들을 에칭함으로써 형성된다. 그런 다음, 트렌치들은 증착 공정에 의해 위에 설명된 격리 물질로 충전될 수 있으며, 이어서 화학적 기계적 평탄화(chemical mechanical planarization; CMP) 공정이 뒤따른다. 전계 산화물, 실리콘의 국부 산화(local oxidation of silicon; LOCOS) 및/또는 다른 적합한 구조물들과 같은 다른 격리 구조물이 또한 격리 구조물들(104)로서 구현될 수 있다. 대안적으로, 격리 구조물들(104)은 예를 들어 하나 이상의 열 산화물 라이너 층들을 갖는 다층 구조물을 포함할 수 있다. 격리 구조물들(104)은 화학적 기상 증착(chemical vapor deposition; CVD), 유동성 CVD(flowable CVD; FCVD), 스핀 온 글래스(spin-on-glass; SOG), 다른 적합한 방법 또는 이들의 조합과 같은 임의의 적합한 방법에 의해 성막될 수 있다. 격리 구조물들(104)은 반도체 핀들(106) 위에 스페이서 층으로서 유전체 층을 성막하고, 이어서, 격리 구조물들(104)의 상부 표면이 반도체 핀들(106)의 상부 표면 아래에 있도록 유전체 층을 리세스함으로써 형성될 수 있다.
일부 실시예들에서, 더미 게이트 스택(107)은 후속적으로 하이-k 금속 게이트 구조물(HKMG; 여기서 "하이-k"는 약 3.9인 실리콘 이산화물의 유전 상수보다 큰 유전 상수를 나타냄)을 형성하기 위한 플레이스 홀더로서 기능한다. 더미 게이트 스택(107)은 채널 영역(106b) 위에 배치된 산화물 층(108)을 포함할 수 있다. 산화물 층(108)은 성막 및 에칭을 포함할 수 있는 임의의 적합한 방법에 의해 형성될 수 있다. 산화물 층(108)은 실리콘 산화물 또는 Hf 산화물, Ta 산화물, Ti 산화물, Zr 산화물, Al 산화물 또는 이들의 조합과 같은 하이-k 산화물(실리콘 산화물보다 큰 유전 상수를 가짐)을 포함할 수 있다. 산화물 층(108)은 수 옹스트롬 내지 수십 옹스트롬의 두께를 갖도록 형성될 수 있다.
더미 게이트 스택(107)은 더미 게이트 전극(110)을 포함할 수 있다. 일부 실시예들에서, 더미 게이트 전극(110)은 폴리 실리콘을 포함한다. 도시된 실시예에서, 도 2c를 참조하면, 더미 게이트 스택은 또한 더미 게이트 전극(110) 위에 배치된 하드 마스크 층(112) 및/또는 하드 마스크 층(112) 위에 배치된 하드 마스크 층(114)을 포함한다. 더미 게이트 전극(110)의 측벽들 상에 측벽 스페이서들(113)이 형성된다. 아래에서 상세히 논의되는 바와 같이, 더미 게이트 스택(107)의 일부는 디바이스(100)의 다른 컴포넌트들(예를 들어, 에피택셜 S/D 피처들(250))이 제조된 후 게이트 교체 공정 동안 HKMG로 교체된다. 하드 마스크 층들(112 및 114)은 각각 반도체 산화물 및/또는 반도체 질화물과 같은 임의의 적합한 유전체 물질을 포함할 수 있다. 일 예에서, 하드 마스크 층(112)은 실리콘 탄질화물을 포함하고, 하드 마스크 층(114)은 실리콘 산화물을 포함한다. 더미 게이트 스택(107)의 다양한 물질 층들은 CVD, PVD, ALD, 화학적 산화, 다른 적합한 공정 또는 이들의 조합과 같은 임의의 적합한 공정에 의해 형성될 수 있다.
도 1 및 도 3a 내지 도 3b를 참조하면, 동작(14)에서의 방법(10)은 예를 들어 S/D 영역들(106a)에서 핀들(106)의 아랫부분들을 유지하면서 핀들(106)의 윗부분들을 제거함으로써 S/D 영역들(106a)의 일부를 단축시킨다. 많은 실시예들에서, 방법(10)은 건식 에칭 공정, 습식 에칭 공정 또는 RIE 공정과 같은 적합한 에칭 공정에 의해 부분적으로 제거된다. 일부 실시예들에서, 방법(10)은 더미 게이트 스택(107)과 같은 다른 컴포넌트들을 에칭하지 않거나 실질적으로 에칭하지 않고 반도체 핀들(106)을 선택적으로 제거한다. 동작(14)에서의 에칭 공정은 브롬 함유 가스(예를 들어, HBr 및/또는 CHBR3), 불소 함유 가스(예를 들어, CF4, SF6, CH2F2, CHF3 및/또는 C2F6), 다른 적합한 가스, 또는 이들의 조합을 포함하는 에천트를 사용하는 건식 에칭 공정을 구현할 수 있다. 반도체 핀들(106)이 제거되는 정도는 압력, 온도 및 에칭 공정의 지속 시간과 같은 조건을 조정함으로써 제어될 수 있다. 일부 실시예들에서, 에칭은 약 5 내지 약 30 밀리토르의 압력하에서 그리고 약 30 내지 약 60 ℃의 온도에서 HBr 및 CF4를 포함하는 에천트를 사용한다. 일부 실시예들에서, 에칭은 약 5 내지 약 10 초 동안 지속된다. 일부 실시예들에서, 도 3b에 도시된 바와 같이, 동작(14)에서의 에칭 공정은 핀들(106)의 남아있는 높이(도 3b에서 FSW_H로 표시되며, 여기서 FSW는 핀 측벽을 나타냄)가 핀들(106)의 원래 높이(즉, F_H)의 약 30 % 내지 약 40 %가 되도록 핀들(106)의 윗부분들을 제거한다. 후술하는 바와 같이, 이러한 비교적 높은 남아있는 핀 측벽 높이를 유지하면 병합된 에피택셜 S/D 피처의 병합 높이를 증가시키는 데 도움이 된다.
S/D 영역들(106a)을 단축시킨 후, 방법(10)은 단축된 S/D 영역들(106a) 상에 에피택셜 S/D 피처들을 형성하는 단계로 진행한다. 도 4는 2 개의 핀들(106) 상에서 성장되고 결국 하나의 병합된 에피택셜 S/D 피처(120)로 병합되는 2 개의 에피택셜 S/D 피처들(120A 및 120B)에 초점을 맞춘 단순화된 도면을 도시한다. 도 1 및 도 4를 참조하면, 동작(16)에서의 방법(10)은 더미 게이트 스택(107)의 동일한 측에 위치한 2 개의 S/D 영역들(106a) 상에 에피택셜 S/D 피처들(120A 및 120B)을 성장시킨다. 에피택셜 S/D 피처들(120A 및 120B)은 초기에 각각의 핀들 상에서 개별적으로 성장하고 결국 병합된 에피택셜 S/D 피처(120)를 형성하기 위해 특정 높이(병합 높이, 즉 MH라고 함)에서 함께 병합된다.
본 개시는 병합된 에피텍셜 S/D 피처(120)가 저항 및 커패시턴스 감소를 위해 최적화된 형상 프로파일을 달성할 수 있게 한다. 일부 실시예들에서, 성장 조건을 제어하고 남아있는 핀 높이(FSW_H)를 약 3 내지 약 15 nm로 증가시킴으로써, 병합된 S/D 피처(120)는 다른 기술들을 사용하여 형성된 병합된 에피택셜 S/D 피처들보다 약 2 내지 약 10 nm 높은 상승된 병합 높이(MH)를 가질 수 있다. 이러한 상승된 병합 높이는 병합된 S/D 피처(120)와 근처의 금속 게이트(이것은 더미 게이트 스택(107)의 대체물로서 형성된 것임)의 중첩 영역을 감소시키며, 따라서 이들 사이의 커패시턴스(C)를 감소시킨다.
병합된 에피택셜 S/D 피처(120)의 상승된 병합 높이는 다수의 기술들에 의해 달성될 수 있다. (동작(14)과 관련하여 위에서 설명한 바와 같은) 예에서, 병합된 S/D 피처(120)를 형성하기 전에, 2 개의 하부 핀들(106)이 부분적으로 에칭되어 S/D 피처의 에피택셜 성장을 위한 공간을 제공한다. 이 부분 에칭 공정 동안, 높은 남아있는 핀 측벽 높이(예를 들어, 핀 높이의 약 30 % 내지 약 40 %)를 유지하면 병합된 에피택셜 S/D 피처(120)의 병합 높이가 증가한다.
다른 예에서, S/D 피처의 에피택셜 성장 조건은 핀들(106) 상의 개별 S/D 피처들(120A 및 120B)의 병합을 지연시키도록 조정될 수 있다. 일 실시예에서, 병합된 에피택셜 S/D 피처(120)는 제1 층(L1), 제2 층(L2-1) 및 제3 층(L2-2)을 포함하는 반도체 물질들의 다수의 층들을 갖는다. 이들 층들의 형성 조건을 변화시키면 제어 가능한 MH를 초래할 수 있다. 일부 실시예들에서, 제1 에피택셜 층(L1)은 S/D 영역들(106a)의 상부 및 측벽 표면 상에 성막된다. 또한, 제2 에피택셜 층(L2-1)은 제1 에피택셜 층(L1)을 둘러싼다. 도 4에 도시된 실시예에서, 에피택셜 S/D 피처들(120A 및 120B)의 제1 에피택셜 층(L1)은 병합되지 않지만, 에피택셜 S/D 피처들(120A 및 120B)의 제2 에피택셜 층(L2-1)은 측 방향으로 병합된다(즉, 서로 터치함). 도 4에 도시된 바와 같은 구조물을 형성하기 위해, 동작(16)은 제3 에피택셜 층(L2-2)을 성장시키기 전에 제2 에피택셜 층(L2-1)이 측 방향으로 병합될 때까지 대기한다. 두 핀들(106) 사이의 측 방향 거리("x" 방향을 따름)와 에피택셜 성장의 제어에 따라, 제1 및 제2 에피택셜 층들(L1 및 L2-1)은 상이한 병합 프로파일을 갖도록 형성될 수 있다.
다양한 실시예들에서, 상이한 에피택셜 층들은 실리콘, 게르마늄, 실리콘 게르마늄, 하나 이상의 III-V 물질, 화합물 반도체 또는 합금 반도체와 같은 동일하거나 상이한 반도체 물질들을 포함할 수 있다. 일 실시예에서, 핀들(106)은 실리콘을 포함하고, 에피택셜 층들은 실리콘 게르마늄을 포함한다. 에피택셜 성장 공정은 실리콘계 전구체를 사용하는 LPCVD 공정, 선택적 에피택셜 성장(selective epitaxial growth; SEG) 공정, 또는 순환 증착 및 에칭(cyclic deposition and etching; CDE) 공정일 수 있다. 예를 들어, 실리콘 결정은 실란(SiH4)과 디클로로 실란(DCS) 가스를 사용하는 LPCVD로 성장될 수 있다. 제어 가능한 MH는 L2-1을 형성하는 데 사용되는 실란(SiH4)과 디클로로 실란(DCS) 가스 사이의 비율에 의존할 수 있다. 일부 실시예들에서, 제어 가능한 MH는 핀들(106)의 높이(F_H)의 약 55 % 이상이다.
일부 실시예들에서, 병합된 에피택셜 S/D 피처(120)는 제1 및 제2 핀들(106)의 아랫부분들 상에 성장된 제1 반도체 물질 층(L1), L1 상에 성장된 제2 반도체 물질 층(L2-1), 및 L2-1 상에 성장된 제3 반도체 물질 층(L2-2)을 포함한다. 일 실시예에서, 제1 핀(106) 상의 L1 및 제2 핀 상의 L1은 병합되지 않지만, 제1 핀 상의 L2-1 및 제2 핀 상의 L2-1은 제어 가능한 병합 높이에서 병합된다. 제어 가능한 MH는 L2-1을 형성하는 데 사용되는 실란(SiH4)과 디클로로 실란(DCS) 가스의 비율에 의존한다. 일부 실시예들에서, 실란(SiH4)과 디클로로 실란(DCS) 가스의 비율은 약 1:15 내지 약 1:50일 수 있다. 일 실시예에서, 제어 가능한 MH는 제1 및 제2 핀들 높이의 약 55 % 이상이다. 일 실시예에서, L2-2는 제1 및 제2 핀들 위에 실질적으로 컨포멀 두께를 갖는다.
병합된 에피택셜 S/D 피처(120)를 형성한 후, 방법(10)은 병합된 에피택셜 S/D 피처(120) 상에 S/D 콘택을 형성하기 위한 준비로 그 위에 리세스를 생성하는 단계로 진행한다. 위에서 설명된 바와 같이, 병합된 S/D 피처가 n형 FINFET에 대한 것인지 또는 p형 FINFET에 대한 것인지에 따라, 이상적인 콘택 홀 프로파일은 상이하다. 예를 들어, n형 FINFET의 경우, 병합된 S/D 피처 상의 더 깊은 콘택 리세스가 콘택 피처와 병합된 S/D 피처 사이의 접촉 저항(R)을 감소시킬 수 있다. p형 FINFET의 경우, 더 깊은 콘택 리세스는 바람직하지 않게 접촉 저항을 증가시킬 수 있다. 본 개시는 후술하는 바와 같이 n형 FINFET 또는 p형 FINFET에 대한 최적화된 리세스 프로파일을 허용한다. n형 FINFET 또는 p형 FINFET에 대한 두 가지 상이한 프로파일을 설명하기 위해, 도 5는 달리 언급되지 않는 한 병합된 에피택셜 피처(120)와 유사한 n형 병합된 에피택셜 피처(130) 및 p형 병합된 에피택셜 피처(140)를 포함하는 2 개의 병합된 에피택셜 S/D 피처들의 단면도를 도시한다.
도 1 및 도 5를 참조하면, 동작(18)에서의 방법(10)은 병합된 에피택셜 S/D 피처들(130 및 140)을 리세스하여 그 안에 리세스된 트렌치를 형성한다. 일부 실시예들에 따르면, 각각의 리세스 프로파일은 콘택 피처와 에피택셜 S/D 피처 사이의 접촉 저항을 감소시키도록 최적화된다. 에피택셜 S/D 피처가 n형 FINFET에 대한 것인지 또는 p형 FINFET에 대한 것인지에 따라, 상이한 리세스 프로파일이 달성된다. 도 5에 도시된 바와 같이, n형 병합된 에피택셜 피처(130)의 경우, 비교적 깊은 콘택 리세스(132)가 달성된다. 리세스(132)는 임의의 남아있는 실리콘 질화물이 접촉 저항을 증가시킬 수 있기 때문에, n형 병합된 에피택셜 피처(130) 상에 배치된 모든 하부 실리콘 질화물(SiN)이 제거되도록 충분히 깊다. 리세스(132)는 n형 병합된 에피택셜 피처(130)가 완전히 에칭될 정도로 깊지 않다. p형 병합된 에피택셜 피처(140)의 경우, 비교적 얕은 콘택 리세스(142)가 달성되어 S/D 콘택은 Ge 및/또는 B 농도가 더 높은 S/D의 영역에 직접 접촉할 수 있다. 리세스(132)는 약 15-20 나노미터 범위의 깊이(132a)를 가질 수 있다. 리세스(142)는 약 5-10 나노미터 범위의 깊이(142a)를 가질 수 있다. 일부 예들에서, 본 명세서에 설명된 선택적 에칭 공정을 사용하면, NFET 디바이스로부터 제거된 물질의 양은 PFET 디바이스로부터 제거된 물질의 양의 1.5-2.5 배일 수 있다.
도 6a 내지 도 6e를 참조하면, 동작(18)에서, 리세스들(132 및 142)의 깊이의 차이는 S/D 피처들의 상이한 에칭 속도를 실현하도록 에칭 조건을 조정함으로써 달성될 수 있다. 일 실시예에서, n형 병합된 에피택셜 피처(130)는 실리콘 게르마늄이 아닌 인으로 도핑된 실리콘을 포함하고, p형 병합된 에피택셜 피처(140)는 실리콘 게르마늄을 포함한다. 에피택셜 S/D 피처들(130, 140)의 윗부분들을 제거하기 위해 반도체 구조물에 대해 선택적 에칭 절차가 수행될 수 있으며, 여기서 n형 에피택셜 S/D 피처(130)의 제거된 부분은 p형 에피택셜 S/D 피처(140)의 제거된 부분보다 두껍다(예를 들어, 에피택셜 S/D 피처들의 해당 지점에서 1.5 배 내지 2.5 배 두꺼움). 도 6a는 선택적 에칭 공정이 적용되기 전의 n형 에피택셜 S/D 피처(130) 및 p형 병합된 에피택셜 피처(140)를 도시한다.
도시된 실시예에서, 선택적 에칭 절차는 복수의 사이클을 포함하며, 여기서 각 사이클은 도 6b 내지 도 6d에 도시된 바와 같이 가스 혼합물을 사용하여 반도체 구조물에 대해 제1 건식 에칭 공정을 수행하는 단계를 포함한다. 도 6b에 도시된 바와 같이, 병합된 에피택셜 S/D 피처들(130 및 140)의 상부 표면은 에천트 가스의 영향을 받는다. 일부 실시예들에서, 에천트 가스는 플루오로 메탄(CH3F), 수소(H2) 및 카보닐 설파이드(COS)를 포함하는 가스 혼합물이다. 가스 성분들 사이의 비율의 예로서, 약 1의 플루오로 메탄(CH3F)의 구성 부분, 약 10 내지 약 20의 수소(H2)의 구성 부분, 및 약 0.5 내지 약 1.5의 카보닐 설파이드(COS)의 구성 부분이 있을 수 있다. 가스 혼합물은 제1 건식 에칭 공정에서 p형 에피택셜 S/D 피처의 실리콘 게르마늄과 반응하여 게르마늄 설파이드(GeS 또는 GeS2)를 포함하는 중합체 층을 형성한다. 제1 건식 에칭 공정은 n형 에피택셜 S/D 피처의 제1 두께 및 p형 에피택셜 S/D 피처의 제2 두께를 제거한다. 제2 두께(0에 가까울 수 있음)는 p형 에피택셜 S/D 피처 상의 중합체 층의 존재로 인해, 제1 두께보다 작다(예를 들어, 약 1 nm보다 작다). 도 6b에 도시된 바와 같이, 제1 건식 에칭 공정은 또한 n형 에피택셜 S/D 피처 및 p형 에피택셜 S/D 피처 모두에서 부산물로서 불화 탄소(CxFy)를 형성한다. 일 실시예에서, 플러시 전의 불화 탄소 층의 두께는 5 nm 이하이다. 따라서, 도 6c에 도시된 바와 같이, 선택적 에칭 절차의 각 사이클은 또한 제1 건식 에칭 공정에서 형성된 불화 탄소를 제거하기 위해 디아진(N2H2)을 포함하는 가스를 사용하여 반도체 구조물에 대해 제2 건식 에칭 공정을 수행하는 단계를 포함한다. 일 실시예에서, 에칭 후 게르마늄 설파이드(GeS 또는 GeS2) 층의 두께는 약 1 nm 이하이다. 선택적 에칭 절차의 다수의 사이클 후, 도 6d에 도시된 바와 같이, n형 에피택셜 S/D 피처(130)는 p형 병합된 에피택셜 피처(140)보다 더 많이 에칭되었다. 도 6e에 도시된 바와 같이, 습식 세정 공정은 각 사이클의 제1 건식 에칭 공정에서 형성된 GeS/GeS2를 p형 에피택셜 S/D 피처로부터 제거하기 위해 수행될 수 있다.
일 실시예에서, 선택적 에칭 공정의 복수의 사이클은 20-60 ℃의 온도 및 10-30 밀리토르의 압력에서 수행된다. 일 실시예에서, 선택적 에칭 공정의 각 사이클 동안, n형 에피택셜 S/D 피처의 제거된 제1 두께는 p형 에피택셜 S/D 피처의 제거된 제2 두께보다 적어도 1 nm 더 두껍다. 일 실시예에서, n형 에피택셜 S/D 피처의 제거된 부분은 p형 에피택셜 S/D 피처의 제거된 부분의 두께의 약 1.5 내지 약 2.5 배이다.
일 실시예에서, 리세스된 트렌치(132)(또는 142)를 형성하는 단계는, 중간 트렌치를 형성하기 위해 병합된 S/D 피처를 에칭하는 단계; 중간 트렌치 내에 및 그 위에 실리콘 질화물(예를 들어, Si3N4) 스페이서 피처를 성막하는 단계; 실리콘 질화물 스페이서 피처의 측벽 부분을 유지하면서 이방성 에칭을 사용하여 실리콘 질화물 스페이서 피처의 하부를 제거하는 단계; 및 중간 트렌치에서 병합된 S/D 피처를 추가로 에칭함으로써, 리세스된 트렌치를 형성하는 단계를 포함한다.
도 5를 다시 참조하면, 방법(10)은 또한 에피택셜 S/D 피처들(130 및 140)의 표면에 실리사이드화 또는 게르마노-실리사이드화를 형성할 수 있다. 예를 들어, 니켈 실리사이드 또는 티타늄 실리사이드와 같은 실리사이드화는 에피택셜 S/D 피처들(130 및 140) 위에 금속 층을 성막하고, 금속 층이 에피택셜 S/D 피처들(130 및 140)의 실리콘과 반응하여 금속 실리사이드화를 형성하도록 금속 층을 어닐링하며, 그 후 미반응 금속 층을 제거함으로써 형성될 수 있다. 대안적인 실시예에서, 방법(10)은 실리사이드화를 형성하지 않으며, 방법(10)은 후술하는 바와 같이 콘택 홀을 에칭한 후에 실리사이드화를 형성한다.
도 7을 참조하면, 동작(20)에서의 방법(10)은 에피택셜 S/D 피처들(130 및 140) 위에 S/D 콘택들(134 및 144)을 각각 형성한다. 도 7에 도시된 바와 같이, 에피택셜 S/D 피처(130) 상의 리세스된 트렌치(132)는 에피택셜 S/D 피처(140) 상의 리세스된 트렌치(142)보다 깊기 때문에, S/D 콘택(134)의 바닥면은 제2 S/D 콘택(144)의 바닥면보다 낮다. S/D 콘택(134)은 S/D 피처(130) 내에서 약 15-20 나노미터 범위의 깊이(134a)를 가질 수 있다. S/D 콘택(144)은 S/D 피처(140) 내에서 약 5-10 나노미터 범위의 깊이(144a)를 가질 수 있다. 각각의 S/D 콘택은 하나 이상의 전도성 층들을 포함할 수 있고, ALD, CVD, PVD, 도금 및/또는 다른 적합한 공정과 같은 임의의 적합한 방법을 사용하여 형성될 수 있다. 일부 실시예들에서, 각각의 S/D 콘택은 시드 금속 층 및 충전 금속 층을 포함한다. 다양한 실시예들에서, 시드 금속 층은 코발트(Co), 텅스텐(W), 루테늄(Ru), 니켈(Ni), 다른 적합한 금속 또는 이들의 조합을 포함한다. 충전 금속 층은 구리(Cu), 텅스텐(W), 알루미늄(Al), 코발트(Co), 다른 적합한 물질 또는 이들의 조합을 포함할 수 있다.
도 1을 참조하면, 동작(28)에서의 방법(10)은 추가 처리 단계를 수행할 수 있다. 예를 들어, 비아와 같은 추가적인 수직 상호 연결 피처, 라인과 같은 수평 상호 연결 피처 및/또는 금속 층 및 층간 유전체와 같은 다층 상호 연결 피처가 디바이스(100) 위에 형성될 수 있다. 다양한 상호 연결 피처들은 구리(Cu), 텅스텐(W), 코발트(Co), 알루미늄(Al), 티타늄(Ti), 탄탈룸(Ta), 백금(Pt), 몰리브덴(Mo), 은(Ag), 금(Au), 망간(Mn), 지르코늄(Zr), 루테늄(Ru), 이들 각각의 합금, 금속 실리사이드, 다른 적합한 물질 또는 이들의 조합을 포함하는 다양한 전도성 물질들을 구현할 수 있다. 금속 실리사이드는 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 탄탈룸 실리사이드, 티타늄 실리사이드, 백금 실리사이드, 에르븀 실리사이드, 팔라듐 실리사이드, 다른 적합한 금속 실리사이드 또는 이들의 조합을 포함할 수 있다.
제한하고자 하는 것은 아니지만, 본 개시의 하나 이상의 실시예들은 반도체 디바이스 및 그 형성에 많은 이점을 제공한다. 본 개시는 최적화된 프로파일을 갖는 병합된 에피택셜 S/D 피처를 형성하는 방법을 제공한다. 본 개시의 실시예들은 제어 가능한 병합 높이 및 리세스 깊이를 갖는 병합된 에피택셜 S/D 피처를 형성하는 단계를 포함한다. 따라서, 개시된 에피택셜 S/D 피처는 위에 놓인 S/D 콘택과의 접촉 저항뿐만 아니라 근처의 금속 게이트 구조물과의 커패시턴스를 감소시킨다.
본 개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 본 명세서에 도입된 실시예들의 동일한 장점들을 달성 및/또는 동일한 목적을 수행하기 위해 다른 공정들 및 구조물들을 설계 또는 변경하기 위한 기본으로서 본 개시를 용이하게 사용할 수 있음을 이해해야 한다. 본 발명분야의 당업자는 또한, 등가 구조물이 본 개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.
실시예들
실시예 1. 반도체 제조 방법에 있어서,
기판, 및 상기 기판 위의 제1 핀, 제2 핀, 제3 핀, 및 제4 핀을 갖는 반도체 구조물을 제공하는 단계;
상기 제1 핀과 상기 제2 핀 상에 n형 에피택셜 소스/드레인(S/D) 피처를 형성하는 단계;
상기 제3 핀과 상기 제4 핀 상에 p형 에피택셜 S/D 피처를 형성하는 단계; 및
상기 p형 에피택셜 S/D 피처보다 상기 n형 에피택셜 S/D 피처로부터 더 많이 제거되도록 상기 p형 에피택셜 S/D 피처 및 상기 n형 에피택셜 S/D 피처의 윗부분들을 제거하기 위해 상기 반도체 구조물에 대해 선택적 에칭 공정을 수행하는 단계
를 포함하는 반도체 제조 방법.
실시예 2. 실시예 1에 있어서,
상기 선택적 에칭 공정은 복수의 사이클들을 포함하고, 각 사이클은,
제1 에천트 가스를 사용하여 상기 반도체 구조물에 대해 제1 건식 에칭 공정을 수행하는 단계;
상기 제1 에천트 가스와는 상이한 제2 에천트 가스를 사용하여 상기 반도체 구조물에 대해 제2 건식 에칭 공정을 수행하는 단계; 및
상기 제1 건식 에칭 공정에서 형성된 중합체 층을 제거하기 위해 습식 세정 공정을 수행하는 단계
를 포함하는 것인, 반도체 제조 방법.
실시예 3. 실시예 2에 있어서,
상기 제1 에천트 가스는 플루오로 메탄(CH3F), 수소(H2) 및 카보닐 설파이드(COS)를 포함하는 가스 혼합물이며, 상기 가스 혼합물은 상기 제1 건식 에칭 공정에서 상기 p형 에피택셜 S/D 피처 내의 실리콘 게르마늄과 반응하여, 실리콘 설파이드를 포함하는 상기 중합체 층을 형성하는 것인, 반도체 제조 방법.
실시예 4. 실시예 3에 있어서,
상기 제1 건식 에칭 공정은 상기 n형 에피택셜 S/D 피처의 제1 두께를 제거하고, 상기 제1 건식 에칭 공정은 상기 p형 에피택셜 S/D 피처의 제2 두께를 제거하며, 상기 제2 두께는 상기 p형 에피택셜 S/D 피처 상의 상기 중합체 층의 존재로 인해 상기 제1 두께보다 작으며, 상기 제1 건식 에칭 공정은 또한 상기 n형 에피택셜 S/D 피처와 상기 p형 에피택셜 S/D 피처 둘 다에서 불화 탄소(CxFy)를 부산물로서 형성하는 것인, 반도체 제조 방법.
실시예 5. 실시예 4에 있어서,
상기 제2 에천트 가스는 상기 제1 건식 에칭 공정에서 형성된 상기 불화 탄소를 제거하도록 구성된 디아진(N2H2)을 포함하는 것인, 반도체 제조 방법.
실시예 6. 실시예 3에 있어서,
상기 습식 세정 공정은 각 사이클의 상기 제1 건식 에칭 공정에서 형성된 실리콘 설파이드를 상기 p형 에피택셜 S/D 피처로부터 제거하는 것인, 반도체 제조 방법.
실시예 7. 실시예 2에 있어서,
상기 선택적 에칭 공정의 복수의 사이클들은 20~60 ℃의 온도 및 10~30 밀리토르의 압력에서 수행되는 것인, 반도체 제조 방법.
실시예 8. 실시예 2에 있어서,
상기 선택적 에칭 공정의 각 사이클 동안, 상기 n형 에피택셜 S/D 피처의 제1 두께는 상기 p형 에피택셜 S/D 피처의 제2 두께보다 적어도 1 nm 더 두꺼운 것인, 반도체 제조 방법.
실시예 9. 실시예 1에 있어서,
상기 n형 에피택셜 S/D 피처의 제거된 부분은 상기 p형 에피택셜 S/D 피처의 제거된 부분의 두께의 약 1.5 내지 약 2.5 배인 것인, 반도체 제조 방법.
실시예 10. 실시예 1에 있어서,
상기 n형 에피택셜 S/D 피처는 인으로 도핑된 실리콘을 포함하되 실리콘 게르마늄을 포함하지 않도록 형성되고, 상기 p형 에피택셜 S/D 피처는 실리콘 게르마늄을 포함하도록 형성된 것인, 반도체 제조 방법.
실시예 11. 방법에 있어서,
기판, 및 상기 기판 위의 제1 핀과 제2 핀을 갖는 반도체 구조물을 제공하는 단계;
상기 제1 핀과 상기 제2 핀의 아랫부분들을 유지하면서 상기 제1 핀과 상기 제2 핀의 윗부분들을 제거하는 단계;
상기 제1 핀과 상기 제2 핀의 아랫부분들 상에 제1 에피택셜 소스/드레인(S/D) 피처와 제2 에피택셜 소스/드레인(S/D) 피처를 성장시키는 단계 - 상기 제1 에피택셜 소스/드레인(S/D) 피처와 상기 제2 에피택셜 S/D 피처는 병합되어, 제어 가능한 병합 높이를 갖는 병합된 S/D 피처를 형성함 -;
상기 병합된 S/D 피처 내에 리세스된 트렌치를 형성하는 단계; 및
상기 병합된 S/D 피처와 전기적으로 접촉하는 S/D 콘택을 상기 리세스된 트렌치 내에 충전하는 단계
를 포함하는 방법.
실시예 12. 실시예 11에 있어서,
상기 제1 핀과 상기 제2 핀의 남아있는 아랫부분들의 높이는 상기 제1 핀과 상기 제2 핀의 높이의 약 30 내지 약 40 %인 것인, 방법.
실시예 13. 실시예 11에 있어서,
상기 병합된 S/D 피처는,
상기 제1 핀과 상기 제2 핀의 아랫부분들 상에 성장된 제1 반도체 물질 층(L1);
상기 L1 상에 성장된 제2 반도체 물질 층(L2-1); 및
상기 L2-1 상에 성장된 제3 반도체 물질 층(L2-2)
을 포함하는 것인, 방법.
실시예 14. 실시예 13에 있어서,
상기 제1 핀 상의 L1과 상기 제2 핀 상의 L1은 병합되지 않고, 상기 제1 핀 상의 L2-1과 상기 제2 핀 상의 L2-1은 제어 가능한 병합 높이(merge height; MH)에서 병합되는 것인, 방법.
실시예 15. 실시예 14에 있어서,
상기 제어 가능한 MH는 상기 L2-1을 형성하기 위해 사용되는 실란(SiH4)과 디클로로 실란(DCS) 가스들의 비율에 의존하는 것인. 방법.
실시예 16. 실시예 15에 있어서,
상기 제어 가능한 MH는 상기 제1 핀과 상기 제2 핀의 높이의 약 55 % 이상인 위치에 있는 것인, 방법.
실시예 17. 실시예 13에 있어서,
상기 L2-2는 상기 제1 핀과 상기 제2 핀 위에서 실질적으로 컨포멀한 두께를 갖는 것인, 방법.
실시예 18. 실시예 11에 있어서,
상기 리세스된 트렌치를 형성하는 단계는,
중간 트렌치를 형성하기 위해 상기 병합된 S/D 피처를 에칭하는 단계;
상기 중간 트렌치 내에 및 그 위에 실리콘 질화물 스페이서 피처를 성막하는 단계;
상기 실리콘 질화물 스페이서 피처의 측벽 부분들을 유지하면서 이방성 에칭을 사용하여 상기 실리콘 질화물 스페이서 피처의 하부를 제거하는 단계; 및
상기 중간 트렌치에서 상기 병합된 S/D 피처를 추가로 에칭함으로써, 상기 리세스된 트렌치를 형성하는 단계
를 포함하는 것인, 방법.
실시예 19. 반도체 디바이스에 있어서,
기판;
상기 기판으로부터 돌출해 있는 제1 핀, 제2 핀, 제3 핀, 및 제4 핀;
상기 제1 핀과 상기 제2 핀 상에 배치된 n형 에피택셜 소스/드레인(S/D) 피처;
상기 n형 에피택셜 S/D 피처 상에 배치된 제1 S/D 콘택;
상기 제3 핀과 상기 제4 핀 상에 배치된 p형 에피택셜 S/D 피처; 및
상기 p형 에피택셜 S/D 피처 상에 배치된 제2 S/D 콘택
을 포함하고, 상기 제1 S/D 콘택의 바닥면은 상기 제2 S/D 콘택의 바닥면보다 낮은 것인, 반도체 디바이스.
실시예 20. 실시예 19에 있어서,
상기 n형 에피택셜 S/D 피처는 인으로 도핑된 실리콘을 포함하되 실리콘 게르마늄을 포함하지 않으며, 상기 p형 에피택셜 S/D 피처는 실리콘 게르마늄을 포함하는 것인, 반도체 디바이스.

Claims (20)

  1. 반도체 제조 방법에 있어서,
    기판, 및 상기 기판 위의 제1 핀, 제2 핀, 제3 핀, 및 제4 핀을 갖는 반도체 구조물을 제공하는 단계;
    상기 제1 핀과 상기 제2 핀 상에 n형 에피택셜 소스/드레인(S/D) 피처를 형성하는 단계;
    상기 제3 핀과 상기 제4 핀 상에 p형 에피택셜 S/D 피처를 형성하는 단계; 및
    상기 p형 에피택셜 S/D 피처보다 상기 n형 에피택셜 S/D 피처로부터 더 많이 제거되도록 상기 p형 에피택셜 S/D 피처 및 상기 n형 에피택셜 S/D 피처의 윗부분들을 제거하기 위해 상기 반도체 구조물에 대해 선택적 에칭 공정을 수행하는 단계
    를 포함하고,
    상기 선택적 에칭 공정을 수행하는 단계는,
    중간 트렌치를 형성하기 위해 상기 n형 에피택셜 S/D 피처 및 상기 p형 에피택셜 S/D 피처를 에칭하는 단계;
    상기 중간 트렌치 내에 그리고 그 위에 실리콘 질화물 스페이서 피처를 성막하는 단계;
    상기 실리콘 질화물 스페이서 피처의 하부가 상기 n형 에피택셜 S/D 피처에서는 제거되고 상기 p형 에피택셜 S/D 피처에서는 잔존하도록, 상기 실리콘 질화물 스페이서 피처의 측벽 부분을 유지하면서 상기 실리콘 질화물 스페이서 피처의 하부를 제거하는 단계; 및
    상기 중간 트렌치 내에서 상기 n형 에피택셜 S/D 피처 및 상기 p형 에피택셜 S/D 피처를 에칭하여 리세스된 트렌치를 형성하는 단계
    를 포함하는 것인, 반도체 제조 방법.
  2. 제1 항에 있어서,
    상기 선택적 에칭 공정은 복수의 사이클들을 포함하고, 각 사이클은,
    제1 에천트 가스를 사용하여 상기 반도체 구조물에 대해 제1 건식 에칭 공정을 수행하는 단계;
    상기 제1 에천트 가스와는 상이한 제2 에천트 가스를 사용하여 상기 반도체 구조물에 대해 제2 건식 에칭 공정을 수행하는 단계; 및
    상기 제1 건식 에칭 공정에서 형성된 중합체 층을 제거하기 위해 습식 세정 공정을 수행하는 단계
    를 포함하는 것인, 반도체 제조 방법.
  3. 제1 항에 있어서,
    상기 n형 에피택셜 S/D 피처의 제거된 부분은 상기 p형 에피택셜 S/D 피처의 제거된 부분의 두께의 1.5 내지 2.5 배인 것인, 반도체 제조 방법.
  4. 제1 항에 있어서,
    상기 n형 에피택셜 S/D 피처는 인으로 도핑된 실리콘을 포함하되 실리콘 게르마늄을 포함하지 않도록 형성되고, 상기 p형 에피택셜 S/D 피처는 실리콘 게르마늄을 포함하도록 형성된 것인, 반도체 제조 방법.
  5. 방법에 있어서,
    기판, 및 상기 기판 위의 제1 핀과 제2 핀을 갖는 반도체 구조물을 제공하는 단계;
    상기 제1 핀과 상기 제2 핀의 아랫부분들을 유지하면서 상기 제1 핀과 상기 제2 핀의 윗부분들을 제거하는 단계;
    상기 제1 핀과 상기 제2 핀의 아랫부분들 상에 제1 에피택셜 소스/드레인(S/D) 피처와 제2 에피택셜 소스/드레인(S/D) 피처를 성장시키는 단계 - 상기 제1 에피택셜 소스/드레인(S/D) 피처와 상기 제2 에피택셜 S/D 피처는 병합되어, 제어 가능한 병합 높이를 갖는 병합된 S/D 피처를 형성함 -;
    상기 병합된 S/D 피처 내에 리세스된 트렌치를 형성하는 단계; 및
    상기 병합된 S/D 피처와 전기적으로 접촉하는 S/D 콘택을 상기 리세스된 트렌치 내에 충전하는 단계
    를 포함하고,
    상기 병합된 S/D 피처는,
    상기 제1 핀과 상기 제2 핀의 아랫부분들 상에 성장된 제1 반도체 물질 층(L1);
    상기 L1 상에 성장된 제2 반도체 물질 층(L2-1); 및
    상기 L2-1 상에 성장된 제3 반도체 물질 층(L2-2)
    을 포함하고,
    상기 제1 핀 상의 상기 L1 및 상기 제2 핀 상의 상기 L1은 병합되지 않고, 상기 제1 핀 상의 상기 L2-1 및 상기 제2 핀 상의 상기 L2-1은 상기 제어 가능한 병합 높이에서 병합되고,
    상기 제어 가능한 병합 높이는 상기 L2-1을 형성하는 데 사용되는 실란(SiH4)과 디클로로 실란(DCS) 가스의 비율에 의존하는 것인, 방법.
  6. 제5 항에 있어서,
    상기 제1 핀과 상기 제2 핀의 남아있는 아랫부분들의 높이는 상기 제1 핀과 상기 제2 핀의 높이의 30 내지 40 %인 것인, 방법.
  7. 삭제
  8. 방법에 있어서,
    기판, 및 상기 기판 위의 제1 핀과 제2 핀을 갖는 반도체 구조물을 제공하는 단계;
    상기 제1 핀과 상기 제2 핀의 아랫부분들을 유지하면서 상기 제1 핀과 상기 제2 핀의 윗부분들을 제거하는 단계;
    상기 제1 핀과 상기 제2 핀의 아랫부분들 상에 제1 에피택셜 소스/드레인(S/D) 피처와 제2 에피택셜 소스/드레인(S/D) 피처를 성장시키는 단계 - 상기 제1 에피택셜 소스/드레인(S/D) 피처와 상기 제2 에피택셜 S/D 피처는 병합되어, 제어 가능한 병합 높이를 갖는 병합된 S/D 피처를 형성함 -;
    상기 병합된 S/D 피처 내에 리세스된 트렌치를 형성하는 단계; 및
    상기 병합된 S/D 피처와 전기적으로 접촉하는 S/D 콘택을 상기 리세스된 트렌치 내에 충전하는 단계
    를 포함하고,
    상기 리세스된 트렌치를 형성하는 단계는,
    중간 트렌치를 형성하기 위해 상기 병합된 S/D 피처를 에칭하는 단계;
    상기 중간 트렌치 내에 그리고 그 위에 실리콘 질화물 스페이서 피처를 성막하는 단계;
    상기 실리콘 질화물 스페이서 피처의 측벽 부분들을 유지하면서 이방성 에칭을 사용하여 상기 실리콘 질화물 스페이서 피처의 하부를 제거하는 단계; 및
    상기 중간 트렌치에서 상기 병합된 S/D 피처를 추가로 에칭함으로써, 상기 리세스된 트렌치를 형성하는 단계
    를 포함하는 것인, 방법.
  9. 반도체 디바이스에 있어서,
    기판;
    상기 기판으로부터 돌출해 있는 제1 핀, 제2 핀, 제3 핀, 및 제4 핀;
    상기 제1 핀과 상기 제2 핀 상에 배치된 n형 에피택셜 소스/드레인(S/D) 피처;
    상기 n형 에피택셜 S/D 피처의 콘택 리세스 상에 배치된 제1 S/D 콘택;
    상기 제3 핀과 상기 제4 핀 상에 배치된 p형 에피택셜 S/D 피처; 및
    상기 p형 에피택셜 S/D 피처의 콘택 리세스 상에 배치된 제2 S/D 콘택
    을 포함하고, 상기 제1 S/D 콘택의 바닥면은 상기 제2 S/D 콘택의 바닥면보다 낮고, 하부가 제거되고 측벽 부분이 잔존하는 실리콘 질화물 스페이서 피처가 상기 n형 에피택셜 S/D 피처의 상기 콘택 리세스 상에 배치되고, 하부와 측벽 부분이 잔존하는 실리콘 질화물 스페이서 피처가 상기 p형 에피택셜 S/D 피처의 상기 콘택 리세스 상에 배치된 것인, 반도체 디바이스.
  10. 제9 항에 있어서,
    상기 n형 에피택셜 S/D 피처는 인으로 도핑된 실리콘을 포함하되 실리콘 게르마늄을 포함하지 않으며, 상기 p형 에피택셜 S/D 피처는 실리콘 게르마늄을 포함하는 것인, 반도체 디바이스.
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