KR100416694B1 - 반도체소자의실리콘질화막습식식각방법 - Google Patents

반도체소자의실리콘질화막습식식각방법 Download PDF

Info

Publication number
KR100416694B1
KR100416694B1 KR1019950050935A KR19950050935A KR100416694B1 KR 100416694 B1 KR100416694 B1 KR 100416694B1 KR 1019950050935 A KR1019950050935 A KR 1019950050935A KR 19950050935 A KR19950050935 A KR 19950050935A KR 100416694 B1 KR100416694 B1 KR 100416694B1
Authority
KR
South Korea
Prior art keywords
nitride film
silicon nitride
solution
wet etching
etching
Prior art date
Application number
KR1019950050935A
Other languages
English (en)
Other versions
KR970049090A (ko
Inventor
김대희
정의삼
서원준
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019950050935A priority Critical patent/KR100416694B1/ko
Publication of KR970049090A publication Critical patent/KR970049090A/ko
Application granted granted Critical
Publication of KR100416694B1 publication Critical patent/KR100416694B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • CCHEMISTRY; METALLURGY
    • C09DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09KMATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K13/00Etching, surface-brightening or pickling compositions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02057Cleaning during device manufacture
    • H01L21/02068Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Weting (AREA)

Abstract

본 발명은 반도체 기술에 관한 것으로, 특히 실리콘 질화막(Si3N4) 습식식각 방법에 관한 것이며, 세정 공정 시 필요로 하는 순수의 양 및 세정시간을 절감할 수 있는 실리콘 질화막 습식식각 방법을 제공하는데 그 목적이 있다. 상기 목적을 달성하기 위한 본 발명은, 실리콘 질화막의 습식식각 방법에 있어서, CH3F, CF4및 SF6가스의 래디칼을 포함하는 래디칼 반응 용매를 사용하여 실리콘 질화막을 습식식각하는 것을 특징으로 하여 이루어진다.

Description

반도체 소자의 실리콘 질화막 습식식각 방법{A method for wet etching of Si3N4 in semiconductor device}
본 발명은 반도체 기술에 관한 것으로, 특히 실리콘 질화막(Si3N4) 습식식각 방법에 관한 것이다.
일반적으로, 실리콘 질화막을 제거하기 위해서는 건식식각(Dry Etch)법 또는 습식식각(Wet Etch)법을 사용하여 실리콘 질화막을 제거하고 있다.
습식식각법은 인산(Phosphoric Acid, H3PO4) 용액을 사용하고 있으며, 건식식각법은 CF4/CHF3/SF6등의 래디칼(Radical) 이온을 식각제(Etchant)로 사용하고 있다.
종래에는 주로 실리콘 질화막을 제거하기 위해서 인산용액을 사용하는 습식식각법을 사용하고 있는데, 이를 위해서는 공정시간을 단축시키고 인산의 유동성을높이기 위해 140 ~ 160℃ 정도의 고온에서 공정이 수행되어야 한다. 그러나, 이와 같은 고온 공정으로 인하여 인산용액이 중합되어 식각속도(Etch Rate)가 변화되므로, 이를 방지하기 위한 순수(Deionized Water)를 계속 공급 해주어야 하는 문제점을 유발시키고 있다. 그리고, 이와 같은 고온 공정은 웨이퍼에 결함(Damage)을 유발시키는 요인으로도 작용하고 있다.
또한, 인산용액 자체가 점성(Viscosity)이 매우 큰 용액(Chemical)이므로, 이를 세정하기 위해 다량의 순수가 필요하며 세정시간이 길어지는 문제점이 있고, 사용된 인산용액의 취급 및 배출은 안전과 환경문제에 있어서 큰 문제점으로 대두되고 있는 실정이다.
본 발명은 세정 공정 시 필요로 하는 순수의 양 및 세정시간을 절감할 수 있는 실리콘 질화막 습식식각 방법을 제공하는데 그 목적이 있다.
제 1 도는 본 발명의 일실시예에 따라 실리콘 질화막을 제거하기 위한 개념도를 도시한 도면.
상기 목적을 달성하기 위한 본 발명은, 실리콘 질화막의 습식식각 방법에 있어서, CH3F, CF4및 SF6가스의 래디칼을 포함하는 래디칼 반응 용매를 사용하여 실리콘 질화막을 습식식각하는 것을 특징으로 하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
제 1 도는 본 발명의 일실시예에 따라 실리콘 질화막을 제거하기 위한 개념도를 도시한 도면이다.
본 발명은, 제 1 도에 도시된 바와 같이 래디칼 반응 용매인 에틸에테르(Ethyl Ether, CH3CH2OCH2CH3) 및 육불화항(Sulfur Hexafluoride, SF6)을 담은 폴리머 재질의 용기(11)에 불화메탄(Fluoromethane, CH3F) 및 산화불탄소(Carbon Tetrafloride, CF4)를 주입하여 버블링에 의해 포화시키고, 자외선 조사로 래디칼을 생성하여 웨이퍼 상의 실리콘 질화막을 제거하는 것이다.
즉, 실리콘 질화막의 건식식각(Nitride Dry Etch) 시 식각에 사용되는 화학종인 CH3F, CF4, SF6가스들의 래디칼을 용액 내에 생성시켜 습식식각에 이용하는 것이다.
보다 구체적으로 설명하면, 에틸에테르는 용기(11)내에 생성된 CH3F, CF4, SF6가스들의 불안정한 래디칼을 계속 유지시켜 실리콘 질화막과의 반응에 계속 사용이 가능하게 용매역할을 해주게 되고, CH3F와 CF4는 용매에 기체를 버블링(Bubbling)시켜 사용하며, SF6은 일반적으로 액체상태(Liquid State)로 존재하므로 에틸에테르에 섞어 래디칼을 형성시킨다. 이때, 식각온도는 -20 ~ 20℃ 정도로 유지시켜 준다.
일반적으로, 래디칼의 연쇄반응(Chain Reaction)은 크게 세 가지 단계로 구분되는데, 첫번째 단계는 열(Heat), 자외선 조사(UV Irradiation) 및개시제(Radical Initiator)등을 사용하여 래디칼을 형성시키는 개시단계(Initiation Step)이고, 두 번째 단계는 생성된 래디칼이 다른 래디칼을 생성시키거나 주반응(Main Reaction)이 일어나는 전파단계(Propagation Step), 그리고 마지막으로 세번째 단계는 생성되었던 래디칼이 없어지면서 반응이 종결되는 종결단계(Termination Step)로 이루어져 있다.
CH3F, CF4및 SF6등은 내포하고 있는 불소 원자로 인하여 자외선(Ultra Violet)을 조사해주면 다음과 같이 쉽게 래디칼이 형성된다.
상기와 같은 반응은 래디칼의 연쇄반응 중 개시단계에 해당되며, 여기서 생성된 래디칼들이 실리콘 질화막과 반응하여 식각이 되고 세정 시 순수와 래디칼이 결합하여 반응이 종결된다.
한편, 일반적으로 순수는 래디칼과 순간적으로 반응하여 메탄(Methane, CH4), 불화수소(Hydrogen Fluoride, HF), 삼불화메탄(Trifluoromethane, CHF3), 오불화황화수소(Pentafluorohydrogen Sulfide, HSF5)등의 부산물을 생성하면서 반응이 종결되기 때문에 용매로는 순수대신 래디칼 반응의 용매로 널리 사용되고 있는 에릴 에테르를 사용하게 되는 것이다.
이와 같은, 에틸 에테르는 래디칼을 보존시켜 질화막이 식각되는 전파단계를 계속 유지시켜 주며 어는점(Melting Point)이 -116℃ 정도로 매우 낮기 때문에 실리콘 질화막의 식각공정을 낮은 온도에서 수행할 수 있게 된다.
또한, 인산용액과는 달리 에틸에테르는 간단한 증류법을 이용하여 매우 쉽게 순수한 에테르를 얻을 수 있는 장점이 있으며 끊는점(Boiling Point)이 34.6℃ 정도로 낮아서 용매를 제거하기가 매우 용이하다.
한편, CH3F 및 CF4는 상온에서 기체상태로 존재하므로 식각반응에 사용하기 위해서는 에틸에테르에 이들을 포화시켜야하고 포화방법은 용매에 기체를 버블링시켜 이들 화합물들을 용해시켜 사용한다.
이때 CH3F, CF4가스를 버블링시키는 단계의 공정온도는 -20 ~ 20℃ 로 유지하며, 도1에 도시된 바와같이 에틸에테르와 육불화황이 섞여있는 용기에 관을 통하여 CH3F, CF4가스를 불어넣어 주게 된다. 용기로 주입된 CH3F, CF4가스는 에틸에테르와 육불화황이 혼합된 용매에 포화될 때까지 녹게되며, 포화된 상태 이후에 주입된 CH3F, CF4가스는 기포가 되어 날라간다.
이와같이 CH3F, CF4가스를 포화시키는 공정은 -20 ~ 20℃ 사이의 온도에서 수행되므로 온도에 따라 포화상태의 농도가 다르게 된다. 즉, 20℃ 에서 포화상태에 이르렀을 때의 CH3F, CF4의 농도와 10℃에서 포화상태에 이르렀을 때의 CH3F,CF4의 농도가 달라진다. 이와 같이 본 발명에서는 용액에 녹아있는 불화메탄, 사불화탄소, 육불화황의 농도를 조절함으로써 실리콘 질화막의 식각률을 조절할 수 있다.
또한, SF6은 녹는점이 -50℃이기 때문에 상온에서 액체상태로 존재하므로 양을 조절하여 에틸에테르와 섞어주면 된다. 이때, 잘 섞이지 않은 부분이 존재하더라도 CH3F 및 CF4를 버블링 시키기 때문에 와류가 발생하여 오버플로우 용기(Overflow Bath)와 같은 형식이 되므로 용기 전체의 화합물들의 농도가 균일해진다.
상술한 바와 같은 식각용액이 준비된 용기(11)에 자외선을 조사하게 되면 래디칼들이 형성되어 실리콘 질화막이 식각되며 용액 내에서의 반응이기 때문에 습식식각의 특성을 나타내게 된다. 이때, 용기(11) 내에 순수를 첨가하기 전에는 래디칼들이 계속 존재하므로 용액은 부가적인 처리없이 계속 식각에 사용할 수 있다.
다음으로, 상기와 같은 방법의 실리콘 질화막 습식식각 후 세정과 건조 시 에틸에테르는 상온에서도 증발이 쉽게 되며, 생성된 부산물인 CH4, 삼불화메탄(Trifluoromethane, CHF3) 등은 상온에서 기체상태이므로 불순물로 웨이퍼에 남아있는 경우는 발생하지 않는다. 또한 식각의 부산물들도 염(鹽,Salt) 상태로 존재하기 때문에 순수에 쉽게 세정된다.
이렇듯, 본 발명은 실리콘 질화막 습식식각 시 상기 종래기술에서의 인산용액 대신에 건식식각 시 사용되던 CH3F, CF4및 SF6가스들의 래디칼을 용매 내에서 생성시켜 저온 또는 상온에서 실리콘 질화막 식각을 수행하는 방법이다.
상기와 같이 이루어지는 본 발명은 실리콘 질화막 습식식각 시 부식성 있는 인산을 고온에서 사용하고 있어 취급상 주의가 필요한 상기 종래기술에 비하여 래디칼 반응을 이용하기 때문에 래디칼이 생성되기 전에는 반응성이 거의 없는 화합물들이므로 취급이 용이하며, 인산과는 달리 점성이 없으므로 세정하기 위해 오랜 시간과 다량의 순수를 필요로 하지 않는다.
또한, 인산을 사용했을 때에는 공정이 고온에서 수행되는 이유 때문에 인산 자체가 중합되어 인산폴리머가 되는 것을 방지하기 위해 순수를 계속 공급해주어야 하고 이 때문에 식각률이 변화하게 되지만 래디칼 반응은 상온에서 수행되는 동시에 순수의 공급이 필요 없으며 연쇄반응에 의해 식각이 일어나기 때문에 식각률이 변화되지 않는다.
그리고, 인산을 사용했을 때에는 웨이퍼에서 인산이 완전히 제거될 때까지 식각을 계속하지만 래디칼을 이용하면 식각을 정지시키기 위해서 순수만 가해주면 순간적으로 식각이 정지되므로 식각층의 조절이 매우 용이해진다.
또한, 인산을 사용하는 상기 종래기술에서는 식각률이 ~4OÅ/min으로 고정되어 있어 식각률의 조절이 불가능한데 반하여 본 발명은 용액에 녹아있는 불화메탄, 사불화탄소, 육불화황의 농도를 조절함으로써 실리콘 질화막의 식각률을 조절할 수 있다.
또한, 인산을 식각제로 사용할 경우에는 용기와 공급체계의 재질이 가격이 매우 고가인 특수한 재질의 폴리머를 사용하여야 하지만 래디칼 반응을 이용하는 용기에서는 유기용매(예: 에테르)에 녹지 않는 일반적인 폴리머를 사용할 수 있게 되므로 사용장비의 원가가 절감될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 세정 공정 시 필요로 하는 순수의 양 및 세정시간을 절감할 수 있는 효과가 있으며, 이에 따라 소자의 수율 향상의 효과가 있다.

Claims (3)

  1. 실리콘 질화막의 습식식각 방법에 있어서,
    에틸에테르 및 SF6가 석여있는 용액에 CH3F, CF4가스를 불어넣어 상기 용액에 CH3F, CF4가스를 포화시키는 단계;
    상기 CH3F, CF4가스가 포화된 용액에 자외선을 조사하여 라디컬을 생성시키는 단계; 및
    상기 용액내에서 웨이퍼 상의 질화막을 식각하는 단계
    를 포함하는 실리콘 질화막의 습식식각 방법.
  2. 제 1 항에 있어서,
    상기 실리콘 질화막 습식식각 시 반응 온도는 -20 ~ 20℃인 것을 특징으로 하는 반도체 소자의 실리콘 질화막 습식식각 방법.
  3. 제 1 항에 있어서,
    상기 실리콘 질화막을 습식식각한 후 순수에서 세정하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 실리콘 질화막 습식식각 방법.
KR1019950050935A 1995-12-16 1995-12-16 반도체소자의실리콘질화막습식식각방법 KR100416694B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950050935A KR100416694B1 (ko) 1995-12-16 1995-12-16 반도체소자의실리콘질화막습식식각방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950050935A KR100416694B1 (ko) 1995-12-16 1995-12-16 반도체소자의실리콘질화막습식식각방법

Publications (2)

Publication Number Publication Date
KR970049090A KR970049090A (ko) 1997-07-29
KR100416694B1 true KR100416694B1 (ko) 2004-05-27

Family

ID=37319093

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950050935A KR100416694B1 (ko) 1995-12-16 1995-12-16 반도체소자의실리콘질화막습식식각방법

Country Status (1)

Country Link
KR (1) KR100416694B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200026723A (ko) * 2018-08-31 2020-03-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 에피택셜 소스/드레인 구조물 및 방법
US11222951B2 (en) 2018-08-31 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial source/drain structure and method

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63257229A (ja) * 1987-04-14 1988-10-25 Nec Corp 半導体装置の製造方法
JPH01216577A (ja) * 1988-02-24 1989-08-30 Ricoh Co Ltd 半導体装置の製造方法
JPH03259528A (ja) * 1990-03-09 1991-11-19 Matsushita Electron Corp 半導体装置の製造方法
JPH04144171A (ja) * 1990-10-05 1992-05-18 Canon Inc 半導体装置の製造方法
JPH04148567A (ja) * 1990-10-12 1992-05-21 Seiko Epson Corp 半導体装置の製造方法
KR0135357B1 (en) * 1992-12-28 1998-04-25 Toshiba Corp Etching method of silicon-nitride film

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63257229A (ja) * 1987-04-14 1988-10-25 Nec Corp 半導体装置の製造方法
JPH01216577A (ja) * 1988-02-24 1989-08-30 Ricoh Co Ltd 半導体装置の製造方法
JPH03259528A (ja) * 1990-03-09 1991-11-19 Matsushita Electron Corp 半導体装置の製造方法
JPH04144171A (ja) * 1990-10-05 1992-05-18 Canon Inc 半導体装置の製造方法
JPH04148567A (ja) * 1990-10-12 1992-05-21 Seiko Epson Corp 半導体装置の製造方法
KR0135357B1 (en) * 1992-12-28 1998-04-25 Toshiba Corp Etching method of silicon-nitride film

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200026723A (ko) * 2018-08-31 2020-03-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 에피택셜 소스/드레인 구조물 및 방법
KR102279471B1 (ko) * 2018-08-31 2021-07-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 에피택셜 소스/드레인 구조물 및 방법
US11222951B2 (en) 2018-08-31 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial source/drain structure and method
US11784222B2 (en) 2018-08-31 2023-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial source/drain structure and method

Also Published As

Publication number Publication date
KR970049090A (ko) 1997-07-29

Similar Documents

Publication Publication Date Title
KR930002679B1 (ko) 제조중에 반도체 장치의 물질 위의 유기막을 위한 애싱(ashing)방법
KR0137841B1 (ko) 식각잔류물 제거방법
KR940022731A (ko) 반도체 장치의 제조장치 및 방법
KR100209698B1 (ko) 유기 반사방지막 식각방법
KR0172779B1 (ko) 감광막 제거 방법
JPS59100539A (ja) 半導体装置の製造方法
JPH0950040A (ja) プラズマエッチング方法及び液晶表示パネルの製造方法
KR100194789B1 (ko) 반도체 소자의 폴리머 제거 방법
KR100232664B1 (ko) 반도체장치의 제조방법 및 반도체 제조장치
KR100416694B1 (ko) 반도체소자의실리콘질화막습식식각방법
JPS63308920A (ja) 有機物質表面の改質方法
KR20040065154A (ko) 반도체 제조장치용 클리닝가스 및 이 가스를 사용한클리닝방법
CA2319018C (en) Process for ashing organic materials from substrates
RU2419175C2 (ru) Способ обработки подложек в жидкостном травителе
KR100252212B1 (ko) 반도체장치 제조용 질화규소막의 식각조성물과이를 이용한 식각방법 및 그에 의하여 제조되는 반도체장치
KR100373459B1 (ko) 광전화학방법을 사용한 SiC산화와 식각 공정
KR19990008631A (ko) 반도체 소자의 세정방법
US7268082B2 (en) Highly selective nitride etching employing surface mediated uniform reactive layer films
KR100528266B1 (ko) 건식에칭후측벽잔류물제거용용액및제거방법
JPS63217629A (ja) アツシング方法および装置
KR960015161B1 (ko) 유기물질세정액
KR100196523B1 (ko) 반도체 소자 제조방법
KR19980055736A (ko) 반도체 장치의 감광막 제거 방법
JPS6151036B2 (ko)
JPH04242920A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101224

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee