JPS63257229A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63257229A JPS63257229A JP9221887A JP9221887A JPS63257229A JP S63257229 A JPS63257229 A JP S63257229A JP 9221887 A JP9221887 A JP 9221887A JP 9221887 A JP9221887 A JP 9221887A JP S63257229 A JPS63257229 A JP S63257229A
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Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にエツチング
工程の改良に関するものである。
工程の改良に関するものである。
ウェーハプロセスの最終工程に、水分からＩＣを守る為
にパッシベーション膜を成長し、ボンディング配線用の
パッド穴を形成する工程がある。
にパッシベーション膜を成長し、ボンディング配線用の
パッド穴を形成する工程がある。
従来このパッシベーション膜はリンガラス膜のみであっ
たので、パッド穴形成用のエツチングは、フッ酸液によ
るウェットエツチングで行なわれていた。近来、ＩＣの
耐湿性の向上の為、パッシベーション膜として、リンガ
ラス膜と窒化シリコン膜の複合膜や窒化シリコン膜のみ
が使われるようになってきている。
たので、パッド穴形成用のエツチングは、フッ酸液によ
るウェットエツチングで行なわれていた。近来、ＩＣの
耐湿性の向上の為、パッシベーション膜として、リンガ
ラス膜と窒化シリコン膜の複合膜や窒化シリコン膜のみ
が使われるようになってきている。
この窒化シリコン膜をエツチングする方法として、例え
ばＣＦ４ガスに０２ガスを添加したプラズマエツチング
法がある。ＣＦ４に０２を１０％程度添加した条件が窒
化シリコン膜のエッチレートのピークがあり、又ホトレ
ジストとの選択比が高いという事で通常使われている。
ばＣＦ４ガスに０２ガスを添加したプラズマエツチング
法がある。ＣＦ４に０２を１０％程度添加した条件が窒
化シリコン膜のエッチレートのピークがあり、又ホトレ
ジストとの選択比が高いという事で通常使われている。
第４図（ａ）〜（ｆ＞を用いて従来のリンガラス膜と窒
化シリコン膜の２層構造又は窒化シリコンのみのパッシ
ベーション膜にＣＦ４と０２のガスを用いてボンディン
グパッド穴を形成する方法を説明する。
化シリコン膜の２層構造又は窒化シリコンのみのパッシ
ベーション膜にＣＦ４と０２のガスを用いてボンディン
グパッド穴を形成する方法を説明する。
まず、第４図（ａ）に示すように、シリコン基板１上の
シリコン酸化膜２の上に形成されたアルミニウム３をエ
ツチングしてアルミニウムのボンディングパッド部を形
成する。次に、第４図（ｂ）に示すように、パッシベー
ション膜として第１層目にリンガラス膜４．その上に窒
化シリコン膜５を形成する。次に、第４図（Ｃ）に示す
ようにホトレジストを塗布し、リソグラフィー法により
ボンディングパッド穴形成の為のホトレジストパターン
６を形成する。次に、第４図（ｄ）に示すように、ホト
レジストパターン６をマスクにして窒化シリコン膜をＣ
Ｆ４に０２を２０％以下の割合で混合したガスでドライ
エツチングする。
シリコン酸化膜２の上に形成されたアルミニウム３をエ
ツチングしてアルミニウムのボンディングパッド部を形
成する。次に、第４図（ｂ）に示すように、パッシベー
ション膜として第１層目にリンガラス膜４．その上に窒
化シリコン膜５を形成する。次に、第４図（Ｃ）に示す
ようにホトレジストを塗布し、リソグラフィー法により
ボンディングパッド穴形成の為のホトレジストパターン
６を形成する。次に、第４図（ｄ）に示すように、ホト
レジストパターン６をマスクにして窒化シリコン膜をＣ
Ｆ４に０２を２０％以下の割合で混合したガスでドライ
エツチングする。
しかしこの条件下では図示されているようにデポジショ
ン７が発生しやすかった。次に、第４図（ｅ）に示すよ
うに、フッ酸液によりリンガラス膜をエツチングするの
であるがデポジションが原因でリンガラス膜はエツチン
グされず、最終的に第４図（ｆ）に示すような抜は不良
となる。
ン７が発生しやすかった。次に、第４図（ｅ）に示すよ
うに、フッ酸液によりリンガラス膜をエツチングするの
であるがデポジションが原因でリンガラス膜はエツチン
グされず、最終的に第４図（ｆ）に示すような抜は不良
となる。
しかし、上述した従来の条件では、エツチング時にデポ
ジションが発生しやすく、例えばリンガラス膜と窒化シ
リコン膜の２層構造の場合、窒化シリコン膜のドライエ
ツチング後にリンガラス膜をウェットエツチングするわ
けであるが、そのデポジションがウェットエツチングの
マスクとなり、リンガラス膜がエツチングされない場合
が発生するという欠点があった。
ジションが発生しやすく、例えばリンガラス膜と窒化シ
リコン膜の２層構造の場合、窒化シリコン膜のドライエ
ツチング後にリンガラス膜をウェットエツチングするわ
けであるが、そのデポジションがウェットエツチングの
マスクとなり、リンガラス膜がエツチングされない場合
が発生するという欠点があった。
本発明の目的は、ボンディングパッド穴の形成のなめ、
窒化シリコン膜をＣＦ４とｏ２ガスでドライエツチング
する工程で、エツチング時に発生するデポジションの発
生を低減し、ボンディングパッド穴の抜は不良を低減で
きる半導体装置の製造方法を提供することにある。
窒化シリコン膜をＣＦ４とｏ２ガスでドライエツチング
する工程で、エツチング時に発生するデポジションの発
生を低減し、ボンディングパッド穴の抜は不良を低減で
きる半導体装置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、リンガラス膜と窒化
シリコン膜の２層構造又は窒化シリコン膜のみのパッシ
ベーション膜にＣＦ４と０２のガスを用いてボンディン
グパッド穴を形成するドライエツチング工程において、
０２のガス流量をトータル流量の４０％以上にする事を
特徴として構成される。
シリコン膜の２層構造又は窒化シリコン膜のみのパッシ
ベーション膜にＣＦ４と０２のガスを用いてボンディン
グパッド穴を形成するドライエツチング工程において、
０２のガス流量をトータル流量の４０％以上にする事を
特徴として構成される。
次に、本発明の作用について説明する。第２図はＣＦ４
と０２ガスを使用するドライエツチングにおいて、０□
の流量比０２／ＣＦ４＋０２とボンディングパッド抜は
不良率の関係を示す図である。第２図からＣＦ４に少な
くとも４０％以上０２を混合するとボンディングパッド
抜は不良が発生しないことが明らかであり、本発明はこ
の事実に基きなされたものである。
と０２ガスを使用するドライエツチングにおいて、０□
の流量比０２／ＣＦ４＋０２とボンディングパッド抜は
不良率の関係を示す図である。第２図からＣＦ４に少な
くとも４０％以上０２を混合するとボンディングパッド
抜は不良が発生しないことが明らかであり、本発明はこ
の事実に基きなされたものである。
次に、本発明の実施例について図面を参照して説明する
。第１図（ａ）〜（ｆ）は本発明の一実施例を説明する
ために工程順に示した素子のボンディングパッド部分の
断面図である。
。第１図（ａ）〜（ｆ）は本発明の一実施例を説明する
ために工程順に示した素子のボンディングパッド部分の
断面図である。
まず、第１図（ａ）に示すように、シリコン基板１上の
シリコン酸化膜の上に形成されたアルミニウムをエツチ
ングする事によりアルミニウム３のボンディングパッド
部を形成する。
シリコン酸化膜の上に形成されたアルミニウムをエツチ
ングする事によりアルミニウム３のボンディングパッド
部を形成する。
次に、第１図（ｂ）に示すように、パッシベーション膜
として、第１層目にリンガラス膜４、その上に窒化シリ
コン膜５を成長する。
として、第１層目にリンガラス膜４、その上に窒化シリ
コン膜５を成長する。
次に、第１（］（ｃ）に示すように、ホトレジストを塗
布し、リソグラフィー法により、ボンディングパッド穴
形成の為のホトレジストパターン６を形成する。
布し、リソグラフィー法により、ボンディングパッド穴
形成の為のホトレジストパターン６を形成する。
次に、第１図（ｄ）に示すように、第１図（ｃ）で形成
したホトレジストパターンをマスクに窒化シリコン膜を
ＣＦ４と０２ガスでドライエツチングする。この場合０
２の混合量を４０％以上にする。このとき窒化シリコン
のデポジションは発生しない。
したホトレジストパターンをマスクに窒化シリコン膜を
ＣＦ４と０２ガスでドライエツチングする。この場合０
２の混合量を４０％以上にする。このとき窒化シリコン
のデポジションは発生しない。
次に、第１図（ｅ）に示すように、フッ酸液によりリン
ガラス膜をウェットエツチングし、アルミニウム３の表
面を露出させる。
ガラス膜をウェットエツチングし、アルミニウム３の表
面を露出させる。
次に、第１図（ｆ）に示すように、ホトレジスト膜を例
えば０２プラズマで剥離を行う。
えば０２プラズマで剥離を行う。
以上示した第１の実施例によりボンディングパッド抜は
不良のない半導体装置が形成できる。
不良のない半導体装置が形成できる。
第４図は本発明の他の実施例により形成された半導体装
置のボンディングパッド部の断面図でバッシベーション
膜が窒化シリコン膜のみの場合であり、ＣＦ４に０２を
５０％混合したガスでエツチングを行った後の断面図で
ある。デポジションもなく良好にエツチングされている
。一方、第５図は比較例の断面図で０２を１０％混合し
たガスでエツチングを行った後のものである。デポジシ
ョンが発生しており、窒化シリコンが完全にはエツチン
グされていない。
置のボンディングパッド部の断面図でバッシベーション
膜が窒化シリコン膜のみの場合であり、ＣＦ４に０２を
５０％混合したガスでエツチングを行った後の断面図で
ある。デポジションもなく良好にエツチングされている
。一方、第５図は比較例の断面図で０２を１０％混合し
たガスでエツチングを行った後のものである。デポジシ
ョンが発生しており、窒化シリコンが完全にはエツチン
グされていない。
以上説明したように、ボンディングパッド六の形成のた
め、窒化シリコン膜をＣＦ４と０２ガスでドライエツチ
ングする工程において、ＣＦ４に少くとも４０％以上の
０２を混合する事により、デポジションの発生を低減し
、ボンディングパッド六の抜は不良を低減するという効
果がある。
め、窒化シリコン膜をＣＦ４と０２ガスでドライエツチ
ングする工程において、ＣＦ４に少くとも４０％以上の
０２を混合する事により、デポジションの発生を低減し
、ボンディングパッド六の抜は不良を低減するという効
果がある。
第１図（ａ）〜（ｆ）は本発明の一実施例を説明するな
めに工程順に示した半導体素子のボンディングパッド部
の断面図、第２図はＣＦ４とＯ２のガスを使用するドラ
イエツチングにおいて、０２の流量比とボンディングパ
ッド抜は不良率の関係を示す図、第３図は本発明の他の
実施例により形成された半導体素子のエツチング後の断
面図５．第４図（ａ）〜（ｆ）は従来の方法を説明する
ために工程順に示した半導体素子のボンディングパッド
部の断面図、第５図は本発明の他の実施例（第３図）の
比較例により形成された半導体素子のエツチング後の断
面図である。 １・・・シリコン基板、２・・・シリコン酸化膜、３・
・・アルミニウム、４・・・リンガラス膜、５・・・窒
化シリコン膜、６・・・ホトレジストパターン、７・・
・デポジション。 代理人 弁理士 内 原 晋、′□゛（。 ＣＣ） （％］ 茅 ２ 閏 ＣＣ） “′ 竿４ 図
めに工程順に示した半導体素子のボンディングパッド部
の断面図、第２図はＣＦ４とＯ２のガスを使用するドラ
イエツチングにおいて、０２の流量比とボンディングパ
ッド抜は不良率の関係を示す図、第３図は本発明の他の
実施例により形成された半導体素子のエツチング後の断
面図５．第４図（ａ）〜（ｆ）は従来の方法を説明する
ために工程順に示した半導体素子のボンディングパッド
部の断面図、第５図は本発明の他の実施例（第３図）の
比較例により形成された半導体素子のエツチング後の断
面図である。 １・・・シリコン基板、２・・・シリコン酸化膜、３・
・・アルミニウム、４・・・リンガラス膜、５・・・窒
化シリコン膜、６・・・ホトレジストパターン、７・・
・デポジション。 代理人 弁理士 内 原 晋、′□゛（。 ＣＣ） （％］ 茅 ２ 閏 ＣＣ） “′ 竿４ 図
Claims (1)
- リンガラス膜と窒化シリコン膜の２層構造又は窒化シ
リコン膜のみのパッシベーション膜にＣＦ＿４とＯ＿２
のガスを用いてボンディングパッド穴を形成するドライ
エッチング工程において、Ｏ＿２のガス流量をトータル
流量の４０％以上にする事を特長とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9221887A JPS63257229A (ja) | 1987-04-14 | 1987-04-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9221887A JPS63257229A (ja) | 1987-04-14 | 1987-04-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63257229A true JPS63257229A (ja) | 1988-10-25 |
Family
ID=14048303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9221887A Pending JPS63257229A (ja) | 1987-04-14 | 1987-04-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63257229A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1069604A3 (de) * | 1999-07-15 | 2001-09-19 | SEZ Semiconductor-Equipment Zubehör für die Halbleiterfertigung AG | Verfahren zum Ätzen von Schichten auf einem Halbleitersubstrat |
| KR100416694B1 (ko) * | 1995-12-16 | 2004-05-27 | 주식회사 하이닉스반도체 | 반도체소자의실리콘질화막습식식각방법 |
-
1987
- 1987-04-14 JP JP9221887A patent/JPS63257229A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100416694B1 (ko) * | 1995-12-16 | 2004-05-27 | 주식회사 하이닉스반도체 | 반도체소자의실리콘질화막습식식각방법 |
| EP1069604A3 (de) * | 1999-07-15 | 2001-09-19 | SEZ Semiconductor-Equipment Zubehör für die Halbleiterfertigung AG | Verfahren zum Ätzen von Schichten auf einem Halbleitersubstrat |
| SG99313A1 (en) * | 1999-07-15 | 2003-10-27 | Sez Semiconduct Equip Zubehoer | Process for treating semiconductor substrates |
| KR100717359B1 (ko) * | 1999-07-15 | 2007-05-10 | 세즈 아게 | 반도체기판 처리방법 |
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