JPH10199864A - 反射防止膜のエッチング方法 - Google Patents

反射防止膜のエッチング方法

Info

Publication number
JPH10199864A
JPH10199864A JP9304023A JP30402397A JPH10199864A JP H10199864 A JPH10199864 A JP H10199864A JP 9304023 A JP9304023 A JP 9304023A JP 30402397 A JP30402397 A JP 30402397A JP H10199864 A JPH10199864 A JP H10199864A
Authority
JP
Japan
Prior art keywords
etching
photoresist
film
gas
organic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9304023A
Other languages
English (en)
Inventor
Im Myeong-Ho
ミョン・ホ・イム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
LG Semicon Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Semicon Co Ltd filed Critical LG Semicon Co Ltd
Publication of JPH10199864A publication Critical patent/JPH10199864A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • H01L21/31138Etching organic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • H01L21/0276Photolithographic processes using an anti-reflective coating

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Drying Of Semiconductors (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)

Abstract

(57)【要約】 【課題】 被エッチング層のエッチング時にマスクに用
いられるフォトレジストの厚さを確保するのに適した反
射防止膜のエッチング方法を提供する。 【解決手段】 被エッチング層上に反射防止膜を形成
し、その上にフォトレジストを塗布した後にそのフォト
レジストをパターニングし、そのパターニングされたフ
ォトレジストをマスクに用いO2ガスとSO2ガスとを混
合したプラズマを使用して反射防止膜をエッチングす
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体素子の製造
方法に係り、特に反射防止膜(ARC)のエッチング方
法に関する。
【0002】
【従来の技術】素子の集積度が増加するに伴い、それぞ
れの要素の大きさが比例して小さくならざるを得ない。
従来の線幅は、1M級では0.8μm、64M級では
0.35μm、256M級では0.25μm、そして1
G級では0.18μmに小さくなっている。これによ
り、パターニングのための露光方法も、従来のi−ライ
ンからDUV(深紫外線)の露光方法に転換されてい
る。さらに、1G級以上ではX-ray露光方法が採択
されると予想される。
【0003】一般に、有機反射防止膜は、下記のように
AP構造(Aromatic Polysulfone Structure)を有する。 即ち、反射防止膜を構成する構成物が上記のようなAP
構造を有する場合に、DUVマイクロリソグラフィーに
対して有用な反射防止膜として使われる。一般に、BA
RC(bottom anti-reflective cccoating)は有機成分
と無機成分とに区分され、有機成分のARCはフォトレ
ジストのようなC、H、Oなどの成分を有し粘度の高い
特性がある。そして、無機成分のARCはSiO2 系ま
たはカーボン(C)系が主成分である。
【0004】以下、従来の反射防止膜のエッチング方法
を添付図面に基づいて説明する。図1は、従来の有機反
射防止膜のエッチング方法を示す工程図である。まず、
図1(a)に示すように、半導体基板1上に選択的にエ
ッチングしようとする被エッチング層2が形成され、そ
の2上に有機反射防止膜3を形成する。そして、有機反
射防止膜3上にフォトレジスト4を塗布した後、露光及
び現像工程でフォトレジスト4をパターニングする。
【0005】次いで、図1(b)に示すように、O2
ラズマにN2またはFを含む化合物ガスのN2、CH
3、CF4、C26 などのガスを添加して、ダウンス
トリーム状のエッチング、または反応性イオンエッチン
グ(RIE)、またはMERIEなどの装備でエッチン
グ工程を行う。このとき、添加されたガスによりフォト
レジスト4の下部の有機反射防止膜3の両側面にはCN
X、CHFX、CFX などのポリマー4aが形成される。
同時にフォトレジスト4の露出されている部分が全体的
に削り取られ、損失部が生じて予定の大きさより小さく
なる。特にフォトレジスト4の上側の部分が大きく削り
取られ、三角形状になる。ここで、削り取られたフォト
レジスト4の厚さを“b”、フォトレジスト4による有
効マスクの厚さを“a”とすると、a/bの値は非常に
小さくなる。反射防止膜3の損失は、その上側にあるa
の部分が小さくなるほど大きくなる。したがって、a/
bはできる限り大きくすることが望ましい。
【0006】次いで、図1(c)に示すように、フォト
レジスト4を除去した後、有機反射防止膜3をマスクに
用いて被エッチング層2を選択的に除去すると、従来の
技術による工程が完了される。
【0007】
【発明が解決しようとする課題】このような従来の反射
防止膜のエッチング方法は、a/bの値が非常に小さく
なるので、それに伴ってフォトレジストの有効マスクの
厚さが比例的に小さくなり、反射防止膜の損失が大きく
なり、被エッチング層のエッチング時のマスキングの役
割が不良となる。本発明は、上記の問題点を解決するた
めのもので、反射防止膜のエッチング時にマスクに用い
られるフォトレジストの厚さを確保するようにした反射
防止膜のエッチング方法を提供することにその目的があ
る。
【0008】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の反射防止膜のエッチング方法は、被エッチ
ング層上に反射防止膜を形成し、反射防止膜上にフォト
レジストを塗布した後にそのフォトレジストをパターニ
ングする。さらに、そのパターニングされたフォトレジ
ストをマスクに用いO2ガスとSO2ガスとを混合したプ
ラズマを使用して反射防止膜をエッチングすることを特
徴とする。
【0009】
【発明の実施の形態】以下、本発明実施形態の反射防止
膜のエッチング方法を添付図面に基づき説明する。ま
ず、本実施形態の反射防止膜のエッチング方法では、有
機反射防止膜のエッチング時に、被エッチング層をマス
キングするフォトレジストの有効厚をできるだけ確保す
るために、O2にSO2ガスを添加した。
【0010】本実施形態の反射防止膜のエッチング方法
を図2に基づき説明する。図2(a)に示すように、半
導体基板21上に形成された絶縁層22上にエッチング
しようとする被エッチング層23を形成する。その上に
有機反射防止膜24を形成した後、その上にフォトレジ
スト25を塗布し、その後前記フォトレジスト25を露
光及び現像工程を介してパターニングする。ここで、有
機反射防止膜24はフォトレジスト25より薄い厚さと
し、AP構造を有する。
【0011】そして、図2(b)に示すように、パター
ニングされたフォトレジスト25をマスクに用いてその
下の有機反射防止膜24をエッチングする。このとき、
エッチングに使われるガスとしてはO2にSO2ガスを混
合したガスを使用し、有機反射防止膜24とフォトレジ
スト25のエッチング率はほぼ1:1である。このよう
にO2+SO2ガスを使用して有機反射防止膜24をエッ
チングすると、フォトレジスト25の上部が削り落ちる
量を最小にすることができる。これはSO2 ガスがフォ
トレジスト25のエッチングを阻止するからである。
【0012】パターニングされたフォトレジスト25を
マスクにし、O2ガスとSO2ガスとを含んだ混合ガスの
プラズマを利用して有機反射防止膜24をエッチングす
るとき、O2 ガスはフォトレジスト25と有機反射防止
膜24をエッチングする機能を果たすが、SO2 ガスは
フォトレジスト25と有機反射防止膜24をエッチング
する機能とともに、フォトレジスト25のエロージョン
を防止する機能を果たす。また、SO2 ガスは、フォト
レジスト25及び有機反射防止膜24の炭素成分と結合
してCS2 化合物を形成する。この化合物がエッチング
される有機反射防止膜24の側壁及びフォトレジスト2
5の側壁に付着して、有機反射防止膜24及びフォトレ
ジスト25の側面がエッチングされるのを保護するパッ
シベーションの役割をする。ここで、エロージョンと
は、有機反射防止膜のエッチング時に、マスク機能をす
るフォトレジストパターンのエッジ部分などが他の部分
より浸食される現象をいう。通常このエロージョンによ
って適切なフォトレジストのパターンの大きさを維持し
難くなる。
【0013】有機反射防止膜24のエッチング時にO2
ガスはフォトレジスト25及び有機反射防止膜24と反
応してCOまたはCO2ガスとなり、SO2ガスはフォト
レジスト25及び有機反射防止膜24と反応してCS2
となり、そのCS2は蒸気圧力が低いため、排出されな
いでフォトレジストパターン及び有機反射防止膜の側面
に残って、側面のエッチングを防止するパッシベーショ
ンの機能を果たす。結果的に、フォトレジスト25の損
失(“b”)が少ないというのは、その下部の有機反射
防止膜24をエッチングする際にマスクに用いられるフ
ォトレジストの有効厚(“a”)を最大限で確保できる
ということを意味する。
【0014】ここで、前述した有機反射防止膜24をエ
ッチングする工程条件は下記の通りである。前記O2
びSO2ガスのそれぞれの流量は5〜50sccmの範
囲とする。そして、エッチングに応ずる上部のソースパ
ワーは350〜450Wの範囲とし、下部のソースパワ
ーは100〜300Wの範囲とする。また、エッチング
に応ずる圧力は3〜10mTの範囲とする。この際、工
程に応ずる最適の条件は、O2の流量を5〜15scc
mとし、SO2 の流量を10〜30sccmの範囲とす
る。そして上部のソースパワーは450W、下部のソー
スパワーは250W、圧力は5mTとする。このような
工程条件により、有機反射防止膜24をエッチングした
とき、マスクに使われるフォトレジスト25の損失の厚
さ“b”と、有効マスクの厚さ“a”との比、つまりa
/b≒1.2となる。
【0015】次いで、図2(c)はエッチングされた有
機反射防止膜24をマスクに用いてその下部の被エッチ
ング層23をエッチングした状態を示す工程断面図であ
る。図2(b)及び図2(c)に示すように、フォトレ
ジスト25による有効マスクの厚さを最大限で確保でき
るので、有機反射防止膜24の損失が無く、被エッチン
グ層23のエッチング時に正確にパターンを形成するこ
とができる。
【0016】次いで、図3は本実施形態と従来の技術に
よるCD損失とa/b値をグラフで比較して示したもの
である。即ち、従来の有機反射防止膜をエッチングする
ためのエッチングガスとしてO2 プラズマを使った場
合、またはO2+N2プラズマを使った場合の従来の技術
と、本実施形態のO2+SO2プラズマを使った場合を比
較したものである。図3に示すように、本実施形態のO
2+SO2プラズマを利用して有機反射防止膜をエッチン
グすると、フォトレジストの損失を少なくして、マスキ
ングの有効の厚さの比(a/b)の値をほぼ1.2程度
に大きくすることができるとともに、CD損失も最小化
することができるのが分かる。
【0017】
【発明の効果】上述したように、本発明の反射防止膜の
エッチング方法は、有機反射防止膜のエッチング時、O
2ガスとSO2ガスとを混合したガスを使用するので、マ
スクに使われるフォトレジストの損失を最小にすること
ができ、正確なパターンの形成が可能であって、下部の
層をより一層正確にエッチングすることができる。
【図面の簡単な説明】
【図1】 従来の反射防止膜のエッチング方法を示す工
程断面図。
【図2】 本発明実施形態の反射防止膜のエッチング方
法を示す工程断面図。
【図3】 本実施形態と従来の技術のCDを比較したグ
ラフ。
【符号の説明】
21 半導体基板 22 絶縁
層 23 被エッチング層 24 反射
防止膜 25 フォトレジスト

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 有機反射防止膜のエッチングにおいて、 被エッチング層上に反射防止膜を形成する工程と、 前記反射防止膜上にフォトレジストを塗布した後にその
    フォトレジストをパターニングする工程と、 そのパターニングされたフォトレジストをマスクに用
    い、O2ガスとSO2ガスとを混合したプラズマを使用し
    て前記反射防止膜をエッチングする工程と、を備えるこ
    とを特徴とする反射防止膜のエッチング方法。
  2. 【請求項2】 基板上に被エッチング層を形成する工程
    と、 前記被エッチング層上に有機反射防止膜を形成する工程
    と、 前記有機反射防止膜上にフォトレジストパターンを形成
    する工程と、 有機反射防止膜をエッチングする第1ガスと、前記フォ
    トレジストパターンのエロージョンを防止する第2ガス
    とを含んだガスをプラズマとして使用して、前記有機反
    射防止膜をエッチングする工程と、を備えることを特徴
    とする反射防止膜のエッチング方法。
  3. 【請求項3】 前記第1ガスはO2ガス、第2ガスはS
    2ガスを含むことを特徴とする請求項2に記載の反射
    防止膜のエッチング方法。
  4. 【請求項4】 基板上に第1有機膜を形成する工程と、 前記第1有機膜上に第2有機膜を形成する工程と、 前記第1及び第2有機膜をエッチングする第1ガスと、
    前記第2有機膜パターンのエロージョンを防止し前記第
    1及び第2有機膜をエッチングする第2ガスを含んだガ
    スをプラズマとして使用して第1有機膜をエッチングす
    る工程と、を備えることを特徴とする反射防止膜のエッ
    チング方法。
JP9304023A 1996-12-27 1997-11-06 反射防止膜のエッチング方法 Pending JPH10199864A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR73498/1996 1996-12-27
KR1019960073498A KR100232187B1 (ko) 1996-12-27 1996-12-27 반사방지막 식각방법

Publications (1)

Publication Number Publication Date
JPH10199864A true JPH10199864A (ja) 1998-07-31

Family

ID=19491366

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9304023A Pending JPH10199864A (ja) 1996-12-27 1997-11-06 反射防止膜のエッチング方法

Country Status (3)

Country Link
US (1) US6080678A (ja)
JP (1) JPH10199864A (ja)
KR (1) KR100232187B1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0903777A1 (en) * 1997-01-21 1999-03-24 Matsushita Electric Industrial Co., Ltd. Pattern forming method
US6340557B1 (en) 1998-04-08 2002-01-22 Matsushita Electric Industrial Co., Ltd. Pattern formation method
JP2004087896A (ja) * 2002-08-28 2004-03-18 Matsushita Electric Ind Co Ltd パターン形成方法
KR100539962B1 (ko) * 2003-07-03 2005-12-28 매그나칩 반도체 유한회사 포토레지스트 트리밍 공정을 이용한 반도체 소자의 제조방법
JP2018200925A (ja) * 2017-05-25 2018-12-20 東京エレクトロン株式会社 エッチング方法およびエッチング装置

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020003126A1 (en) * 1999-04-13 2002-01-10 Ajay Kumar Method of etching silicon nitride
KR100557980B1 (ko) * 1999-10-20 2006-03-07 주식회사 하이닉스반도체 포토 레지스트 레슨방법
WO2002029879A1 (de) * 2000-10-04 2002-04-11 Infineon Technologies Ag Verfahren zum ätzen von organischen antireflexionsschichten
US6737222B2 (en) 2000-11-21 2004-05-18 Advanced Micro Devices, Inc. Dual damascene process utilizing a bi-layer imaging layer
US6617257B2 (en) 2001-03-30 2003-09-09 Lam Research Corporation Method of plasma etching organic antireflective coating
US6630407B2 (en) 2001-03-30 2003-10-07 Lam Research Corporation Plasma etching of organic antireflective coating
US6541360B1 (en) * 2001-04-30 2003-04-01 Advanced Micro Devices, Inc. Bi-layer trim etch process to form integrated circuit gate structures
US6534418B1 (en) 2001-04-30 2003-03-18 Advanced Micro Devices, Inc. Use of silicon containing imaging layer to define sub-resolution gate structures
US6753266B1 (en) 2001-04-30 2004-06-22 Advanced Micro Devices, Inc. Method of enhancing gate patterning properties with reflective hard mask
KR100415088B1 (ko) 2001-10-15 2004-01-13 주식회사 하이닉스반도체 반도체장치의 제조방법
DE10156865A1 (de) * 2001-11-20 2003-05-28 Infineon Technologies Ag Verfahren zum Ausbilden einer Struktur in einem Halbleitersubstrat
US6548423B1 (en) 2002-01-16 2003-04-15 Advanced Micro Devices, Inc. Multilayer anti-reflective coating process for integrated circuit fabrication
US6551938B1 (en) 2002-01-25 2003-04-22 Taiwon Semiconductor Manufacturing Company N2/H2 chemistry for dry development in top surface imaging technology
US6649532B1 (en) * 2002-05-09 2003-11-18 Applied Materials Inc. Methods for etching an organic anti-reflective coating
US6743726B2 (en) * 2002-07-11 2004-06-01 Promos Technologies, Inc. Method for etching a trench through an anti-reflective coating
KR100494147B1 (ko) * 2002-10-08 2005-06-13 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
TWI258635B (en) * 2002-11-27 2006-07-21 Tokyo Ohka Kogyo Co Ltd Undercoating material for wiring, embedded material, and wiring formation method
US6720256B1 (en) 2002-12-04 2004-04-13 Taiwan Semiconductor Manufacturing Company Method of dual damascene patterning
JP4594235B2 (ja) * 2002-12-23 2010-12-08 東京エレクトロン株式会社 Arc層をエッチングする方法
US7344991B2 (en) * 2002-12-23 2008-03-18 Tokyo Electron Limited Method and apparatus for multilayer photoresist dry development
US6780782B1 (en) * 2003-02-04 2004-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Bi-level resist structure and fabrication method for contact holes on semiconductor substrates
US8048325B2 (en) * 2003-03-31 2011-11-01 Tokyo Electron Limited Method and apparatus for multilayer photoresist dry development
US7361588B2 (en) * 2005-04-04 2008-04-22 Advanced Micro Devices, Inc. Etch process for CD reduction of arc material
US7538026B1 (en) 2005-04-04 2009-05-26 Advanced Micro Devices, Inc. Multilayer low reflectivity hard mask and process therefor
US8367303B2 (en) * 2006-07-14 2013-02-05 Micron Technology, Inc. Semiconductor device fabrication and dry develop process suitable for critical dimension tunability and profile control
US20090042399A1 (en) * 2007-08-08 2009-02-12 Brian Ashley Smith Method for Dry Develop of Trilayer Photoresist Patterns
US8476168B2 (en) 2011-01-26 2013-07-02 International Business Machines Corporation Non-conformal hardmask deposition for through silicon etch
US9105587B2 (en) 2012-11-08 2015-08-11 Micron Technology, Inc. Methods of forming semiconductor structures with sulfur dioxide etch chemistries
US10541146B2 (en) * 2017-04-26 2020-01-21 Tokyo Electron Limited Method of cyclic plasma etching of organic film using sulfur-based chemistry

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE68923247T2 (de) * 1988-11-04 1995-10-26 Fujitsu Ltd Verfahren zum Erzeugen eines Fotolackmusters.
FR2673763A1 (fr) * 1991-03-06 1992-09-11 Centre Nat Rech Scient Procede de gravure anisotrope des polymeres par plasma.
JPH05217883A (ja) * 1992-02-03 1993-08-27 Mitsubishi Electric Corp 多層レジストのエッチング方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0903777A1 (en) * 1997-01-21 1999-03-24 Matsushita Electric Industrial Co., Ltd. Pattern forming method
EP0903777A4 (en) * 1997-01-21 2005-09-14 Matsushita Electric Ind Co Ltd CONFIGURATION FORMATION METHOD
US6340557B1 (en) 1998-04-08 2002-01-22 Matsushita Electric Industrial Co., Ltd. Pattern formation method
JP2004087896A (ja) * 2002-08-28 2004-03-18 Matsushita Electric Ind Co Ltd パターン形成方法
KR100539962B1 (ko) * 2003-07-03 2005-12-28 매그나칩 반도체 유한회사 포토레지스트 트리밍 공정을 이용한 반도체 소자의 제조방법
JP2018200925A (ja) * 2017-05-25 2018-12-20 東京エレクトロン株式会社 エッチング方法およびエッチング装置

Also Published As

Publication number Publication date
KR19980054350A (ko) 1998-09-25
KR100232187B1 (ko) 1999-12-01
US6080678A (en) 2000-06-27

Similar Documents

Publication Publication Date Title
JPH10199864A (ja) 反射防止膜のエッチング方法
KR100293975B1 (ko) 건식 에칭 방법 및 건식 에칭 방법을 이용한 반도체 장치의 제조방법
KR19980026718A (ko) 유기 반사방지막(arc) 식각방법
US5342481A (en) Dry etching method
US6989219B2 (en) Hardmask/barrier layer for dry etching chrome films and improving post develop resist profiles on photomasks
US8409457B2 (en) Methods of forming a photoresist-comprising pattern on a substrate
US20050006340A1 (en) Method for preventing formation of photoresist scum
US20040152329A1 (en) Method for manufacturing semiconductor electronic devices
US20080001295A1 (en) Method for reducing defects after a metal etching in semiconductor devices
JP2005268321A (ja) 半導体装置の製造方法
JP2760426B2 (ja) レジスト膜のドライエツチング方法
US20050266356A1 (en) Method of forming pattern for semiconductor device
KR100202183B1 (ko) 반도체장치의 접촉 홀 형성방법
KR100209709B1 (ko) 반도체 소자의 콘택 형성방법
JPH05267246A (ja) 半導体装置の製造方法
JPH053181A (ja) ドライエツチング方法
JP2001110776A (ja) プラズマエッチング方法
KR100510616B1 (ko) 반도체 제조 공정에서의 barc 패터닝 및 식각 방법
JPH07135198A (ja) エッチング方法
JPS6354726A (ja) レジスト膜のエツチング方法
KR980011969A (ko) 반도체소자의 제조방법
KR20060011021A (ko) 반도체 소자의 제조 방법
KR20020046478A (ko) 하부반사방지막의 식각 방법
KR20040039776A (ko) 반도체소자의 게이트전극 형성방법
KR20030096669A (ko) 반도체 메모리 장치의 게이트 제조방법