KR100539962B1 - 포토레지스트 트리밍 공정을 이용한 반도체 소자의 제조방법 - Google Patents

포토레지스트 트리밍 공정을 이용한 반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 포토레지스트 트리밍 공정을 이용한 High Tech.(0.1㎛이하급) 반도체 소자의 제조 방법에 관한 것으로, 소정의 막 상부에 포토레지스트 물질로 제1 식각 방지막으로 형성하고, 그 상부에 식각 선택비가 다른 물질로 제2 식각 방지막을 상대적으로 얇게 형성하고, 그 상부에 얇은 두께의 포토레지스트 패턴을 형성하여 적층 구조의 식각 마스크를 형성함으로써, 식각 대상 막의 패터닝 특성을 향상시키고 식각 공정이 완료된 후에 제2 식각 방지막이 잔류되는 것을 방지하면서 보다 용이하게 High Tech.급 게이트를 형성할 수 있는 반도체 소자의 제조 방법이 개시된다.

Description

포토레지스트 트리밍 공정을 이용한 반도체 소자의 제조 방법{Method of manufacturing a semiconductor device using photoresist trimming process}
본 발명은 포토레지스트 트리밍 공정을 이용한 반도체 소자의 제조 방법에 관한 것으로, 특히 식각 대상 막의 패터닝 특성 및 게이트 식각을 용이하게 할 수 있는 반도체 소자의 식각 방법에 관한 것이다.
반도체 기판 상에 소정의 막을 형성한 후에는, 포토레지스트 패턴과 같은 식각 마스크를 형성한 후, 이를 이용한 포토레지스트 트리밍 공정을 진행하고, 소정의 막을 패터닝한다. 이때, 포토레지스트 트리밍 공정을 진행하면 포토레지스트 패턴의 두께가 얇아지고, 소정의 막과 식각 마스크 사이의 식각 선택비에 따라 패터닝 식각 공정 시 식각 마스크도 함께 식각되어 그 두께가 작아져 소정의 막을 목표 패턴으로 형성할 수 없는 문제점이 발생된다. 도면을 참조하여 그 예를 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래 기술에 따른 포토레지스트 트리밍 공정을 이용한 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 소자 분리막(도시되지 않음)을 형성하거나 통상의 공정이 진행된 반도체 기판(101) 상에 소정의 막(103)을 형성한다. 이때, 소정의 막(102)은 트랜지스터의 게이트를 형성하기 위한 폴리실리콘층이 될 수 있다. 이 경우에는, 소정의 막(103)을 형성하기 전에, 게이트 절연막(102)을 먼저 형성한다. 이이서, 막(103) 상부에는 막(103)의 식각 마스크로써 포토레지스트 패턴(104)을 형성한다.
도 1b를 참조하면, High Tech.(0.1㎛이하급)의 게이트를 형성하기 위해 포토레지스트 트리밍(Photoresist trimming) 공정으로 포토레지스트 패턴(104)의 폭을 감소시킨다.
일반적으로, 포토레지스트 패턴(104)의 두께는 하부의 식각 대상 막(103)의 두께와 식각 선택비에 따라 결정된다. 예를 들면, 포토레지스트 패턴(104)을 3800Å의 두께로 형성하고 하부 막(예를 들면, 폴리실리콘층; 103)과의 식각 선택비를 1:1 정도로 유지하면 패터닝의 위한 식각 공정이 가능하다. 하지만, 디자인 룰이 0.1um 이하가 되면, 포토 장비의 해상도 한계로 인하여 패터닝을 위한 식각 공정이 불가능해진다. 따라서, 포토레지스트 트리밍 공정은 이러한 포토 장비의 해상도 한계를 극복하기 위하여 실시하며, 이로써, 포토레지스트 패턴(104)의 폭을 보다 더 좁힐 수 있지만 그 반대 급부로 포토레지스트 패턴(104)의 두께도 식각되어 얇아지게 된다.
도 1c를 참조하면, 폭과 두께가 얇아진 포토레지스트 패턴(104)을 식각 마스크로 이용해 하부 막(103)을 식각하여 패터닝하면, 포토레지스트 패턴(104)과 하부 막(103)의 식각 선택비에 의해 포토레지스트 패턴(104)도 식각되어, 식각 공정이 진행될수록 포토레지스트 패턴(104)의 두께가 점점 작아져 식각 방지막 역할을 수행하지 못하게 되어, 하부 막(103)의 패터닝 모양이 이상하게 나타나거나 심한 경우에는 하부 막(103)까지 제거되는 경우가 발생할 수 있다.
도 1d를 참조하면, 패터닝을 위한 식각 공정이 완료되면 포토레지스트 패턴(도 1c의 104)을 제거한다.
상기에서와 같이, 포토 장비의 해상도 한계를 극복하고 식각 대상 막의 패터닝 폭을 보다 더 좁히기 위하여 포토레지스트 트리밍 공정을 실시하면, 포토레지스트 패턴의 폭은 좁힐 수 있다. 하지만, 포토레지스트 패턴이 식각 방지막의 역할을 정상적으로 수행하지 못하기 때문에 하부 막의 패터닝 특성이 저하되는 문제점이 발생된다.
이를 방지하기 위하여, 하드 마스크를 식각 마스크로 사용하는 포토레지스트트리밍 공정의 경우에는, 후속 공정인 실리사이드층을 형성하기 전에 하드 마스크를 완전히 제거해야 하는데, 하드 마스크를 완전히 제거하기가 쉽지 않은 문제점이 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 소정의 막 상부에 포토레지스트 물질을 제1 식각 방지막으로 형성하고, 그 상부에 식각 선택비가 다른 물질로 제2 식각 방지막을 상대적으로 얇게 증착하고, 그 상부에 제1 식각 방지막과 동일한 포토레지스트 물질을 얇게 형성하여 패터닝하는 마스크 적층 구조로 형성함으로써, 식각 대상 막의 패터닝 특성을 향상시키고 식각 공정이 완료된 후에 제2 식각 마스크가 잔류되는 것을 방지하면서 보다 용이하게 식각 마스크를 제거할 수 있는 반도체 소자의 식각 방법을 제공하는데 그 목적이 있다.
본 발명의 실시예에 따른 포토레지스트 트리밍 공정을 이용한 반도체 소자의 제조 방법은 소정의 막이 형성된 반도체 기판이 제공되는 단계와, 소정의 막 상에 제1 식각 방지막을 형성하는 단계와, 제1 식각 방지막 상에 제1 식각 방지막과는 식각 선택비가 다르면서 보다 얇은 두께로 제2 식각 방지막을 형성하는 단계와, 제2 및 제1 식각 방지막을 패터닝하는 단계, 및 소정의 막을 패터닝하는 단계를 포함한다.
상기에서, 제1 식각 방지막은 포토레지스트를 3000Å 내지 8000Å의 두께로 형성하며, 제2 식각 방지막은 저온 산화막을 100Å 내지 150Å의 두께로 증착한다. 이때, 저온 산화막은 상온 내지 100℃의 온도에서 SiH4/N2O 가스를 사용하여 형성할 수 있다.
제2 및 제1 식각 방지막을 패터닝하는 단계는, 제2 식각 방지막 상에 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 트리밍 공정으로 포토레지스트 패턴의 폭을 줄이는 단계와, 제2 및 제1 식각 방지막을 패터닝하는 단계, 및 포토레지스트 패턴을 제거하는 단계를 포함한다. 여기서, 포토레지스트 트리밍 공정은 HBr/O2 가스를 사용하여, 10mTorr 내지 30mTorr의 압력에서 300W 내지 700W의 탑파워(Top power)와 20W 내지 80W의 바텀 파워(Bottom power)로 실시할 수 있다.
한편, 제2 식각 마스크는 CHF3/CF4/C2F6/Ar 가스를 사용하며, 20mTorr 내지 40mTorr의 압력에서 1500W 내지 2500W의 탑파워와 200W 내지 400W의 바텀 파워를 인가한 상태에서 패터닝하며, 제1 식각 마스크는 O2/N2 가스나 HBr/O2 가스를 사용하며, 5mTorr 내지 15mTorr의 압력에서 300W 내지 700W의 탑파워와 200W 내지 400W의 바텀 파워를 인가한 상태에서 패터닝할 수 있다.
또한, 제2 식각 마스크는 막을 패터닝하는 공정 단계 중 자연 산화막을 제거하는 단계에서 CF4/C2F6 가스에 의해 함께 제거할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2e는 본원 발명의 실시예에 따른 포토레지스트 트리밍 공정을 이용한 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.
도 2a를 참조하면, 소자 분리막(도시되지 않음)을 형성하거나 통상의 공정이 진행된 반도체 기판(201) 상에 소정의 막(203)을 형성한다. 여기서, 소정의 막(202)은 트랜지스터의 게이트를 형성하기 위한 폴리실리콘층이 될 수 있다. 이 경우에는, 소정의 막(203)을 형성하기 전에, 게이트 절연막(202)을 먼저 형성한다. 이때, 게이트 절연막(202)은 20 내지 50Å의 두께로 형성하고, 폴리실리콘층은 약 2500Å의 두께로 형성할 수 있다.
이이서, 막(203) 상부에는 제1 및 제2 식각 방지막(204 및 205)을 순차적으로 형성한다. 이때, 제2 식각 방지막(205)은 제1 식각 방지막(204)과 식각 선택비가 높기 때문에 얇은 두께로 형성한다. 구체적으로 예를 들면, 제1 식각 방지막(204)을 포토레지스트로 형성하고, 제2 식각 방지막(205)을 저온 산화막(Low Temperature Oxide Film)으로 형성할 수 있다. 이때, 제1 식각 방지막(204)을 포토레지스트로 형성할 경우 3000Å 내지 8000Å의 두께로 형성하고, 제2 식각 방지막(205)은 저온 산화막으로 형성할 경우 100Å 내지 150Å의 두께로 형성하는 것이 바람직하다. 한편, 저온 산화막은 상온 내지 100℃의 온도에서 SiH4/N2O 가스를 사용하여 형성할 수 있다. 이로써, 제1 식각 방지막(205) 상부에 식각 선택비가 매우 높으면서 제1 식각 방지막(205)보다 두께가 얇은 제2 식각 방지막(205)이 형성된다.
이후, 식각 마스크(204 및 205) 상부에는 식각 마스크(204 및 205)를 패터닝하기 위한 포토레지스트 패턴(206)을 형성한다. 이때, 포토레지스트 패턴(206)은 도1a의 포토레지스트 패턴(104)의 두께와는 달리 제2 식각 방지막(205)를 식각할 수 있을 정도의 두께만 필요하기 때문에 약 1000Å이하의 두께로 형성하는 것이 가능하고, 얇아진 두께로 인해 패트닝 특성이 향상되어진다.
도 2b를 참조하면, 막(203)의 패터닝 폭을 줄이기 위하여 포토레지스트 트리밍(Photoresist trimming) 공정으로 먼저 포토레지스트 패턴(206)의 폭을 감소시키고, 그 감소된 포토레지스트 패턴(206)으로 하부의 식각 마스크(204 및 205)를 식각한다.
포토레지스트 트리밍 공정은 HBr/O2 가스를 사용하여 실시하며, 10mTorr 내지 30mTorr의 압력에서 300W 내지 700W의 탑파워(Top power)와 20W 내지 80W의 바텀 파워(Bottom power)로 실시하는 것이 바람직하다.
도 2c를 참조하면, 포토레지스트 패턴(도 2b의 206)을 식각 마스크로 이용한 식각 공정으로 제2 및 제1 식각 방지막(205 및 204)을 패터닝한다.
이때, 제2 식각 마스크(205)의 패터닝 공정은 CHF3/CF4/C2F6/Ar 가스를 사용하여 실시하며, 20mTorr 내지 40mTorr의 압력에서 1500W 내지 2500W의 탑파워와 200W 내지 400W의 바텀 파워로 실시하는 것이 바람직하다. 제1 식각 마스크(204)의 두께가 포토레지스트 패턴(206)의 두께보다 매우 높기 때문에 제1 식각 마스크(204)를 패터닝하면 포토레지스트 패턴(206)은 자연히 제거되고, 제2 식각 방지막은 식각 선택비가 매우 높기 때문에(200:1 이상) 그 모양을 유지하여 제1 및 제2 식각 방지막(204 및 205)의 적층 구조로 이루어진 식각 마스크가 형성된다.
도 2d를 참조하면, 식각 마스크(204 및 205)를 이용한 식각 공정으로 하부 막(203)을 식각하여 패터닝한다.
한편, 제2 식각 방지막(도 2c의 205)은 하부 막을 패터닝하는 공정 단계 중 자연 산화막을 제거하는 단계에서 함께 제거하여, 제2 식각 방지막(도 2c의 205)을 제거하기 위한 공정 단계가 추가되는 것을 방지할 수도 있다. 이렇게, 자연 산화막과 제2 식각 방지막(도 2c의 205)은 CF4/C2F6 가스를 사용하여 함께 제거할 수 있다.
도 2e를 참조하면, 패터닝을 위한 식각 공정이 완료되면 제1 식각 방지막(도 2d의 204)을 제거한다. 이로써, 하부 막(203)이 원하는 패턴으로 패터닝된다.
상술한 바와 같이, 본 발명은 제1 식각 방지막 상부에 식각 선택비가 다른 물질로 제2 식각 방지막을 상대적으로 얇게 형성하여 식각 마스크를 적층 구조로 형성함으로써, 식각 대상 막의 패터닝 특성을 향상시키고 식각 공정이 완료된 후에 제2 식각 마스크가 잔류되는 것을 방지하면서 보다 용이하게 식각 마스크를 제거할 수 있다. 이를 통해, 본원발명은 포토레지스트 트리밍 공정을 사용한 High Tech. 게이트 형성을 위한 식각 공정의 마진을 확보할 수 있을 뿐만 아니라, 실리사이드층 형성 공정과 같은 후속 공정의 신뢰성을 향상시킬 수 있다.
도 1a 내지 도 1d는 종래 기술에 따른 포토레지스트 트리밍 공정을 이용한 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.
도 2a 내지 도 2e는 본원 발명의 실시예에 따른 포토레지스트 트리밍 공정을 이용한 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 201 : 반도체 기판 102, 202 : 게이트 절연막
103, 203 : 하부 막 104, 206 : 포토레지스트 패턴
204 : 제1 식각 방지막, 포토레지스트 물질
205 : 제2 식각 방지막, 저온 산화막

Claims (9)

  1. 소정의 막이 형성된 반도체 기판이 제공되는 단계;
    상기 소정의 막 상에 제1 식각 방지막을 형성하는 단계;
    상기 제1 식각 방지막 상에 상기 제1 식각 방지막과는 식각 선택비가 다르면서 보다 얇은 두께로 제2 식각 방지막을 형성하는 단계;
    상기 제2 식각 방지막 상에 포토레지스트 패턴을 형성한 다음, 포토레지스트 트리밍 공정으로 상기 포토레지스트 패턴의 폭을 줄이는 단계;
    상기 폭이 줄어든 포토레지스트 패턴을 마스크로 상기 제2 , 제1 식각 방지막 및 상기 소정의 막을 패터닝하는 단계;
    상기 포토레지스트 패턴, 제2 및 제1 식각 방지막을 제거하는 단계;
    를 포함하는 포토레지스트 트리밍 공정을 이용한 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1 식각 방지막은 포토레지스트를 3000Å 내지 8000Å의 두께로 증착하여 형성하는 것을 특징으로 하는 포토레지스트 트리밍 공정을 이용한 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제2 식각 방지막은 저온 산화막을 100Å 내지 150Å의 두께로 증착하여 형성하는 것을 특징으로 하는 포토레지스트 트리밍 공정을 이용한 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 저온 산화막은 상온 내지 100℃의 온도에서 SiH4/N2O 가스를 사용하여 형성하는 것을 특징으로 하는 포토레지스트 트리밍 공정을 이용한 반도체 소자의 제조 방법.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 포토레지스트 트리밍 공정은 HBr/O2 가스를 사용하여, 10mTorr 내지 30mTorr의 압력에서 300W 내지 700W의 탑파워(Top power)와 20W 내지 80W의 바텀 파워(Bottom power)로 실시하는 것을 특징으로 하는 포토레지스트 트리밍 공정을 이용한 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제2 식각 마스크는 CHF3/CF4/C2F6/Ar 가스를 사용하며, 20mTorr 내지 40mTorr의 압력에서 1500W 내지 2500W의 탑파워와 200W 내지 400W의 바텀 파워를 인가한 상태에서 패터닝하는 것을 특징으로 하는 포토레지스트 트리밍 공정을 이용한 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 제1 식각 마스크는 O2/N2 가스나 HBr/O2 가스를 사용하며, 5mTorr 내지 15mTorr의 압력에서 300W 내지 700W의 탑파워와 200W 내지 400W의 바텀 파워를 인가한 상태에서 패터닝하는 것을 특징으로 하는 포토레지스트 트리밍 공정을 이용한 반도체 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 제2 식각 마스크는 상기 막을 패터닝하는 공정 단계 중 자연 산화막을 제거하는 단계에서 CF4/C2F6 가스에 의해 함께 제거되는 것을 특징으로 하는 포토레지스트 트리밍 공정을 이용한 반도체 소자의 제조 방법.
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10199864A (ja) * 1996-12-27 1998-07-31 Lg Semicon Co Ltd 反射防止膜のエッチング方法
JP2001265011A (ja) * 2000-03-17 2001-09-28 Sanyo Electric Co Ltd 半導体装置の製造方法
US6368982B1 (en) * 2000-11-15 2002-04-09 Advanced Micro Devices, Inc. Pattern reduction by trimming a plurality of layers of different handmask materials
KR20020069175A (ko) * 2001-02-23 2002-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 제작방법
KR100363340B1 (ko) * 1993-05-20 2003-02-19 가부시끼가이샤 히다치 세이사꾸쇼 플라즈마처리방법
JP2003151963A (ja) * 2001-11-16 2003-05-23 Matsushita Electric Ind Co Ltd ドライエッチング方法および装置
KR20040021596A (ko) * 2001-03-28 2004-03-10 어드밴스드 마이크로 디바이시즈, 인코포레이티드 서브-리소그래픽 포토레지스트 피처 형성 프로세스
KR20040087051A (ko) * 2003-04-04 2004-10-13 주식회사 하이닉스반도체 미세 패턴 형성이 가능한 반도체 장치 제조 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100363340B1 (ko) * 1993-05-20 2003-02-19 가부시끼가이샤 히다치 세이사꾸쇼 플라즈마처리방법
JPH10199864A (ja) * 1996-12-27 1998-07-31 Lg Semicon Co Ltd 反射防止膜のエッチング方法
JP2001265011A (ja) * 2000-03-17 2001-09-28 Sanyo Electric Co Ltd 半導体装置の製造方法
US6368982B1 (en) * 2000-11-15 2002-04-09 Advanced Micro Devices, Inc. Pattern reduction by trimming a plurality of layers of different handmask materials
KR20020069175A (ko) * 2001-02-23 2002-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 제작방법
KR20040021596A (ko) * 2001-03-28 2004-03-10 어드밴스드 마이크로 디바이시즈, 인코포레이티드 서브-리소그래픽 포토레지스트 피처 형성 프로세스
JP2003151963A (ja) * 2001-11-16 2003-05-23 Matsushita Electric Ind Co Ltd ドライエッチング方法および装置
KR20040087051A (ko) * 2003-04-04 2004-10-13 주식회사 하이닉스반도체 미세 패턴 형성이 가능한 반도체 장치 제조 방법

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