JPH04148567A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04148567A JPH04148567A JP27362190A JP27362190A JPH04148567A JP H04148567 A JPH04148567 A JP H04148567A JP 27362190 A JP27362190 A JP 27362190A JP 27362190 A JP27362190 A JP 27362190A JP H04148567 A JPH04148567 A JP H04148567A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置の製造方法、特にエミッタ不純物
層の少なくとも一部分が素子分ＭＭと接している構造（
以下、ウォールドエミッタ構造という。）の縦型バイポ
ーラトランジスタを有する半導体装置における、素子分
離膜下部の不純物層の製造方法に関する。
層の少なくとも一部分が素子分ＭＭと接している構造（
以下、ウォールドエミッタ構造という。）の縦型バイポ
ーラトランジスタを有する半導体装置における、素子分
離膜下部の不純物層の製造方法に関する。
［従来の技術］
第２図にウォールドエミッタ構造縦型バイポーラトラン
ジスタの構造断面図を示す。
ジスタの構造断面図を示す。
半導体基板１内に形成された、ウォールドエミッタ構造
縦型バイポーラトランジスタにおいては、素子分離膜２
の端部において、横方向拡散によって広がった濃度の薄
いベース不純物層３とエミッタ不純物層４が重なってい
るため、エミッタ不純物層４とコレクタ不純物層５間の
パンチスルー耐圧が低下してしまうという問題点があり
、それを防ぐ方法として、素子分離膜２の端部にあらか
じめ、ベース不純物層３と同一導電型で、ベース不純物
層３より高濃度の不純物層６を形成しておく方法がある
。但し、この不純物層６をチャンネルストッパ７と同一
の不純物層で形成すると、チャンネルストッパ７は寄生
トランジスタの形成を阻止するために高温度の不純物層
であるため、エミッタ不純物層４とベース不純物層３の
接合の逆方向ブレークダウン耐圧やエミッタ不純物層４
とコレクタ不純物層５の接合の逆方向ブレークダウン耐
圧を低下させてしまう。そこで、ウォールドエミッタ構
造縦型バイポーラトランジスタにおける素子分離膜２の
端部の不純物層６はチャンネルストッパ７よりも低濃度
になっている。
縦型バイポーラトランジスタにおいては、素子分離膜２
の端部において、横方向拡散によって広がった濃度の薄
いベース不純物層３とエミッタ不純物層４が重なってい
るため、エミッタ不純物層４とコレクタ不純物層５間の
パンチスルー耐圧が低下してしまうという問題点があり
、それを防ぐ方法として、素子分離膜２の端部にあらか
じめ、ベース不純物層３と同一導電型で、ベース不純物
層３より高濃度の不純物層６を形成しておく方法がある
。但し、この不純物層６をチャンネルストッパ７と同一
の不純物層で形成すると、チャンネルストッパ７は寄生
トランジスタの形成を阻止するために高温度の不純物層
であるため、エミッタ不純物層４とベース不純物層３の
接合の逆方向ブレークダウン耐圧やエミッタ不純物層４
とコレクタ不純物層５の接合の逆方向ブレークダウン耐
圧を低下させてしまう。そこで、ウォールドエミッタ構
造縦型バイポーラトランジスタにおける素子分離膜２の
端部の不純物層６はチャンネルストッパ７よりも低濃度
になっている。
べ−ス不純物層３．エミツタ不純物層４．コレクタ電位
引き出し用不純物層８各層には層間絶縁膜９を通して引
出し電極１０が接続されており、半導体装置表面には表
面保護膜１１が形成されている。
引き出し用不純物層８各層には層間絶縁膜９を通して引
出し電極１０が接続されており、半導体装置表面には表
面保護膜１１が形成されている。
第３図（ａ）〜（ｅ）に、ウォールドエミッタ構造縦型
バイポーラトランジスタの素子分離膜下部の不純物層の
、従来の製造方法を示す。
バイポーラトランジスタの素子分離膜下部の不純物層の
、従来の製造方法を示す。
まず、縦型バイポーラトランジスタのコレクタ不純物層
５を形成した半導体基板１上にシリコン酸化膜１２．シ
リコン窒化膜１３を形成し、該シリコン窒化膜１３上に
フォトリソ法によりフォトレジスト膜を形成し、該レジ
スト膜をマスクとして該シリコン窒化膜１３をエツチン
グする。この状態を第３図（ａ）に示す。
５を形成した半導体基板１上にシリコン酸化膜１２．シ
リコン窒化膜１３を形成し、該シリコン窒化膜１３上に
フォトリソ法によりフォトレジスト膜を形成し、該レジ
スト膜をマスクとして該シリコン窒化膜１３をエツチン
グする。この状態を第３図（ａ）に示す。
次に、新たにフォトレジスト膜１４を形成し、該フォト
レジスト膜１４及び該シリコン窒化膜１３をマスクとし
て、開口部のシリコン基板内にチャンネルストッパ この状態を第３図（ｂ）に示す。
レジスト膜１４及び該シリコン窒化膜１３をマスクとし
て、開口部のシリコン基板内にチャンネルストッパ この状態を第３図（ｂ）に示す。
次に、フォトレジスト膜を除去後、熱酸化を行い素子分
離膜２を形成する。このとき、シリコン窒化膜の端部の
下にも、いわゆる、バーズビークと呼ばれるシリコン酸
化膜が形成される。この状態を第３図（ｃ）に示す。
離膜２を形成する。このとき、シリコン窒化膜の端部の
下にも、いわゆる、バーズビークと呼ばれるシリコン酸
化膜が形成される。この状態を第３図（ｃ）に示す。
次に、新たにフォトレジスト膜１４を形成し、バーズビ
ーク上に露出しているシリコン窒化膜１３を除去する。
ーク上に露出しているシリコン窒化膜１３を除去する。
この状態を第３図（ｄ）に示す。
次に、該シリコン窒化膜１３及び素子分離膜２の厚い部
分をマスクとして、イオン打ち込み法により、バーズビ
ークの下部に、エミッタ不純物層とコレクタ不純物層間
のパンチスルー耐圧低下防止のための不純物層６を形成
する。この状態を第３図（ｅ）に示す。
分をマスクとして、イオン打ち込み法により、バーズビ
ークの下部に、エミッタ不純物層とコレクタ不純物層間
のパンチスルー耐圧低下防止のための不純物層６を形成
する。この状態を第３図（ｅ）に示す。
従来は、上記のような方法で、素子分離膜下部に、異な
る濃度の２種類の不純物層を形成していた。
る濃度の２種類の不純物層を形成していた。
［発明が解決しようとする課１！］
しかし従来の方法では、素子分離膜下部に異なる濃度の
２種類の不純物層を形成するためのフォトリソグラフ工
程が増えるために、コストが増大するという問題や、マ
スクの合わせ余裕を必要とするために素子の微細化・高
集積化が阻害されるという問題や、マスクの合わせズレ
によって、ベース不純物層とパンチスルー耐圧低下防止
のための不純物層が接続しないという問題や、パンチス
ルー耐圧低下防止のための不純物層が能動素子領域に入
り込み、エミッタ不純物層下のベース不純物層の濃度を
高くして電流増幅率を低下させるという問題等が発生す
る。
２種類の不純物層を形成するためのフォトリソグラフ工
程が増えるために、コストが増大するという問題や、マ
スクの合わせ余裕を必要とするために素子の微細化・高
集積化が阻害されるという問題や、マスクの合わせズレ
によって、ベース不純物層とパンチスルー耐圧低下防止
のための不純物層が接続しないという問題や、パンチス
ルー耐圧低下防止のための不純物層が能動素子領域に入
り込み、エミッタ不純物層下のベース不純物層の濃度を
高くして電流増幅率を低下させるという問題等が発生す
る。
そこで、本発明はこれらのような課題を解決しようとす
るもので、その目的とするところは、つオールドエミッ
タ構造縦型バイポーラトランジスタを有する半導体装置
において、素子分離膜下部に異なる濃度の２種類の不純
物層を形成する工程におけるフォトリソグラフ工程を減
らすことにより、コストを低減し、またマスクの合わせ
余裕が不要となるため素子の微細化・高集積化を可能と
し、また電流増幅率などが変化しない安定した素子特性
を可能とした半導体装置の製造方法を提供するところに
ある。
るもので、その目的とするところは、つオールドエミッ
タ構造縦型バイポーラトランジスタを有する半導体装置
において、素子分離膜下部に異なる濃度の２種類の不純
物層を形成する工程におけるフォトリソグラフ工程を減
らすことにより、コストを低減し、またマスクの合わせ
余裕が不要となるため素子の微細化・高集積化を可能と
し、また電流増幅率などが変化しない安定した素子特性
を可能とした半導体装置の製造方法を提供するところに
ある。
［課題を解決するための手段１
本発明の半導体装置の製造方法は、半導体基板の一表面
に、縦型バイポーラトランジスタが形成されており、前
記縦型バイポーラトランジスタのエミッタ不純物層の少
なくとも一部分が素子分離膜と接している半導体装置に
おいて、 半導体基板上に第１のシリコン酸化膜を形
成する工程と、該第１のシリコン酸化膜上にシリコン窒
化膜を形成する工程と、 該シリコン窒化膜上に第２のシリコン酸化膜を形成する
工程と、 半導体装置の能動領域となる領域の該第２のシリコン酸
化膜上にフォトレジスト膜を形成する工程と、 該フォトレジスト膜をマスクとしてウェットエツチング
により第２のシリコン酸化膜をエツチングする工程と、 該フォトレジスト族をマスクとしてドライエツチングに
より該シリコン窒化膜をエツチングする工程と、 半導体装置のチャンネルストッパ領域以外の領域の該半
導体基板上にフォトレジスト膜を形成する工程と、 該シリコン窒化膜及び該フォトレジスト膜をマスクとし
て開口部にチャンネルストッパとなる第１の不純物層を
形成する工程と、 熱酸化により素子分離膜を形成する工程と、該第２のシ
リコン酸化膜をマスクとして該シリコン窒化膜をエツチ
ングする工程と、 該シリコン窒化膜がエツチングされた部分に第２の不純
物層を形成する工程からなることを特徴とする。
に、縦型バイポーラトランジスタが形成されており、前
記縦型バイポーラトランジスタのエミッタ不純物層の少
なくとも一部分が素子分離膜と接している半導体装置に
おいて、 半導体基板上に第１のシリコン酸化膜を形
成する工程と、該第１のシリコン酸化膜上にシリコン窒
化膜を形成する工程と、 該シリコン窒化膜上に第２のシリコン酸化膜を形成する
工程と、 半導体装置の能動領域となる領域の該第２のシリコン酸
化膜上にフォトレジスト膜を形成する工程と、 該フォトレジスト膜をマスクとしてウェットエツチング
により第２のシリコン酸化膜をエツチングする工程と、 該フォトレジスト族をマスクとしてドライエツチングに
より該シリコン窒化膜をエツチングする工程と、 半導体装置のチャンネルストッパ領域以外の領域の該半
導体基板上にフォトレジスト膜を形成する工程と、 該シリコン窒化膜及び該フォトレジスト膜をマスクとし
て開口部にチャンネルストッパとなる第１の不純物層を
形成する工程と、 熱酸化により素子分離膜を形成する工程と、該第２のシ
リコン酸化膜をマスクとして該シリコン窒化膜をエツチ
ングする工程と、 該シリコン窒化膜がエツチングされた部分に第２の不純
物層を形成する工程からなることを特徴とする。
［実施例］
以下、本発明の実施例を図面により詳細に説明する。
第１図（ａ）〜（ｈ）は、本発明による半導体装置の製
造方法の一実施例の工程断面図である。
造方法の一実施例の工程断面図である。
まず、コレクタ不純物層５となるＮ型不純物層を内部に
形成した、半導体基板１であるＰ型シリコン基板上に、
熱酸化により約５００人の第１のシリコン酸化膜１５を
形成し、次に該第１のシリコン酸化膜１５上に化学的気
相成長法により約２０００人のシリコン窒化膜１３を形
成し、次に該シリコン窒化膜１３上に化学的気相成長法
により約１０００人の第２のシリコン酸化膜１６を形成
し、フォトリソ法により、半導体装置の能動領域となる
領域の該第２のシリコン酸化膜１６上にフォトレジスト
膜１４を形成する。この状態を第１図（ａ）に示す。
形成した、半導体基板１であるＰ型シリコン基板上に、
熱酸化により約５００人の第１のシリコン酸化膜１５を
形成し、次に該第１のシリコン酸化膜１５上に化学的気
相成長法により約２０００人のシリコン窒化膜１３を形
成し、次に該シリコン窒化膜１３上に化学的気相成長法
により約１０００人の第２のシリコン酸化膜１６を形成
し、フォトリソ法により、半導体装置の能動領域となる
領域の該第２のシリコン酸化膜１６上にフォトレジスト
膜１４を形成する。この状態を第１図（ａ）に示す。
次に、該フォトレジスト膜１４をマスクとして該第２の
シリコン酸化膜１６を、例えば弗酸水溶液を用いたウェ
ットエツチングにより除去する。
シリコン酸化膜１６を、例えば弗酸水溶液を用いたウェ
ットエツチングにより除去する。
このとき例えば弗酸：水＝１：２０の水溶液で１５０秒
間エツチングすると、フォトレジスト［ｌ１１４の下部
の該シリコン酸化膜１６は、横方向に約０．１５μｍエ
ツチングされる。この状態を第１図（ｂ）に示す。
間エツチングすると、フォトレジスト［ｌ１１４の下部
の該シリコン酸化膜１６は、横方向に約０．１５μｍエ
ツチングされる。この状態を第１図（ｂ）に示す。
次に、該フォトレジスト膜１４をマスクとして。
例えばＳＦ６を用いた反応性イオンエツチングにより該
シリコン窒化膜１３を除去する。この状態を第１図（ｃ
）に示す。
シリコン窒化膜１３を除去する。この状態を第１図（ｃ
）に示す。
次に、新たに半導体装置のチャンネルストッパ領域以外
の領域にフォトレジスト膜１４を形成し、該フォトレジ
スト膜１４及び該シリコン窒化膜１３をマスクとして、
開口部のシリコン基板内にチャンネルストッ７となる第
１のＰ型不純物層をイオン打ち込み法により形成する。
の領域にフォトレジスト膜１４を形成し、該フォトレジ
スト膜１４及び該シリコン窒化膜１３をマスクとして、
開口部のシリコン基板内にチャンネルストッ７となる第
１のＰ型不純物層をイオン打ち込み法により形成する。
打ち込みはポロンイオンを３５ＫｅＶで２ ｘ １０
ｌ４ＣＩ１１−”打ち込む。この状態を第１図（ｄ）に
示す。
ｌ４ＣＩ１１−”打ち込む。この状態を第１図（ｄ）に
示す。
次に、フォトレジスト膜を除去後、熱酸化を行い素子分
離膜２を形成する。このとき、シリコン窒化膜の端部の
下にも、いわゆる、バーズビークと呼ばれるシリコン酸
化膜が形成される。バーズビークの長さはおよそ０．
１〜０． ２μｍである。
離膜２を形成する。このとき、シリコン窒化膜の端部の
下にも、いわゆる、バーズビークと呼ばれるシリコン酸
化膜が形成される。バーズビークの長さはおよそ０．
１〜０． ２μｍである。
この状態を第１図（ｅ）に示す。
次に、第２のシリコン酸化膜１６をマスクとして、バー
ズビーク上の該シリコン窒化膜１３を、例えばＳＦ６を
用いた反応性イオンエツチングにより除去する。この状
態を第１図（ｆ）に示す。
ズビーク上の該シリコン窒化膜１３を、例えばＳＦ６を
用いた反応性イオンエツチングにより除去する。この状
態を第１図（ｆ）に示す。
次に、該シリコン窒化膜１３及び素子分離膜２の厚い部
分をマスクとしてイオン打ち込み法により、バーズビー
クの下部に、エミッタ不純物層とコレクタ不純物層間の
バンチスルー耐圧低下防止のための不純物層６となる第
２のＰ型不純物層を形成する。打ち込みはボロンイオン
を１００〜１５０ＫｅＶで１ ｘ １０ ”ｃｍ−２打
ち込む。コノ状態を第１図（ｇ）に示す。
分をマスクとしてイオン打ち込み法により、バーズビー
クの下部に、エミッタ不純物層とコレクタ不純物層間の
バンチスルー耐圧低下防止のための不純物層６となる第
２のＰ型不純物層を形成する。打ち込みはボロンイオン
を１００〜１５０ＫｅＶで１ ｘ １０ ”ｃｍ−２打
ち込む。コノ状態を第１図（ｇ）に示す。
次に、第１図（ｈ）の様に、ＮＰＮバイポーラトランジ
スタのベース不純物層３及びエミッタ不純物層４及びコ
レクタ電位引き出し用不純物層８を形成する。ベース不
純物層３は、ボロンイオンを３０ＫｅＶで８ Ｘ １０
”ａｍ−”打ち込み形成し、エミッタ不純物層４は砒
素イオンを８０ＫｅＶでＩ Ｘ １０ ”０１１１−２
打ち込み形成する。コレクタ電位引き出し用不純物層８
は燗イオンを６０ＫｅＶで４ ｘ １０ ”ｃｍ−２打
ち込み形成する。形成されたべ一ス不純物層３の深さは
約０．３μｍであり、エミッタ不純物層４の深さは約０
．１５μｍである。
スタのベース不純物層３及びエミッタ不純物層４及びコ
レクタ電位引き出し用不純物層８を形成する。ベース不
純物層３は、ボロンイオンを３０ＫｅＶで８ Ｘ １０
”ａｍ−”打ち込み形成し、エミッタ不純物層４は砒
素イオンを８０ＫｅＶでＩ Ｘ １０ ”０１１１−２
打ち込み形成する。コレクタ電位引き出し用不純物層８
は燗イオンを６０ＫｅＶで４ ｘ １０ ”ｃｍ−２打
ち込み形成する。形成されたべ一ス不純物層３の深さは
約０．３μｍであり、エミッタ不純物層４の深さは約０
．１５μｍである。
その後は、通常のトランジスタ形成プロセスを通して、
縦型ＮＰＮバイポーラトランジスタを形成し、第２図に
示すウォールドエミッタ構造縦型バイポーラトランジス
タの構造を得ることができる。
縦型ＮＰＮバイポーラトランジスタを形成し、第２図に
示すウォールドエミッタ構造縦型バイポーラトランジス
タの構造を得ることができる。
本実施例は、バイポーラトランジスタがＮＰＮバイポー
ラトランジスタである場合について述べたが、ＰＮＰバ
イポーラトランジスタの場合についても不純物タイプを
入れ換えることにより適用できる。
ラトランジスタである場合について述べたが、ＰＮＰバ
イポーラトランジスタの場合についても不純物タイプを
入れ換えることにより適用できる。
［発明の効果］
以上述べたように、本発明によれば、いわゆる、ウォー
ルドエミッタ構造の縦型バイポーラトランジスタにおけ
る、エミッタ不純物層とコレクタ不純物層間のバンチス
ルー耐圧を確保するための不純物層の製造方法において
、シリコン酸化膜を横方向エツチングしそれをマスクに
してシリコン窒化膜をエツチングするという方法により
、従来必要であったフォトリソグラフ工程を除くことが
でき、それにより、大幅なコスト低減が可能となり、ま
たマスクの合わせ余裕が不要になることにより素子の微
細化・高集積化も可能となり、また安定的な電流増幅率
等の素子特性が得られるという多大な効果を有する。
ルドエミッタ構造の縦型バイポーラトランジスタにおけ
る、エミッタ不純物層とコレクタ不純物層間のバンチス
ルー耐圧を確保するための不純物層の製造方法において
、シリコン酸化膜を横方向エツチングしそれをマスクに
してシリコン窒化膜をエツチングするという方法により
、従来必要であったフォトリソグラフ工程を除くことが
でき、それにより、大幅なコスト低減が可能となり、ま
たマスクの合わせ余裕が不要になることにより素子の微
細化・高集積化も可能となり、また安定的な電流増幅率
等の素子特性が得られるという多大な効果を有する。
第１図は、本発明の半導体装置の製造方法の一実施例の
工程断面図である。 第２図は、ウォールドエミッタ構造縦型バイポーラトラ
ンジスタの構造断面図である。 第３図は、従来の半導体装置の製造方法の工程断面図で
ある。 １ ・ ・ ２ ・ ・ ３ ・ ・ ４ ・ ・ ５ ・ ６ ・ ７ ・ ８ ・ ・ ９ ・ ・ １０ ・ ・ １１ ・ ・ １２ ・ ・ １３ ・ ・ １４ ・ ・ １５ ・ ・ １６ ・ ・ 以 上 ・半導体基板 ・素子分離膜 ・ベース不純物層 ・エミッタ不純物層 ・コレクタ不純物層 ・ベースと同一導電型の不純物層 °チャンネルストッパ ・コレクタ電位力比し電極 ・層間絶縁膜 ・引ａし電極 ・表面保護膜 ・シリコン酸化膜 ・シリコン窒化膜 ・フォトレジスト膜 ・第１のシリコン酸化膜 ・第２のシリコン酸化膜 出願人 セイコーエプソン株式会社 代理人 弁理士 齢木喜三部（他１名）箋 込 目
工程断面図である。 第２図は、ウォールドエミッタ構造縦型バイポーラトラ
ンジスタの構造断面図である。 第３図は、従来の半導体装置の製造方法の工程断面図で
ある。 １ ・ ・ ２ ・ ・ ３ ・ ・ ４ ・ ・ ５ ・ ６ ・ ７ ・ ８ ・ ・ ９ ・ ・ １０ ・ ・ １１ ・ ・ １２ ・ ・ １３ ・ ・ １４ ・ ・ １５ ・ ・ １６ ・ ・ 以 上 ・半導体基板 ・素子分離膜 ・ベース不純物層 ・エミッタ不純物層 ・コレクタ不純物層 ・ベースと同一導電型の不純物層 °チャンネルストッパ ・コレクタ電位力比し電極 ・層間絶縁膜 ・引ａし電極 ・表面保護膜 ・シリコン酸化膜 ・シリコン窒化膜 ・フォトレジスト膜 ・第１のシリコン酸化膜 ・第２のシリコン酸化膜 出願人 セイコーエプソン株式会社 代理人 弁理士 齢木喜三部（他１名）箋 込 目
Claims (1)
- 【特許請求の範囲】 半導体基板の一表面に、縦型バイポーラトランジスタが
形成されており、前記縦型バイポーラトランジスタのエ
ミッタ不純物層の少なくとも一部分が素子分離膜と接し
ている半導体装置において、半導体基板上に第１のシリ
コン酸化膜を形成する工程と、 該第１のシリコン酸化膜上にシリコン窒化膜を形成する
工程と、 該シリコン窒化膜上に第２のシリコン酸化膜を形成する
工程と、 半導体装置の能動領域となる領域の該第２のシリコン酸
化膜上にフォトレジスト膜を形成する工程と、 該フォトレジスト膜をマスクとしてウェットエッチング
により第２のシリコン酸化膜をエッチングする工程と、 該フォトレジスト膜をマスクとしてドライエッチングに
より該シリコン窒化膜をエッチングする工程と、 半導体装置のチャンネルストッパ領域以外の領域の該半
導体基板上にフォトレジスト膜を形成する工程と、 該シリコン窒化膜及び該フォトレジスト膜をマスクとし
て開口部にチャンネルストッパとなる第１の不純物層を
形成する工程と、 熱酸化により素子分離膜を形成する工程と、該第２のシ
リコン酸化膜をマスクとして該シリコン窒化膜をエッチ
ングする工程と、 該シリコン窒化膜がエッチングされた部分に第２の不純
物層を形成する工程からなることを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27362190A JPH04148567A (ja) | 1990-10-12 | 1990-10-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27362190A JPH04148567A (ja) | 1990-10-12 | 1990-10-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04148567A true JPH04148567A (ja) | 1992-05-21 |
Family
ID=17530274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27362190A Pending JPH04148567A (ja) | 1990-10-12 | 1990-10-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04148567A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100416694B1 (ko) * | 1995-12-16 | 2004-05-27 | 주식회사 하이닉스반도체 | 반도체소자의실리콘질화막습식식각방법 |
| US8568945B2 (en) | 2008-11-26 | 2013-10-29 | Ricoh Company, Ltd. | Electrophotographic photoreceptor, and image forming apparatus and process cartridge therefor using the photoreceptor |
-
1990
- 1990-10-12 JP JP27362190A patent/JPH04148567A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100416694B1 (ko) * | 1995-12-16 | 2004-05-27 | 주식회사 하이닉스반도체 | 반도체소자의실리콘질화막습식식각방법 |
| US8568945B2 (en) | 2008-11-26 | 2013-10-29 | Ricoh Company, Ltd. | Electrophotographic photoreceptor, and image forming apparatus and process cartridge therefor using the photoreceptor |
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