JPS645463B2 - - Google Patents
Info
- Publication number
- JPS645463B2 JPS645463B2 JP59171658A JP17165884A JPS645463B2 JP S645463 B2 JPS645463 B2 JP S645463B2 JP 59171658 A JP59171658 A JP 59171658A JP 17165884 A JP17165884 A JP 17165884A JP S645463 B2 JPS645463 B2 JP S645463B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- substrate
- conductivity type
- integrated circuit
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000758 substrate Substances 0.000 claims description 33
- 238000000034 method Methods 0.000 claims description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 238000000926 separation method Methods 0.000 claims description 2
- 238000002955 isolation Methods 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 239000012535 impurity Substances 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 229910020776 SixNy Inorganic materials 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 230000000873 masking effect Effects 0.000 description 4
- 238000002513 implantation Methods 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- YCIMNLLNPGFGHC-UHFFFAOYSA-N catechol Chemical compound OC1=CC=CC=C1O YCIMNLLNPGFGHC-UHFFFAOYSA-N 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 238000011282 treatment Methods 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/083—Ion implantation, general
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/143—Shadow masking
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、単一マスク法、及びこれにより、集
積回路デバイスの上面から基板に接触させるため
の構造に関するものである。この方法は特に、通
常マスクレスのブランケツト法により埋め込みコ
レクタを作成し、次に深い分離を行なう方法のひ
とつを用いて分離を行なつたバイポーラ集積回路
構造に有益である。
積回路デバイスの上面から基板に接触させるため
の構造に関するものである。この方法は特に、通
常マスクレスのブランケツト法により埋め込みコ
レクタを作成し、次に深い分離を行なう方法のひ
とつを用いて分離を行なつたバイポーラ集積回路
構造に有益である。
［従来技術］
本発明と比較して評価される基板接点を作成す
る従来技術は、米国特許第3817750号、第4196228
号、第4256514号、及び第4309812号明細書に開示
されている。
る従来技術は、米国特許第3817750号、第4196228
号、第4256514号、及び第4309812号明細書に開示
されている。
［発明が解決しようとする問題点］
バイポーラ集積回路では、基板をバイアスする
ための抵抗の低い電路を通常必要とする。さら
に、ある種のチツプ・パツケージングの場合、基
板をバイアスする接点がチツプの上面になければ
ならない。
ための抵抗の低い電路を通常必要とする。さら
に、ある種のチツプ・パツケージングの場合、基
板をバイアスする接点がチツプの上面になければ
ならない。
通常、深い絶縁分離壁を有する集積回路の場
合、上面の接点を実現させる方法には、埋め込み
コレクタの形状の単一マスク法、及び基板に抵抗
の低いアクセスを行なうための少なくとももう１
つののマスキング工程が含まれる。本発明は、埋
め込みコレクタのパターンを作成し、同時に基板
と抵抗の小さいアクセスを達成するため、１回の
マスキング工程だけを使用する基板上面の接点を
作成するものである。
合、上面の接点を実現させる方法には、埋め込み
コレクタの形状の単一マスク法、及び基板に抵抗
の低いアクセスを行なうための少なくとももう１
つののマスキング工程が含まれる。本発明は、埋
め込みコレクタのパターンを作成し、同時に基板
と抵抗の小さいアクセスを達成するため、１回の
マスキング工程だけを使用する基板上面の接点を
作成するものである。
上の述べたように、本発明の方法は特に深い絶
縁分離を有する集積回路に適用される。しかし、
この方法はまた、従来の分離方法、すなわちPN
接合分離のみ、または埋設酸化物分離とともに部
分的なPN接合分離を用いた方法にも適用するこ
とができる。このような従来の分離法のひとつを
用いた集積回路では、本発明の適用は通常、埋め
込みコレクタのドーピングが、コレクタ・基板間
のキヤパシタンスが過度にならないように、中程
度に行なわれた場合に限定される。
縁分離を有する集積回路に適用される。しかし、
この方法はまた、従来の分離方法、すなわちPN
接合分離のみ、または埋設酸化物分離とともに部
分的なPN接合分離を用いた方法にも適用するこ
とができる。このような従来の分離法のひとつを
用いた集積回路では、本発明の適用は通常、埋め
込みコレクタのドーピングが、コレクタ・基板間
のキヤパシタンスが過度にならないように、中程
度に行なわれた場合に限定される。
［問題点を解決するための手段］
本発明の主目的は、最小数のフオトリソグラフ
イによるマスキング操作を利用して、シリコン・
チツプの最上部から、埋め込まれた基板まで、抵
抗の低いパス（電路）を生成する方法を提供する
ことにある。
イによるマスキング操作を利用して、シリコン・
チツプの最上部から、埋め込まれた基板まで、抵
抗の低いパス（電路）を生成する方法を提供する
ことにある。
特にバイポーラ集積回路にあつては、本発明の
上記及び他の目的は、主として次の方法により達
成される。１つの導電型の薄いイオンを注入した
領域を、半導体基板の主要表面全体に作成する。
その後、リソグラフイ及びエツチング技術を使用
して、基板表面の、基板接触のための領域を第１
の導電型の領域より低い深さまで、浅いエツチン
グされた領域を作成する。必要であれば、２つ以
上の基板接点を設けてもよい。次に第２の導電型
の領域を、エツチングした領域の中央部に設け
る。次に基板を加熱して、基板に第１の導電型の
埋め込みコレクタ及び第２の導電型のリーチスル
ー領域を設ける。次いで、基板の主要表面にエピ
タキシヤル層を設ける。次に、集積回路のための
第２の導電型のベース領域を作成する。基板のリ
ーチスルーの一部は、前に作成した基板のリーチ
スルーの直接上に、ベースと同時に作成する。次
に、エピタキシヤル層にエミツタ及びコレクタの
リーチスルー領域を設けた後、エミツタ、ベー
ス、コレクタ及び基板のリーチスルー領域に電気
的接触を与える工程を行なう。上記の工程の適当
な段階で、周知の従来技術により、深い絶縁壁を
生成させる。この集積回路がNPNデバイスを含
み、“ラテラル”型のPNPデバイスも含む場合
は、第１及び第２の導電型はそれぞれＮ型及びＰ
型である。
上記及び他の目的は、主として次の方法により達
成される。１つの導電型の薄いイオンを注入した
領域を、半導体基板の主要表面全体に作成する。
その後、リソグラフイ及びエツチング技術を使用
して、基板表面の、基板接触のための領域を第１
の導電型の領域より低い深さまで、浅いエツチン
グされた領域を作成する。必要であれば、２つ以
上の基板接点を設けてもよい。次に第２の導電型
の領域を、エツチングした領域の中央部に設け
る。次に基板を加熱して、基板に第１の導電型の
埋め込みコレクタ及び第２の導電型のリーチスル
ー領域を設ける。次いで、基板の主要表面にエピ
タキシヤル層を設ける。次に、集積回路のための
第２の導電型のベース領域を作成する。基板のリ
ーチスルーの一部は、前に作成した基板のリーチ
スルーの直接上に、ベースと同時に作成する。次
に、エピタキシヤル層にエミツタ及びコレクタの
リーチスルー領域を設けた後、エミツタ、ベー
ス、コレクタ及び基板のリーチスルー領域に電気
的接触を与える工程を行なう。上記の工程の適当
な段階で、周知の従来技術により、深い絶縁壁を
生成させる。この集積回路がNPNデバイスを含
み、“ラテラル”型のPNPデバイスも含む場合
は、第１及び第２の導電型はそれぞれＮ型及びＰ
型である。
本発明を、図面及び実施例により、詳細に説明
する。
する。
［実施例］
本明細書に述べるように、本発明はわずかに１
回のマスキング操作により、集積回路の最上面に
基板接点部を設けるものである。
回のマスキング操作により、集積回路の最上面に
基板接点部を設けるものである。
第２図に示すように、処理法は１つの導電型の
シリコン基板２から開始する。第２図に示す実施
例は、Ｐ型基板上に薄い二酸化シリコン層３を設
けたものを使用する。イオン注入により、上記の
酸化物層３の下に、Ｎ型層４を設ける。フオトレ
ジスタ８の、厚み約1.5ミクロンの層を被覆する。
米国特許第4104070号明細書に開示されたような
方法を用いて、第２図に示す逆メサ状の断面を有
するフオトレジスト８中に、パターンを慎重に作
成する。パターンを作成したフオトレジスト８の
垂直壁は、上面から内側に約45゜−50゜の角度で図
示するような斜面を形成している。
シリコン基板２から開始する。第２図に示す実施
例は、Ｐ型基板上に薄い二酸化シリコン層３を設
けたものを使用する。イオン注入により、上記の
酸化物層３の下に、Ｎ型層４を設ける。フオトレ
ジスタ８の、厚み約1.5ミクロンの層を被覆する。
米国特許第4104070号明細書に開示されたような
方法を用いて、第２図に示す逆メサ状の断面を有
するフオトレジスト８中に、パターンを慎重に作
成する。パターンを作成したフオトレジスト８の
垂直壁は、上面から内側に約45゜−50゜の角度で図
示するような斜面を形成している。
酸化物３の露出部をエツチングするため、選択
性エツチング剤を使用する。フオトレジストを侵
さない、緩衝フツ化水素酸のような気体または液
体のエツチング剤を使用することができる。次に
シリコンの新しく露出した部分をエツチングする
ために、選択性エツチング剤を使用する。この場
合も、シリコンだけを選択的にエツチングするピ
ロカテコール等の気体または液体のエツチング剤
を使用することができる。このエツチングで、露
出したシリコンは、Ｎ型注入層４の深さよりわず
かに大きい深さまでエツチングする。通常エツチ
ングの深さは2000オングストローム台である。こ
の結果、第３図に示す構造が得られる。
性エツチング剤を使用する。フオトレジストを侵
さない、緩衝フツ化水素酸のような気体または液
体のエツチング剤を使用することができる。次に
シリコンの新しく露出した部分をエツチングする
ために、選択性エツチング剤を使用する。この場
合も、シリコンだけを選択的にエツチングするピ
ロカテコール等の気体または液体のエツチング剤
を使用することができる。このエツチングで、露
出したシリコンは、Ｎ型注入層４の深さよりわず
かに大きい深さまでエツチングする。通常エツチ
ングの深さは2000オングストローム台である。こ
の結果、第３図に示す構造が得られる。
次に、第４図に示すように、プラズマ析出（付
着）技術を用いてSixNyの薄い層をウエーハの表
面に析出させる。この層１０は約245℃の低温で
ウエーハ表面に析出させる。イオン注入により、
第４図に示すように、SixNy層の下にＰ型不純物
１２を析出させる。このSixNy層は、Ｐ型不純物
１２の注入の間、スクリーン層として使用するこ
とが好ましいが、必ずしもその必要はない。この
工程で、逆メサ様構造のフオトレジストは、Ｐ型
不純物の注入中、マスクとして作用し、逆メサの
底部周辺から、約1.2〜1.5μｍ離れてＰ型不純物
を位置させることに注目されたい。この1.2〜
1.5μｍの距離は、第４図に“ａ”で示す。距離
“ａ”はフオトレジスト層８の厚み及びエツジ・
スロープによつて決まる。
着）技術を用いてSixNyの薄い層をウエーハの表
面に析出させる。この層１０は約245℃の低温で
ウエーハ表面に析出させる。イオン注入により、
第４図に示すように、SixNy層の下にＰ型不純物
１２を析出させる。このSixNy層は、Ｐ型不純物
１２の注入の間、スクリーン層として使用するこ
とが好ましいが、必ずしもその必要はない。この
工程で、逆メサ様構造のフオトレジストは、Ｐ型
不純物の注入中、マスクとして作用し、逆メサの
底部周辺から、約1.2〜1.5μｍ離れてＰ型不純物
を位置させることに注目されたい。この1.2〜
1.5μｍの距離は、第４図に“ａ”で示す。距離
“ａ”はフオトレジスト層８の厚み及びエツジ・
スロープによつて決まる。
第５図は、たとえば加熱したH3PO4を用いた
SixNy層１０の除取を示す。次に第５図に示す構
造を残して、フオトレジスト８を除去する。加熱
することによつて、Ｎ型及びＰ型不純物が構造体
に導入され、第６図に示すデバイスが得られる。
SixNy層１０の除取を示す。次に第５図に示す構
造を残して、フオトレジスト８を除去する。加熱
することによつて、Ｎ型及びＰ型不純物が構造体
に導入され、第６図に示すデバイスが得られる。
次の工程は、SiO2層３の除去と、構造内にＮ
型エピタキシヤル層を生成することである。この
後、Ｎ型のリーチスルー、Ｐ型のベース及びＮ型
のエミツタを従来の方法で生成する。金属接触の
ための窓を、基板上面の従来の不働態化層に作成
する。深い絶縁分離壁１８を、既知の従来技術に
より、上記の工程の適当な段階で作成する。デバ
イスの製作は、従来法により相互接続用金属処理
パターンを得ることにより完了する。
型エピタキシヤル層を生成することである。この
後、Ｎ型のリーチスルー、Ｐ型のベース及びＮ型
のエミツタを従来の方法で生成する。金属接触の
ための窓を、基板上面の従来の不働態化層に作成
する。深い絶縁分離壁１８を、既知の従来技術に
より、上記の工程の適当な段階で作成する。デバ
イスの製作は、従来法により相互接続用金属処理
パターンを得ることにより完了する。
したがつて第１図は、基板接触領域の主要なウ
エーハの断面を示すものである。Ｐ型領域１６
は、Ｐ型のベースと同時に作成した領域で、上方
に拡散したＰ型領域１２と融合して、Ｐ型基板の
リーチスルーを生成する。第１図のＰ型領域２２
は、チヤネル・ストツパとして作用し、従来技術
により、深い絶縁分離領域１８の下に生成させる
ことができる。処理中、Ｐ領域１２及び２２は、
基板のリーチスルーの抵抗を減少させるため、融
合することが好ましい。第１図はまた、SiO2−
Si3N4不働態化層の存在を示すが、これは基板上
面に作成することができる。これは第１図には層
２０として図示されている。
エーハの断面を示すものである。Ｐ型領域１６
は、Ｐ型のベースと同時に作成した領域で、上方
に拡散したＰ型領域１２と融合して、Ｐ型基板の
リーチスルーを生成する。第１図のＰ型領域２２
は、チヤネル・ストツパとして作用し、従来技術
により、深い絶縁分離領域１８の下に生成させる
ことができる。処理中、Ｐ領域１２及び２２は、
基板のリーチスルーの抵抗を減少させるため、融
合することが好ましい。第１図はまた、SiO2−
Si3N4不働態化層の存在を示すが、これは基板上
面に作成することができる。これは第１図には層
２０として図示されている。
第３図に示すシリコンをエツチングする段階は
同時に２つの明確な別個の目的に用いられている
ことに注目すべきである。第１に、所要の領域の
Ｎ型不純物を注入した層を除去すること、第２に
後のマスクの心合わせに役立つトポグラフイー段
階を作り出すことである。
同時に２つの明確な別個の目的に用いられている
ことに注目すべきである。第１に、所要の領域の
Ｎ型不純物を注入した層を除去すること、第２に
後のマスクの心合わせに役立つトポグラフイー段
階を作り出すことである。
また、Ｎ型不純物をドープした領域４と、Ｐ型
不純物をドープした領域１２は、良く知られた理
由により幾分濃厚にドープされるが、上記の処理
法により、これらが高濃度で融合するのが防止さ
れることにも注目すべきである。これらの高濃度
にドープした領域が比較的高濃度で融合、すなわ
ち接合を形成すると、次の従来からの工程におい
てシリコンの欠陥を形成することが多いことが知
られている。
不純物をドープした領域１２は、良く知られた理
由により幾分濃厚にドープされるが、上記の処理
法により、これらが高濃度で融合するのが防止さ
れることにも注目すべきである。これらの高濃度
にドープした領域が比較的高濃度で融合、すなわ
ち接合を形成すると、次の従来からの工程におい
てシリコンの欠陥を形成することが多いことが知
られている。
本発明は、幾分高濃度にドープしたＮ領域４及
びＰ領域１２が、高濃度で融合するのを、第１に
フオトレジスト８中の逆メサ形を慎重に実現する
ことにより、第２に真下のシリコンにイオンが侵
入するのを防ぐマスクとして作用する事実を利用
することにより防止する。第４図に示すように、
Ｎ領域４及びＰ領域１２はこのようにして、Ｐ１
２のドープ剤導入時に距離“ａ”だけ分離され
る。高温処理が全て終了した時、Ｎ領域４とＰ領
域１２の接合は、中程度または低い濃度で行なわ
れることが確実になる。
びＰ領域１２が、高濃度で融合するのを、第１に
フオトレジスト８中の逆メサ形を慎重に実現する
ことにより、第２に真下のシリコンにイオンが侵
入するのを防ぐマスクとして作用する事実を利用
することにより防止する。第４図に示すように、
Ｎ領域４及びＰ領域１２はこのようにして、Ｐ１
２のドープ剤導入時に距離“ａ”だけ分離され
る。高温処理が全て終了した時、Ｎ領域４とＰ領
域１２の接合は、中程度または低い濃度で行なわ
れることが確実になる。
本発明を好ましい実施例について説明したが、
本発明の基本的範囲から逸脱することなく変形さ
せることができることは明らかである。たとえ
ば、第４図に示す薄層１０を析出させるプラズマ
析出工程で、SiXNYの代りに低温のSiOxまたは
SiO2の使用することができる。また、NPNデバ
イスの作成について説明したが、本発明の方法で
PNP構造を作成することができることも明白で
ある。
本発明の基本的範囲から逸脱することなく変形さ
せることができることは明らかである。たとえ
ば、第４図に示す薄層１０を析出させるプラズマ
析出工程で、SiXNYの代りに低温のSiOxまたは
SiO2の使用することができる。また、NPNデバ
イスの作成について説明したが、本発明の方法で
PNP構造を作成することができることも明白で
ある。
［発明の効果］
以上、本発明によつて単一マスク工程によつて
集積回路の最上面に接点領域を形成することがで
きる。
集積回路の最上面に接点領域を形成することがで
きる。
第１図ないし第６図は本発明の方法の工程を説
明する図である。 ２……Ｐ型基板、３……SiO2層、４……Ｎ型
層、８……フオトレジスト、１８……深い誘電分
離部。
明する図である。 ２……Ｐ型基板、３……SiO2層、４……Ｎ型
層、８……フオトレジスト、１８……深い誘電分
離部。
Claims (1)
- 【特許請求の範囲】 １ トランジスタを含む集積回路の製造方法にお
いて、 第１の導電型のシリコン基板の主要面に、第２
の導電型の薄い領域を設け、 上記基板との接点を形成する様指定された領域
に於いて、この領域の中央側に張り出た逆メサ形
のマスクを用いて上記主要面の上記第２の導電型
を有する領域より深い位置まで浅い領域をエツチ
ングし、上記の浅い領域の上記マスクの張り出し
部分の真下の領域を除いた中央部に第１の導電型
の領域を形成し、 上記工程によつて形成した構造体を加熱して、
上記基板に上記第２の導電型の埋込みコレクタ領
域及び上記第１の導電型の基板リーチスルー領域
をこれらの領域が高濃度で互いに接することのな
いように形成し、 上記基板の上記の主要面にエピタキシヤル層を
生成し、 上記トランジスタ及び上記基板の接点領域の周
囲に、上記エピタキシヤル層を通つて分離領域を
設け、 上記エピタキシヤル層に於いて上記集積回路の
ためのベース領域および基板リーチスルー領域を
設け、 上記エピタキシヤル層に於いて上記集積回路の
エミツタおよびコレクタのリーチスルー領域を形
成する事を含む集積回路の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US561507 | 1983-12-15 | ||
| US06/561,507 US4584763A (en) | 1983-12-15 | 1983-12-15 | One mask technique for substrate contacting in integrated circuits involving deep dielectric isolation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60130134A JPS60130134A (ja) | 1985-07-11 |
| JPS645463B2 true JPS645463B2 (ja) | 1989-01-30 |
Family
ID=24242263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59171658A Granted JPS60130134A (ja) | 1983-12-15 | 1984-08-20 | 集積回路の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4584763A (ja) |
| EP (1) | EP0146760B1 (ja) |
| JP (1) | JPS60130134A (ja) |
| DE (1) | DE3484846D1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2562326B1 (fr) * | 1984-03-30 | 1987-01-23 | Bois Daniel | Procede de fabrication de zones d'isolation electrique des composants d'un circuit integre |
| US4721682A (en) * | 1985-09-25 | 1988-01-26 | Monolithic Memories, Inc. | Isolation and substrate connection for a bipolar integrated circuit |
| US4700462A (en) * | 1986-10-08 | 1987-10-20 | Hughes Aircraft Company | Process for making a T-gated transistor |
| US4871689A (en) * | 1987-11-17 | 1989-10-03 | Motorola Inc. | Multilayer trench isolation process and structure |
| WO1993016494A1 (en) * | 1992-01-31 | 1993-08-19 | Analog Devices, Inc. | Complementary bipolar polysilicon emitter devices |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3817750A (en) * | 1970-05-05 | 1974-06-18 | Licentia Gmbh | Method of producing a semiconductor device |
| US3909304A (en) * | 1974-05-03 | 1975-09-30 | Western Electric Co | Method of doping a semiconductor body |
| DE2529054C2 (de) * | 1975-06-30 | 1982-04-29 | Ibm Deutschland Gmbh, 7000 Stuttgart | Verfahren zur Herstellung eines zur Vorlage negativen Resistbildes |
| GB1545208A (en) * | 1975-09-27 | 1979-05-02 | Plessey Co Ltd | Electrical solid state devices |
| US4044452A (en) * | 1976-10-06 | 1977-08-30 | International Business Machines Corporation | Process for making field effect and bipolar transistors on the same semiconductor chip |
| US4196228A (en) * | 1978-06-10 | 1980-04-01 | Monolithic Memories, Inc. | Fabrication of high resistivity semiconductor resistors by ion implanatation |
| US4256514A (en) * | 1978-11-03 | 1981-03-17 | International Business Machines Corporation | Method for forming a narrow dimensioned region on a body |
| US4261763A (en) * | 1979-10-01 | 1981-04-14 | Burroughs Corporation | Fabrication of integrated circuits employing only ion implantation for all dopant layers |
| US4309812A (en) * | 1980-03-03 | 1982-01-12 | International Business Machines Corporation | Process for fabricating improved bipolar transistor utilizing selective etching |
| EP0071665B1 (de) * | 1981-08-08 | 1986-04-16 | Deutsche ITT Industries GmbH | Verfahren zum Herstellen einer monolithisch integrierten Festkörperschaltung mit mindestens einem bipolaren Planartransistor |
| US4472873A (en) * | 1981-10-22 | 1984-09-25 | Fairchild Camera And Instrument Corporation | Method for forming submicron bipolar transistors without epitaxial growth and the resulting structure |
| JPS59920A (ja) * | 1982-06-23 | 1984-01-06 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4498224A (en) * | 1982-12-23 | 1985-02-12 | Tokyo Shibaura Denki Kabushiki Kaisha | Method of manufacturing a MOSFET using accelerated ions to form an amorphous region |
-
1983
- 1983-12-15 US US06/561,507 patent/US4584763A/en not_active Expired - Fee Related
-
1984
- 1984-08-20 JP JP59171658A patent/JPS60130134A/ja active Granted
- 1984-11-14 DE DE8484113732T patent/DE3484846D1/de not_active Expired - Fee Related
- 1984-11-14 EP EP84113732A patent/EP0146760B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4584763A (en) | 1986-04-29 |
| EP0146760A2 (en) | 1985-07-03 |
| JPS60130134A (ja) | 1985-07-11 |
| DE3484846D1 (de) | 1991-08-29 |
| EP0146760B1 (en) | 1991-07-24 |
| EP0146760A3 (en) | 1989-03-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4339767A (en) | High performance PNP and NPN transistor structure | |
| EP0083816B1 (en) | Semiconductor device having an interconnection pattern | |
| US4060427A (en) | Method of forming an integrated circuit region through the combination of ion implantation and diffusion steps | |
| JPH0322053B2 (ja) | ||
| JPS59124141A (ja) | 半導体装置の製造方法 | |
| JPH0340501B2 (ja) | ||
| US3945857A (en) | Method for fabricating double-diffused, lateral transistors | |
| JPS645463B2 (ja) | ||
| JPH0828424B2 (ja) | 半導体装置およびその製造方法 | |
| KR910000020B1 (ko) | 반도체장치의 제조방법 | |
| US5571731A (en) | Procedure for the manufacture of bipolar transistors without epitaxy and with fully implanted base and collector regions which are self-positioning relative to each other | |
| EP0076147A2 (en) | Method of producing a semiconductor device comprising an isolation region | |
| JPS6029219B2 (ja) | 半導体集積回路の製造方法 | |
| JPS58200554A (ja) | 半導体装置の製造方法 | |
| EP0313147B1 (en) | Manufacturing process for high-frequency transistors | |
| JPH0136710B2 (ja) | ||
| JPS59149030A (ja) | 半導体装置の製造法 | |
| JPS60244036A (ja) | 半導体装置とその製造方法 | |
| JPH0420256B2 (ja) | ||
| JPH0136709B2 (ja) | ||
| JPH0745791A (ja) | 半導体装置の製造方法 | |
| JPS6040696B2 (ja) | 半導体装置の製造方法 | |
| JPS60235460A (ja) | 半導体装置 | |
| JPH0130310B2 (ja) | ||
| JPH04148567A (ja) | 半導体装置の製造方法 |