JPS6029219B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS6029219B2 JPS6029219B2 JP14032280A JP14032280A JPS6029219B2 JP S6029219 B2 JPS6029219 B2 JP S6029219B2 JP 14032280 A JP14032280 A JP 14032280A JP 14032280 A JP14032280 A JP 14032280A JP S6029219 B2 JPS6029219 B2 JP S6029219B2
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- groove
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- manufacturing
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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Description
【発明の詳細な説明】
本発明は半導体集積回路の製造方法に関し、バードピー
クがなく、しかも分離用絶縁膜の周辺部に凹部が生じず
、微細パターンを歩留よく形成することのできる絶縁分
離の方法を提供するものである。
クがなく、しかも分離用絶縁膜の周辺部に凹部が生じず
、微細パターンを歩留よく形成することのできる絶縁分
離の方法を提供するものである。
集積回路において、バ−ドビークが生じない絶縁分離を
する場合、第１図に示すように、たとえばＰ型基板１に
ｎ＋形埋込領域２を設け、その上に厚さ２仏ｍのｎ形ェ
ピタキシアル層３を形成する。
する場合、第１図に示すように、たとえばＰ型基板１に
ｎ＋形埋込領域２を設け、その上に厚さ２仏ｍのｎ形ェ
ピタキシアル層３を形成する。
そして、厚さ０．０３りｍのＳｉ０２膜４、厚さ０．１
仏ｍのＳｉ３Ｎ４膜５を形成する。そしてホトェツチ技
術によりホトレジスト膜６をマスクとして分離領域のＳ
ｉ３Ｎ４膜５、Ｓｉ０２膜４を除去し、さらに基板１を
エッチングして深さ１〃ｍの溝７を形成する（第１図Ａ
）。次にホトレジスト膜６を除去し、加熱酸化法により
溝７の周辺に厚さ０．０２ムｍのＳｉ０２膜８を形成し
、さらにＣＶＤ法により厚さ０．１＃ｍのＳｉ３Ｎ汎莫
９を形成する。
仏ｍのＳｉ３Ｎ４膜５を形成する。そしてホトェツチ技
術によりホトレジスト膜６をマスクとして分離領域のＳ
ｉ３Ｎ４膜５、Ｓｉ０２膜４を除去し、さらに基板１を
エッチングして深さ１〃ｍの溝７を形成する（第１図Ａ
）。次にホトレジスト膜６を除去し、加熱酸化法により
溝７の周辺に厚さ０．０２ムｍのＳｉ０２膜８を形成し
、さらにＣＶＤ法により厚さ０．１＃ｍのＳｉ３Ｎ汎莫
９を形成する。
そしてスパッタエッチ法もしくはイオンエッチ法により
溝７の底面のＳｉ３Ｎ４膜９を除去する（第１図Ｂ）。
そして、６〜１０ｋｇ／地の加圧水蒸気中で酸化すると
溝７の底面のみから酸化が進行し、厚さ２仏ｍの分離用
Ｓｉ０２膜１０が形成される。
溝７の底面のＳｉ３Ｎ４膜９を除去する（第１図Ｂ）。
そして、６〜１０ｋｇ／地の加圧水蒸気中で酸化すると
溝７の底面のみから酸化が進行し、厚さ２仏ｍの分離用
Ｓｉ０２膜１０が形成される。
そして、ェピタキシアル層３の表面と分離用Ｓｉ０２膜
１０の表面とは同じ高さ‘こなる。しかし、溝７の側面
にＳｉ３Ｎ４膜９ょがあって側面方向に酸化が進行しな
いためにＳｉ３Ｎ４膜９と接している部分の分離用Ｓｉ
０２膜１０の厚さが薄くなり、第１図Ｃに示すごとく、
凹部１１が形成される。この凹部１１のために微細パタ
ーンの形成歩留が悪くなるという問題がある。本発明は
かかる問題を除去すべく、分離用絶縁膜形成領域の半導
体基板上に溝を設け、溝の側面に酸化防止膜を設けた後
さらに溝の側面に薄膜を設け酸化雰囲気中で熱処理し、
前記の溝の底面から前記半導体基板を酸化するのと同時
に前記薄膜を酸化することにより分離用絶縁膜を形成す
ることを特徴とする半導体集積回路の製造方法である。
１０の表面とは同じ高さ‘こなる。しかし、溝７の側面
にＳｉ３Ｎ４膜９ょがあって側面方向に酸化が進行しな
いためにＳｉ３Ｎ４膜９と接している部分の分離用Ｓｉ
０２膜１０の厚さが薄くなり、第１図Ｃに示すごとく、
凹部１１が形成される。この凹部１１のために微細パタ
ーンの形成歩留が悪くなるという問題がある。本発明は
かかる問題を除去すべく、分離用絶縁膜形成領域の半導
体基板上に溝を設け、溝の側面に酸化防止膜を設けた後
さらに溝の側面に薄膜を設け酸化雰囲気中で熱処理し、
前記の溝の底面から前記半導体基板を酸化するのと同時
に前記薄膜を酸化することにより分離用絶縁膜を形成す
ることを特徴とする半導体集積回路の製造方法である。
バィポーラは１を製造する場合の一実施例を第２図Ａ〜
Ｆに従って説明する。
Ｆに従って説明する。
ｐ形１０〜２００伽Ｓｉ基板２０１こ笛の拡散によりｎ
＋形埋込領域２１を形成する。
＋形埋込領域２１を形成する。
そしてｎ形ＩＱ一肌、厚さ２ムｍのェピタキシアル層２
２を形成する。そして熱酸化法により厚さ０．０３仏ｍ
のＳｉ０２膜２３、ＣＶＤ法により厚さ０．１ムｍのＳ
ｉ３Ｎ４膜２４を形成する。そして後の工程のスパッタ
エッチのしやへし、膜として厚さ０．２仏ｍの山膜２５
を形成する。そしてホトェッチ技術により分離形成領域
のＡＩ膜２５を除去する。そして山膜２５をマスクとし
てスパッタエッチングを行う。例えばＣ４Ｆ８ガスを導
入し、約０．０汀ｏｒｒ、２００Ｗでプラズマスパッタ
エッチングを行う。そうすると、Ｓｉ３Ｎ４膜２４、Ｓ
ｉ０２膜２３が除去される。さらに例えばＣＦ４ガスを
導入し、約０．０５Ｔｏｎ、３００Ｗでプラズマスパッ
タエッチすることによりＳｉ基板の表面から１仏ｍのＳ
ｊをエッチングし表面と溝側面とのなす角度が９００の
溝２６を形成する（第２図Ａ）。そしてＡＩ膜２５を除
去し、１０００００酸素中で酸化して溝２６の周辺に厚
さ０．０２〆ｍのＳ；０２膜２７を形成する。
２を形成する。そして熱酸化法により厚さ０．０３仏ｍ
のＳｉ０２膜２３、ＣＶＤ法により厚さ０．１ムｍのＳ
ｉ３Ｎ４膜２４を形成する。そして後の工程のスパッタ
エッチのしやへし、膜として厚さ０．２仏ｍの山膜２５
を形成する。そしてホトェッチ技術により分離形成領域
のＡＩ膜２５を除去する。そして山膜２５をマスクとし
てスパッタエッチングを行う。例えばＣ４Ｆ８ガスを導
入し、約０．０汀ｏｒｒ、２００Ｗでプラズマスパッタ
エッチングを行う。そうすると、Ｓｉ３Ｎ４膜２４、Ｓ
ｉ０２膜２３が除去される。さらに例えばＣＦ４ガスを
導入し、約０．０５Ｔｏｎ、３００Ｗでプラズマスパッ
タエッチすることによりＳｉ基板の表面から１仏ｍのＳ
ｊをエッチングし表面と溝側面とのなす角度が９００の
溝２６を形成する（第２図Ａ）。そしてＡＩ膜２５を除
去し、１０００００酸素中で酸化して溝２６の周辺に厚
さ０．０２〆ｍのＳ；０２膜２７を形成する。
さらに、ＣＶＤ法により厚さ０．１ＡｍのＳｉ３Ｎぷ莫
２８を形成する（第２図Ｂ）。次に上記工程と同じよう
にＣ４Ｆ８もしくはＣＦ４のプラズマスパッタエッチ法
により溝２６の側面にのみＳｉ３Ｎ４膜２８が残るよう
にエッチングする（第２図Ｃ）。次に、ＣＶＤ法、葵着
法、スパッタ法等により、厚さ０．１〜０．３仏ｍの多
結晶もしくは無定形のＳｉ薄膜２９を形成する（第２図
Ｄ）。
２８を形成する（第２図Ｂ）。次に上記工程と同じよう
にＣ４Ｆ８もしくはＣＦ４のプラズマスパッタエッチ法
により溝２６の側面にのみＳｉ３Ｎ４膜２８が残るよう
にエッチングする（第２図Ｃ）。次に、ＣＶＤ法、葵着
法、スパッタ法等により、厚さ０．１〜０．３仏ｍの多
結晶もしくは無定形のＳｉ薄膜２９を形成する（第２図
Ｄ）。
次に、ＣＦ４のプラズマスパッタエッチ法により、溝２
６の側面にのみＳｉ薄膜２９を残す（第２図Ｅ）。
６の側面にのみＳｉ薄膜２９を残す（第２図Ｅ）。
上記工程において、垂直エッチング方法としてプラズマ
エッチング法について述べたが、スパッタエッチング方
法、ィオシリング方法等の華直ェッチング方法を適用し
ても良い。
エッチング法について述べたが、スパッタエッチング方
法、ィオシリング方法等の華直ェッチング方法を適用し
ても良い。
次に１０００ｑ○、６〜１０ｋ９／地の加圧水蒸気中で
酸化し絶縁用Ｓｉ０２膜３０を形成する。
酸化し絶縁用Ｓｉ０２膜３０を形成する。
この場合、溝２６の側面はＳｉ薄膜２９が酸化された後
はＳｉ３Ｎ４膜があるので酸化はそれ以上進行しない。
溝２６の底部は酸化が進み約ｌＡｍのＳ；が酸化されて
厚さ２山ｍのＳｉ０２膜３０が形成される。そうすると
溝２６の側面に形成していたＳｉ薄膜２９が酸化される
ことにより溝２６の側面に形成されているＳｉ３Ｎ４腰
２８と絶縁用Ｓｉ０２膜３０の境界が平坦になる。但し
、上記Ｓｉ薄膜２９の厚さは厚過ぎるとＳｉ３Ｎ４膜２
８と絶縁用Ｓｉ０２膜３０の境界に凸部が生じ、薄過ぎ
ると境界部に凹部が生じるので適切なＳｉ薄膜２９の厚
さにしなければならない。また、上記万法はＭＯＳＬＳ
Ｉのフィールド酸化膜形成にも適用することができる。
はＳｉ３Ｎ４膜があるので酸化はそれ以上進行しない。
溝２６の底部は酸化が進み約ｌＡｍのＳ；が酸化されて
厚さ２山ｍのＳｉ０２膜３０が形成される。そうすると
溝２６の側面に形成していたＳｉ薄膜２９が酸化される
ことにより溝２６の側面に形成されているＳｉ３Ｎ４腰
２８と絶縁用Ｓｉ０２膜３０の境界が平坦になる。但し
、上記Ｓｉ薄膜２９の厚さは厚過ぎるとＳｉ３Ｎ４膜２
８と絶縁用Ｓｉ０２膜３０の境界に凸部が生じ、薄過ぎ
ると境界部に凹部が生じるので適切なＳｉ薄膜２９の厚
さにしなければならない。また、上記万法はＭＯＳＬＳ
Ｉのフィールド酸化膜形成にも適用することができる。
このように、第２図の方法によればェピタキシアル層２
２の表面と絶縁用Ｓｉ０２膜３０の間が平田になるため
微細なホトリソパターンであっても歩留良く形成するこ
とができる。
２の表面と絶縁用Ｓｉ０２膜３０の間が平田になるため
微細なホトリソパターンであっても歩留良く形成するこ
とができる。
以上のように、本発明は絶縁分離の方法において表面の
凹凸が小なく平坦な構造を得ることができ、半導体集積
回路の製造に大きく寄与するものである。
凹凸が小なく平坦な構造を得ることができ、半導体集積
回路の製造に大きく寄与するものである。
第１図Ａ〜Ｃは従来の絶縁分離によるバィポーラＢＩの
製造工程図、第２図Ａ〜Ｆ‘ま本発明の一実施例の絶縁
分離によるバィポーラＬＳＩの製造工程図である。 ２０・・・・・・Ｓｉ基板、２２・・・・・・ェピタキ
シアル層、２４…・・・Ｓｉ３Ｎ４膜、２６・・・・・
・溝、２８・・・・・・Ｓｉ３Ｎ４膜、２９・・・・・
・Ｓ；薄膜、３０・・・・・・絶縁用Ｓｉ０２膜。 第１図第２図
製造工程図、第２図Ａ〜Ｆ‘ま本発明の一実施例の絶縁
分離によるバィポーラＬＳＩの製造工程図である。 ２０・・・・・・Ｓｉ基板、２２・・・・・・ェピタキ
シアル層、２４…・・・Ｓｉ３Ｎ４膜、２６・・・・・
・溝、２８・・・・・・Ｓｉ３Ｎ４膜、２９・・・・・
・Ｓ；薄膜、３０・・・・・・絶縁用Ｓｉ０２膜。 第１図第２図
Claims (1)
- １ 半導体基板上に第１の酸化阻止膜を形成する工程と
、前記基板の所定の領域の前記第１の酸化阻止膜を除去
し、さらに表面から所定の深さまで前記基板を除去して
溝部を設ける工程と、該溝部の側面に第２の酸化阻止膜
および半導体薄膜を形成する工程と、酸化雰囲気中で加
熱することにより、前記溝部の露出している底面の半導
体基板および前記半導体薄膜を酸化し、前記溝部を酸化
物で埋める工程とを備えたことを特徴とする半導体集積
回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14032280A JPS6029219B2 (ja) | 1980-10-06 | 1980-10-06 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14032280A JPS6029219B2 (ja) | 1980-10-06 | 1980-10-06 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5763842A JPS5763842A (en) | 1982-04-17 |
| JPS6029219B2 true JPS6029219B2 (ja) | 1985-07-09 |
Family
ID=15266112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14032280A Expired JPS6029219B2 (ja) | 1980-10-06 | 1980-10-06 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029219B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59123732U (ja) * | 1983-02-09 | 1984-08-20 | 不二精器株式会社 | 方向性を有する回転ダンパ− |
| US4981813A (en) * | 1987-02-24 | 1991-01-01 | Sgs-Thomson Microelectronics, Inc. | Pad oxide protect sealed interface isolation process |
| JPS6435284U (ja) * | 1987-08-27 | 1989-03-03 | ||
| US5629230A (en) * | 1995-08-01 | 1997-05-13 | Micron Technology, Inc. | Semiconductor processing method of forming field oxide regions on a semiconductor substrate utilizing a laterally outward projecting foot portion |
| US6306726B1 (en) | 1999-08-30 | 2001-10-23 | Micron Technology, Inc. | Method of forming field oxide |
-
1980
- 1980-10-06 JP JP14032280A patent/JPS6029219B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5763842A (en) | 1982-04-17 |
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