JPH0257701B2

JPH0257701B2 -

Info

Publication number: JPH0257701B2
Application number: JP61254060A
Authority: JP
Inventors: Atsushi Ueno; Shigero Kuninobu; Takeshi Ishihara
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1986-10-24
Filing date: 1986-10-24
Publication date: 1990-12-05
Also published as: JPS6297332A

Description

【発明の詳細な説明】産業上の利用分野本発明はMOSトランジスタの製造方法に関し、
特に段差を有する絶縁膜上に形成された多結晶シ
リコン膜等の電極膜からなる微細な電極パターン
を、絶縁膜のオーバーエツチングを防止しつつ制
御性良くエツチング形成する方法を提供するもの
である。

従来の技術半導体装置は最近ますます高密度化される傾向
にあり、そのために微細パターン形成法の開発に
対する要望が高まつている。そこでたとえば一般
的に紫外線による写真蝕刻法の実用的な最小パタ
ーン巾であるMOSトランジスタの２〜４ミクロ
ン程度のシリコンゲート部をパターン出しする場
合従来のケミカルエツチング法では必然的に横方
向からの入り込みで、レジストマスクに対してア
ンダーカツトが生じ最低膜厚分だけ片側がエツチ
ングされる。更にケミカルエツチングはレジスト
の密着性を弱める為、横方向のへり込みが助長さ
れレジストマスク寸法に対して著しく細くなる欠
点がある。このことはV_T（しきい値電圧）制御の
対策をしないかぎり、ゲートの実効チヤネル長が
２ミクロン以下になると急激にV_Tが低下するシ
ヨートチヤネル効果を生じる。

発明が解決しようとする問題点半導体集積回路におけるMOSトランジスタの
シリコンゲート部等はほとんどマスク寸法どおり
に制御する必要があり、ケミカルエツチングでは
上記の問題から制御は困難である。そこで出来る
限りマスクに対してアンダーカツトをなくす方法
としてドライエツチング方法を用いることが考え
られる。特に反応性スパツタエツチング方法では
その条件により、基板表面に対してほぼ垂直にエ
ツチングガス（フレオン系ガスをプラズマ状とし
て発生した主としてフツ素ラジカル）が入射する
為、レジストマスクにより多結晶シリコンをエツ
チングするとアンダーカツトのないほぼレジスト
マスクの寸法どおりにエツチング出来る。この方
法はたとえば本出願人が特願昭52−110703号にて
提案したものを用いることができる。しかし、こ
の方法において、第１図で示す様にシリコン基板
１表面のフイールド酸化膜２に急峻な段部があつ
ても多結晶シリコン膜を破線ａで示すように全面
に形成すると多結晶シリコン膜はステツプカバレ
ージが良い為、段部の側面にも形成される。次に
シリコンゲート部を形成する為レジストマスク４
を形成し、反応性スパツタエツチングにより多結
晶シリコンをエツチングすると、エツチングは破
線ａからｂのように進行し、フツ素ラジカルｘは
ほぼ垂直に入射する為平坦部には多くフツ素ラジ
カルが入射し段の側面部へはフツ素ラジカルが殆
んど入射しない。したがつて、平坦部の多結晶シ
リコンが完全にエツチングされても、ゲート電極
となる多結晶シリコン５の他に段の側面にも多結
晶シリコン６が残存する。この側面部の多結晶シ
リコン６は全く不要なもので完全に除去する必要
がある。

そこで、この多結晶シリコン６を完全に除去す
る為にはエツチング時間が相当長く必要となり、
例えば反応性スパツタエツチング条件を300W、
0.01Torr、CCl₂F₂15CC／Ｍで石英試料台を用い
て多結晶シリコンを除去した場合、酸化膜３が露
出しさらにこの条件でエツチングを行うと、酸化
膜のエツチング速度は約350Å／分となり、第１
図のゲート酸化膜３等の非常に薄い酸化膜はエツ
チングされて基板が露出する恐れがある。またフ
イールド酸化膜２も一部がエツチングされ耐圧の
劣化につながる。

このようにゲート酸化膜３がエツチングされる
と次の様な問題が生じる。第２図は第１図で説明
した工程の後の工程を説明するもので同じ番号は
重複説明となるので省略する。まず多結晶シリコ
ン６をオーバエツチングにより完全に除去する
と、ゲート部の酸化膜（膜５に覆われている部
分）以外の酸化膜３がエツチングされ基板１が露
出する。次にイオン注入により基板と逆導電型の
不純物を注入しソース及びドレイン領域７ａ，７
ｂを形成する。次に気相成長法によりシリコン酸
化膜８を形成し、各電極のコンタクト窓を開孔す
る。この時マスク合わせずれによりコンタクト窓
がゲート用多結晶シリコン膜５上と基板の一部に
またがつて開孔されると次のアルミ電極９を配線
しシンター処理を施した場合、ゲートとソースが
シヨートし不良となる。このように、ゲート酸化
膜３のエツチングが行われると特性上及び歩留り
にも大きく影響する。

本発明は上記問題を考慮し、多結晶シリコン膜
等の電極膜を選択エツチングして微細な電極パタ
ーンを形成するに際し、不要な電極膜を容易かつ
確実に除去するとともに、電極パターンに覆われ
ていない半導体基板上の絶縁膜のオーバーエツチ
ングを防止することを目的とする。

問題点を解決するための手段本発明にかかるMOSトランジスタの製造方法
は、半導体基板上に、段差を有する絶縁膜を形成
し、この絶縁膜上に電極膜を形成する工程と、前
記電極膜上に電極形成用エツチングマスクを形成
し、前記エツチングマスクに覆われていない前記
電極膜を、前記基板の表面に垂直な方向に選択性
がある第１のドライエツチングを用いて選択的に
エツチングするとともに前記絶縁膜が完全に露出
する手前でこのエツチングを停止する工程と、前
記第１のドライエツチング工程で前記絶縁上の一
部に残存した前記電極膜を、前記第１のドライエ
ツチングよりも前記絶縁膜のエツチングが生じに
くい第２のドライエツチングにてエツチングする
ことにより、電極のパターンで覆われていない前
記絶縁膜をエツチングすることなく、前記電極の
パターンを前記絶縁膜上に選択的に形成する工程
とを備えたものである。

作用本発明によれば、エツチングガスを用いたドラ
イエツチングを用いて絶縁膜上に電極パターンを
形成するに際し、第１のエツチングにてエツチン
グマスクパターンに忠実なエツチングを行つて微
細な電極パターンを高精度に形成できるととも
に、第２のエツチングにてこの工程で残存した不
要な電極膜を容易かつ確実に除去することが可能
となる。さらに、本発明は、第２のエツチングを
第１のエツチングよりも絶縁膜のエツチングが生
じにくいエツチングで行うため、電極パターンで
覆われていない絶縁膜をオーバーエツチングする
不都合を防止することが可能となり、MOSトラ
ンジスタ形成における問題を解決することができ
るとともに薄い絶縁膜の形成が可能となる。従つ
て、本発明の方法により、高密度、高集積な電極
パターンを有するMOSトランジスタを高精度か
つ高歩留で製造することが可能となる。

実施例第３図は本発明を用いて、シリコン半導体たと
えばMOSトランジスタの多結晶シリコンゲート
パターンを形成する工程を示す。

第３図Ａにおいて、一般にゲート用の多結晶シ
リコン膜を形成する時、半導体基板表面には、例
えばフイールド絶縁膜として半導体基板表面を酸
化してシリコン酸化膜を形成し所望のパターンに
エツチングする工程で生じる段部や拡散マスクに
使用したシリコン酸化膜の段部等が必ず形成され
ているので、本発明をわかりやすくする為これら
段部をまとめて第３図Ａではシリコン基板１１自
体の表面にフイールド酸化膜１１′とゲート酸化
膜１３との間に生じる上面ａ，側面ｂ，底面ｃか
ら成る段部１２を示す。

次に同図Ｂに示すごとく酸化膜１１′，１３上
に気相成長法等により多結晶シリコン膜１４を生
成させる。この多結晶シリコン膜１４の成長は、
例えば650℃の温度でN₂ガスを30／Ｍ、シラン
（SiH₄）ガスを１／Ｍ流した状態で行なう。段
部１２の上面ａおよび底面ｃ上におけるとほぼ同
じく側面ｂ上においても同厚の多結晶シリコンが
成長する。その結果、多結晶シリコン膜１４の表
面は、段部１２の上面ａ，側面ｂ，底面ｃにそれ
ぞれ沿つた面a′，b′，c′から成る。しかるのち、
ゲート用レジストパターン１５をフオトリングラ
フイ工程により例えば２〜４ミクロン幅で多結晶
シリコン１４の凹部の底面c′上に選択的に形成す
る。

続いて同図Ｃは、同図Ｂでゲート用レジストパ
ターンを形成したのち、表面に垂直な方向に多結
晶シリコンのエツチングガスを入射せしめて、選
択的に多結晶シリコン１４をエツチングした状態
を示す。このドライエツチングとして例えば反応
性スパツタエツチングを用いる。その場合スパツ
タ性向上のため、真空度は0.03Torr以上の高真
空として、出力は400W程度とし、エツチングガ
スにフレオン１２（CCl₂F₂）を使用し流量は10
c.c.／Ｍ程度で行なう。このようにするとエツチン
グガスはフレオン１２のガスをプラズマ状として
発生した主としたフツ素ラジカルであり、多結晶
シリコンをエツチングするものである。このよう
な反応性スパツタエツチングでは、基板表面に対
してほぼ垂直にフツ素ラジカルが入射せし得るた
めゲート用レジストパターンをマスクに多結晶シ
リコン１４１はほとんど縦方向にエツチングされ
アンダーカツトのないほぼレジストマスク寸法と
同等のパターン幅に形成出来る。しかし段部１２
の側面に形成された多結晶シリコン１４の側面
b′へはあまりフツ素ラジカルが入射せず、かつオ
ーバエツチングはレジストや酸化膜も多少エツチ
ングされるため好ましくないので、必然的にエツ
チング部２０の側面に多結晶シリコン１４の一部
１４２が残存する。その量は段部が垂直でその段
差が多結晶シリコン膜厚と同等になる程残存する
多結晶シリコンの巾は大きくなり、最大で実験的
には堆積膜厚の約0.6倍である。普通多結晶シリ
コン１４の段部での側面b′は同図Ｂのようにわん
曲に生成されるために、側面b′の横方向へもエツ
チングは多少進む。したがつて、酸化膜１３の表
面が露出した時点でエツチングを停止しても、段
部１２の側面に残存する多結晶シリコン１４２の
幅は膜厚の0.6倍以下となり、かつ段部の段差が
多結晶シリコン１４の膜厚より小さければ小さい
程残る膜厚は段差に比例して少なくなるので、エ
ツチング部２０の側面に残つた多結晶シリコン１
４２の巾が膜厚の0.6倍としても、厚さはそれ以
下である。

しかる後、同図Ｄでは、同図Ｃで段部の側面に
残つた多結晶シリコン１４２を完全に除去する。
すなわち、エツチングガスを基板表面に対して等
方向にすなわち下（垂直）方向、横方向へエツチ
ングガスが入射するようなドライエツチング方法
で、側面に残つた多結晶シリコン１４２を除去す
る。このドライエツチングとして例えばプラズマ
エツチングを用いる。その場合真空度は0.2Torr
以上で出力は200W程度とし、エツチングガスに
フレオン１４（CF₄）を使用し、流量は10c.c.／Ｍ
程度で行なう。この場合もエツチングガスはフツ
素ラジカルであるが、反応性スパツタエツチング
と異なりフツ素ラジカルは基板表面に対して等方
向に入射する為、段部の側面に残存した多結晶シ
リコン１４２は縦方向からも横方向からもエツチ
ングが進むためb″面から容易に素早く確実にエツ
チングされる。この工程はドライエツチングにお
ける真空度を低下させることで行うことができ、
大巾なエツチング工程の増加は不要である。この
とき、ゲート用多結晶シリコン１４１も多少横方
向からエツチングされるがあまり問題とならない
とともに、第４図の例で述べるごとく酸化膜１３
のエツチングはほとんど生じない。具体的数値を
例に挙げて説明すると、酸化膜１３上に形成され
る多結晶シリコン膜１４の厚さを0.5μｍとする
と、工程Ｃに於て多結晶シリコン膜１４を垂直方
向からエツチングすると、エツチング部２０の側
面に厚さｔが0.6×0.5μｍ＝0.3μｍ位の多結晶シリ
コン１４２が残存する。次に工程Ｄに於て等方向
エツチングをパターン巾4μｍのレジスト１５を
マスクに行なうと、段部の多結晶シリコン１４２
を除去する際、パターン１５下の多結晶シリコン
１４１は両端から0.3μｍ×２＝0.6μｍが最大エツ
チングされる。従つて、ゲート巾は４−0.6＝
3.4μｍとなるが、側面部の多結晶シリコン１４２
の厚さｔが0.3μｍと云うものの略三角形となつて
いるので、実際はゲートパターン巾は3.4μｍまで
小さくなることがない。又、従来のケミカルエツ
チングだけの場合は４−（0.5×２）＝3μｍと大幅
に小さくなつてしまう。

最後にレジストパターン１５を除去することに
より、MOSトランジスタのゲートパターン形成
の工程が完了する。

以上の工程によりレジストマスク寸法の２〜４
ミクロンがほぼ忠実にシリコンゲートパターンと
して形成することが出来る。以上の工程では段部
の段差を大きくかつ急峻な例で説明したが、実際
のMOSICを製造する場合は極力凹凸部をなくす
方法を用いる為、第３図Ｃで必然的に残存する多
結晶シリコンの量は相当少なくなるため、同図Ｄ
のゲート用多結晶シリコン１４１の横方向エツチ
ングも小さくなりレジストマスク寸法とほとんど
同等となる。

次に実際のMOSICの製造で本発明方法を用い
た一実施例を説明する。第４図はｎチヤンネル高
密度MOSICの製造工程を示すものでゲート巾３
ミクロンで、シヨートチヤンネル効果をおさえる
ためにソース、ドレインに浅い走行領域を設けた
ものであり以下図面に沿つて詳細に説明する。

同図Ａにおいて、ｐ型シリコン基板２１上に酸
化防止膜のシリコン窒化膜２２を気相成長法によ
り形成し、続いてレジスト２３を塗布する。

同図Ｂにおいて、シリコン基板の能動領域以外
を絶縁分離するレジスト２３をフオトリソグラフ
イ工程によりパターン出しする。続いてドライエ
ツチングにより、露出したシリコン窒化膜２２を
例えば反応性スパツタエツチングによりフレオン
ガスを用いてエツチングする。エツチング条件は
第３図Ｂの工程で説明した条件と同等でよい。ま
たひきつづきシリコン基板２１を同一条件でエツ
チングする。この場合シリコン基板２１のエツチ
ング深さは、後のシリコン基板を酸化する時の酸
化膜厚の半分だけエツチングする。例えば5000Å
エツチングする。

つづいて同図Ｃにおいて、レジストマスク２３
を徐去してシリコン窒化膜２２のパターン２２０
を露出する。この状態で露出したシリコン基板を
熱酸化法により酸化せしめるとフイールド絶縁膜
となるシリコン酸化膜２４が選択的に形成され
る。この場合シリコン基板を5000Å酸化するとシ
リコン酸化膜厚は10000Å形成されるため、図の
ようにシリコン酸化膜２４の表面と、シリコン窒
化膜２２０の下のシリコン基板２１表面はほぼ平
坦となる。しかしここで必然的にシリコン基板２
１をエツチングした時の側面からもシリコン酸化
膜が形成されるためその分酸化膜が上方向に凸状
に盛り上がる。これを一般にバートヘツドと称
し、シリコン酸化膜２５の凸部が生じる。

次に同図Ｄにおいて、シリコン窒化膜２２０を
熱リン酸により除去し露出したシリコン基板２１
の能動領域にゲート酸化膜２６を形成する。つづ
いてレジストパターン２７を形成してシリコン基
板にソース、ドレインの深い拡散領域を形成する
ために、ゲート酸化膜２６の一部をエツチングせ
しめて開孔部２８，２９を形成する。

次に同図Ｅにおいて、レジストパターン２７を
除去した後全面にリン又はヒ素のｎ型不純物を含
む多結晶シリコン膜３０を気相成長法により形成
する。つづいてソース、ドレイン及びゲート電極
用多結晶シリコンパターンを形成するためのレジ
ストマスクパターン３１を形成する。

次に同図Ｆにおいてレジストパターン３１をマ
スクにして、第３図の場合と同様のドライエツチ
ングすなわち反応性スパツタエツチングを用いて
フツ素ラジカルを基板表面に対してほぼ垂直に入
射せしめ多結晶シリコン膜３０をエツチングして
ゲート酸化膜２６及びシリコン酸化膜２４の表面
が露出した時点でエツチングを止める。条件は第
３図Ｃの工程と同一とする。これによりレジスト
パターン寸法とほぼ同等のパターン幅にそれぞれ
多結晶シリコン膜３０ａ，３０ｂ，３０ｃのソー
ス、ゲート及びドレインの各電極パターンが形成
される。しかしこの場合もシリコン酸化膜２４の
凸部２５の側面すなわちエツチング部２０の側面
にも必然的に第３図の場合と同様に多結晶シリコ
ンが残る。わかりやすく説明すると同図Ｆを真上
から見た図を第５図に示す。図のシリコン酸化膜
２４とゲート酸化膜２６が接するところに多結晶
シリコン３０のエツチング残り３００が残存し、
各多結晶シリコン電極３０ａ，３０ｂ，３０ｃが
完全に分離されずシヨートする形となり具合が悪
い。また見方をかえて−′線を結ぶように切
断してその断面を見ると第６図のようになり、シ
リコン酸化膜２４の凸部２５の側面に多結晶シリ
コン３００が残つているのが分かる。

この為、次に第２のドライエツチングすなわち
プラズマエツチングにより、エツチングガスを基
板表面に対して等方向（垂直方向および横方向）
に入射せしめシリコン酸化膜２５の側面すなわち
エツチング部２０の多結晶シリコン３００を完全
除去し、パターン３０ａ，３０ｂ，３０ｃ間の短
絡を除去する。条件は第３図Ｄの工程と同一でよ
い。この場合シリコン酸化膜２５の凸部の段差は
約1000〜2000Å程度である為、側面に残存してい
る多結晶シリコン300はそれ以下であり、プラズ
マエツチングの時間は少なくてすみ、かつ各多結
晶シリコン電極３０ａ，３０ｂ，３０ｃのパター
ン幅の細りはほとんど生じない。このことから、
反応性スパツタエツチングは酸化膜のエツチング
レートも無視出来ない欠点があるため、多結晶シ
リコン膜３０をエツチングする時、ゲート酸化膜
２６が露出する少し手前でエツチングを止め、そ
の後プラズマエツチングにより完全にエツチング
し分離する方がより好ましい。この方法であれ
ば、プラズマエツチングでは酸化膜をほとんどエ
ツチングしないため、ゲート電極パターンに覆わ
れていない絶縁膜の不要なエツチングさらにこれ
に基づく下地シリコン基板のエツチングを生じる
恐れがない。そして、ゲート酸化膜を非常に薄く
することができ、かつゲート用多結晶シリコンの
パターン幅もほとんどレジストマスク寸法と同等
に形成することができ、高速でかつ高密化に適し
ている。

次に第４図Ｇにおいて、同図Ｆで各多結晶シリ
コン電極３０ａ，３０ｂ，３０ｃを完全にエツチ
ング分離して短絡を除去した後、レジストパター
ン３１を除去し、ソース、ドレインの浅い走行領
域を形成するため、イオン注入法によりｎ型不純
物としてリンＰを例えば90keV、４×10¹⁶cm^-2の
条件でゲート酸化膜２６を介してシリコン基２１
に導入する。つづいてイオン注入した不純物を活
性化するためと、ソース及びドレインの多結晶シ
リコン電極からシリコン基板に不純物を拡散しオ
ーミツクコンタクトをとるために高温熱処理とし
て1000℃dryN₂雰囲気中で30分熱処理し、ソース
及びドレイン拡散領域３２，３３と走行領域３
２′，３３′を同時に形成する。

次に同図Ｈにおいて各多結晶シリコン電極を絶
縁分離するため、シリコン酸化膜３４を気相成長
法により形成しレジストマスク（図示していな
い）を用いて、各電極とコンタクトさすためのシ
リコン酸化膜３４の開孔部を形成し、Alを電子
ビーム蒸着法により形成し、各電極とコンタクト
さすため、Al配線３５，３６を形成し、シンタ
ー処理を施し、ｎチヤンネルMOSICを完成させ
る。

以上の説明は気相成長法で成長せしめた多結晶
シリコン膜を一例として説明したが、本発明はそ
の他の電極膜をドライエツチングする場合も可能
である。

発明の効果以上のように本発明によれば、エツチングガス
を用いたドライエツチングを用いて半導体基板に
形成された段差を有する絶縁膜上に電極パターン
を形成するに際し、第１のエツチングにてエツチ
ングマスクパターンに忠実なエツチングを行つて
微細な電極パターンを高精度に形成できるととも
に、第１のエツチングよりも絶縁膜のエツチング
が生じにくい第２のエツチングにて第１のエツチ
ング工程で残存した不要な電極膜を容易かつ確実
に除去することが可能となる。さらに、本発明
は、第２のエツチングを下地絶縁膜のエツチング
が生じにくいエツチングで行うため、電極パター
ンで覆われていない絶縁膜をオーバーエツチング
する欠点を防止することが可能となり、MOSト
ランジスタの微細な電極パターン形成時に生じや
すい大きな不都合をも解決することができる。従
つて、本発明の方法により大巾な工程の増加をも
たらすことなく、高密度、高集積な電極パターン
を有するMOSトランジスタを高精度かつ高歩留
で製造することが可能となり、本発明はMOS型
半導体集積回路の製造に大きく寄与するものであ
る。

【図面の簡単な説明】

第１図、第２図は微細パターン形成法の一例の
説明図、第３図Ａ〜Ｄは本発明の一実施例である
多結晶シリコン膜のエツチング工程を示す断面
図、第４図Ａ〜Ｈは本発明を用いたMOSトラン
ジスタ製造工程の断面図、第５図は第４図Ｅの工
程を説明するための概略平面図、第６図は第５図
の−′線部分での断面図である。１１……シリコン基板、１４，１４１，１４２
……多結晶シリコン、１５……レジスト、２０…
…エツチング部、２１……ｐ型シリコン基板、３
０，３００……ｎ型多結晶シリコン膜。

Claims

【特許請求の範囲】１半導体基板上に、段差を有する絶縁膜を形成
し、この絶縁膜上に電極膜を形成する工程と、前
記電極膜上に電極形成用エツチングマスクを形成
し、前記エツチングマスクに覆われていない前記
電極膜を、前記基板の表面に垂直な方向に選択性
がある第１のドライエツチングを用いて選択的に
エツチングするとともに前記絶縁膜が完全に露出
する手前でこのエツチングを停止する工程と、前
記第１のドライエツチング工程で前記絶縁膜上の
一部に残存した前記電極膜を、前記第１のドライ
エツチングよりも前記絶縁膜のエツチングが生じ
にくい第２のドライエツチングにてエツチングす
ることにより、電極のパターンで覆われていない
前記絶縁膜をエツチングすることなく、前記電極
のパターンを前記絶縁膜上に選択的に形成する工
程とを備えたことを特徴とするMOSトランジス
タの製造方法。２第２のドライエツチングの真空度を第１のド
ライエツチングの真空度より低くすることを特徴
とする特許請求の範囲第１項に記載のMOSトラ
ンジスタの製造方法。