KR0134859B1 - 반도체 소자의 콘택홀 형성방법 - Google Patents

반도체 소자의 콘택홀 형성방법

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KR0134859B1 KR1019940016092A KR19940016092A KR0134859B1 KR 0134859 B1 KR0134859 B1 KR 0134859B1 KR 1019940016092 A KR1019940016092 A KR 1019940016092A KR 19940016092 A KR19940016092 A KR 19940016092A KR 0134859 B1 KR0134859 B1 KR 0134859B1
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김인철
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김주용
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Abstract

본 발명은 반도체 소자의 콘택홀 형성방법에 관한 것으로, 불순물 이온주입영역과 게이트 전극을 동시에 접속하기 위한 콘택홀 제조시 질화막을 식각 정지층으로 하여 산화막 스페이서를 제거하여 설계여유도를 확보할 수 있는 반도체 소자의 콘택홀 형성방법에 관한 것이다.

Description

반도체 소자의 콘택홀 형성 방법
제1a도 및 제1b도는 종래 반도체 소자의 콘택홀 형성방법을 설명하기 위한 소자의 단면도.
제2a도 내지 제2d도는 본 발명에 의한 반도체 소자의 콘택홀 형성방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 실리콘 기판 12 : 게이트 산화막
13 : 게이트 전극 14 : 질화막
15 : 저농도 불순물 영역 16 : 산화막 스페이서
17 : 고농도 불순물 영역 18 : 절연층
19 : 콘택홀
본 발명은 반도체 소자의 콘택홀 형성방법에 관한 것으로, 특히 불순물 이온주입영역과 게이트 전극을 동시에 접속하기 위한 콘택홀 제조시 질화막을 식각 정지층으로 하여 산화막 스페이서를 제거하여 설계여유도를 확보할 수 있는 반도체 소자의 콘택홀 형성방법에 관한 것이다.
종래에는 제1a도에 도시한 바와같이 실리콘 기판(1)상에 소정패턴의 게이트 산화막(2) 및 게이트 전극(3)을 형성한 다음 저농도 불순물 이온을 주입하고, 산화막 스페이서(4)를 형성한 후에 고농도 불순물 이온을 주입하여 불순물 이온주입영역(5)을 형성하고, 전체구조 상부에 절연층(6)을 형성한 다음 사진시각법으로 콘택홀(7)을 형성한 상태를 도시한 것이다.
이러한 상태하에서 콘택홀(7)의 셜계여유도를 확보하기 위하여 습식각법으로 상기 스페이서(4)를 제거하는데, 제1b도에 도시된 바와같이 게이트 산화막(2)이 일부 식각되어져 언더 컷(under cut)현상이 발생되어 소자의 특성 및 신뢰성에 악영향을 주게되는 단점이 있다.
따라서, 본 발명은 산화막 스페이서를 식각하여 콘택홀의 설계여유도를 확보하면서 상기한 단점을 해소할 수 있는 콘택홀 형성방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 콘택홀 형성방법은 실리콘 기판(11)상에 게이트 산화막(12) 및 게이트 전극(13)을 형성한 다음 전체구조 상부에 질화막(14)을 얇게 증착하는 단계와, 상기 단계로부터 저농도 불순물 이온을 주입하여 저농도 불순믈 영역(15)을 형성한 후 산화막 스페이서(16)를 형성하고, 이후 고농도 불순물 이온을 주입하여 고농도 불순물 영역(17)을 형성하는 단계와, 상기 단계로부터 전체구조 상부에 절연층(18)을 형성한 다음 상기 질화막(14)을 식각 정지층으로 한 사진식각법으로 불순물 영역(15 및 17)과 게이트 전극(13)의 상부가 일부 노출되는 콘택홀(19)을 형성하는 단계와, 상기 단계로부터 산화막 스페이서(16)를 습식식각으로 제거하고, 반응성 이온식각으로 불순물 영역(15 및 17)과 게이트 전극(13) 상부에 노출된 질화막(14)을 제거하는 단계로 이루어지는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제2a도 내지 제2d도는 본 발명에 의한 반도체 소자의 콘택홀 형성방법을 설명하기 위한 소자의 단면도로서, 제2a도는 실리콘 기판(11)상에 소정패턴의 게이트 산화막(12) 및 게이트 전극(13)을 형성한 다음 소정두께의 질화막(14)을 전체구조 상부에 증착하고, 저농도 불순물 이온을 주입하여 저농도 불순물 영역(15)을 형성한 상태를 도시한 것이다.
제2b도는 전체구조 상부에 산화막을 증착한 다음 질화막(14)을 식각 정지층으로 한 스페이서 식각으로 산화막 스페이서(16)를 형성하고, 이후 고농도 불순물 이온을 주입하여 고농도 불순물 영역(17)을 형성한 상태를 도시한 것이다.
제2c도는 전체구조 상부에 절연층(18)을 형성한 다음 상기 질화막(14)을 식각 정지층으로 한 사진식각법으로 불순물 영역과 게이트 전극의 상부가 일부 노출되는 콘택홀(19)을 형성한 상태를 도시한 것이다.
제2d도는 상기 산화막 스페이서(16)를 상기 질화막(14)을 식각 정지층으로 하여 HF 또는 BOE로 제거한 다음, CF4와 O2개스를 사용한 반응성 이온식각(RIE)으로 불순물 영역(15 및 17)과 게이트 전극(13) 상부에 노출된 질화막(14)을 제거하여 설계 여유도가 확보된 콘택홀(19)을 형성한 상태를 도시한 것이다.
상술한 바와같이 질화막을 식각 정지층으로 하여 산화막 스페이서를 습식식각으로 제거하므로써 게이트 전극 하부의 게이트 산화막이 과도식각되는 언더 컷 현상을 방지하여 설계 여유도를 확보할 수 있어 소자의 특성 및 제조수율을 향상시킬 수 있다.

Claims (2)

  1. 설계여유도를 확보하기 위한 반도체 소자의 콘택홀 형성방법에 있어서, 실리콘 기판(11)상에 게이트 산화막(12) 및 게이트 전극(13)을 형성한 다음 전체구조 상부에 질화막(14)을 얇게 증착하는 단계와, 상기 단계로부터 저농도 불순물 이온을 주입하여 저농도 불순물 영역(15)을 형성한 후 산화막 스페이서(16)를 형성하고, 이후 고농도 불순물 이온을 주입하여 고농도 불순물 영역(17)을 형성하는 단계와, 상기 단계로부터 전체구조 상부에 절연층(18)을 형성한 다음 상기 질화막(14)을 식각 정지층으로 한 사진식각법으로 불순물 영역(15 및 17)과 게이트 전극(13)의 상부가 일부 노출되는 콘택홀(19)을 형성하는 단계와, 상기 단계로부터 산화막 스페이서(16)를 습식식각으로 제거하고, 반응성 이온식각으로 불순물 영역(15 및 17)과 게이트 전극(13) 상부에 노출된 질화막(14)을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  2. 제1항에 있어서, 상기 반응성 이온식각은 CF4와 O2개스를 사용하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
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