KR960013943B1 - 박막 트랜지스터 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1a도 내지 제1e도는 본 발명에 의한 박막 트랜지스터를 제조하는 단계를 나타낸 횡단면도.
제2도는 본 발명에 의해 제조된 박막 트랜지스터의 종단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : TFT 채널 폴리
3 : TFT 게이트 옥사이드 4 : 제1 TFT 게이트 폴리
5 : 포토레지스트 6 : 노드 콘택홀
7 : 네이티브 옥사이드 8 : 제2 TFT 게이트 폴리
9 : 소오스/드레인 영역
본 발명은 반도체 소자의 박막 트랜지스터 제조방법에 관한 것으로, 특히 고집적 SRAM 셀의 톱 게이트형(Top Gate Type) 박막 트랜지스터(이하 TFT라 칭함)의 제조시 TFT 게이트 옥사이드의 질(quality)을 향상시킬 수 있는 반도체 소자의 박막 트랜지스터를 제조하는 방법에 관한 것이다.
일반적으로, 박막 트랜지스터는 크게 버텀 게이트형(Bottom Gate Type)과 톱 게이트형(Top Gate Type)그리고 듈 게이트형(Dual Gate Type)으로 나눌 수 있는데, 현재 주로 사용되고 있는 것은 버텀 게이트형 박막 트랜지스터이다. 이 버텀 게이트형 박막 트랜지스터는 TFT 게이트 옥사이드를 증착한 후 버팅 콘택(Butting Contact)을 사용하여 노드 콘택(NODE Contact) 부위에서 TFT 게이트 폴리와 TFT 채널 폴리를 연결하는데, 이 공정에서 TFT 게이트 폴리의 표면에 네이티브 옥사이드(native oxide)가 자라게 되어, 이를 제거하기 위해 상기 TFT 채널 폴리를 TFT 게이트 폴리에 연결하기전에 HF 식각공정을 실시해야 한다. 이때 네이티브 옥사이드가 제거됨은 물론 TFT 게이트 옥사이드도 어느정도 식각되어짐에 따라 TFT 게이트 옥사이드의 두께 균일도(uniformity)가 떨어져 제조된 박막 트랜지스터의 안정된 특성을 얻는데 어려움이 있다.
본 발명에 적용될 톱 게이트형 박막 트랜지스터의 종래 제조방법은 실리콘 기판상에 TFT 채널 폴리를 증착한 후 그 상부에 TFT게이트 옥사이드를 증착하고, TFT 채널 폴리상의 TFT 게이트 옥사이드의 소정부분을 식각하여 TFT 게이트 폴리가 연결될 노드 콘택 부위를 형성한다. 이때 노드 콘택 부위의 TFT 채널 폴리 표면에 네이티브 옥사이드가 생성되어, 이를 제거하기 위해 HF 식각공정을 실시해야 한다. HF 식각공정시 네이티브 옥사이드는 물론 노출된 TFT' 게이트 옥사이드로 어느정도 불균일하게 긴각되어짐에 따라 TFT 게이트 옥사이드의 두께 균일도가 떨어져 제조된 박막 트랜지스터의 안정된 특성을 얻는데 어려움이 따른다.
따라서, 본 발명은 노드 콘택 부위의 TFT 채널 표면에 생성된 네이티브 옥사이드 제거시 TFT 게이트 옥사이드의 식각을 방지하기 위해, TFT 게이트 옥사이드 증착 후 시간지연없이 얇은 제1 TFT 게이트 폴리를 증착하고, 이후 노드 콘택 마스크를 사용하여 노드 콘택 부위를 형성한 다음, TFT 채널 폴리 표면에 생성된 네이티브 옥사이드를 제거하기 위한 HF 식각공정을 실시한 후 제2 TFT 게이트 폴리를 증착 패턴화하는 2단계 TFT 게이트 폴리 증착방법을 이용한 톱 게이트형 박막 트랜지스터를 제조하는 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 박막 트랜지스터 제조방법은 실리콘 기판(1)상에 TFT 채널 폴리(2)를 증착한 다음, TFT 채널 폴리 마스크를 사용하여 상기 실리콘 기판(1)의 일부가 노출되도록 상기 TFT 채널 폴리(2)를 패턴화하는 단계와, 상기 패턴화된 TFT 채널 폴리(2) 및 노출된 실리콘 기판(1) 상부 전반에 걸쳐 TFT 게이트 옥사이드(3)를 증착한 후, 시간지연없이 상기 TFT 게이트 옥사이드(3) 상부에 제1 TFT 게이트 폴리(4)를 얇게 증착하는 단계와, 상기 제1 TET 게이트 폴리(4) 상부에 포토레지스트(5)를 도포한 후, 노드 콘택 마스크를 사용하여 상기 포토레지스트(5)를 패턴화된 다음, 상기 패턴화된 포토레지스트(5)를 이용하여 식각공정으로 상기 제1 TFT 게이트 폴리(4)와 상기 TFT 게이트 옥사이드(3)의 노출부분을 식각하여 하부의 TFT 채널 폴리(2)의 일부분이 노출된 노프 콘택홀(6)을 형성하고, 상기 노드 콘택홀(6)의 TFT 채널 폴리(2)의 표면에 네이티브 옥사이드(7)가 생성되는 단계와, 상기 패턴화된 포토레지스트(5)를 제거한 후, HF 식각공정으로 제1 TFT 게이트 폴리(4)를 TFT 게이트 옥사이드(3)의 식각 보호층으로 하여 상기 TFT 채널 폴리(2) 표면에 생성된 네이티브 옥사이드(7)를 제거하는 단계와, 상기 네이티브 옥사이드(7)를 제거한 상태에서 노드 콘택홀(6)을 통해 하부의 TFT 채널 폴리(2)와 연결되도록 전채구조 상부에 제2 TFT 게이트 폴리(8)를 증착한 후, 게이트 폴리 불순물을 이온주입공정으로 주입하는 단계와, TFT 게이트 폴리 마스크를 사용하여 상기 TFT 게이트 옥사이드(3)의 일부가 노출되도록 상기 제1 및 2 TFT 게이트 폴리(4 및 8)를 패턴화하고, 상기 패턴화된 제2TFT 게이트 폴리(8)를 마스크로 TFT 소오스/드레인 불순물 이온주입공들 실시하여 하부의 노출된 TFT 채널 폴리(2)를 소오스/드레인 영역(9)으로 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 본 발명을 첨부된 포면을 참조하여 상세히 설명하기로 한다.
제la도 내지 제1e도는 본 발명에 의한 박막 트랜지스터를 제조하는 단계를 도시한 횡단면도로서, 제1a도는 실리콘 기판(1)상에 TFT 채널 폴리(2)를 증착한 다음, 문턱전압 조절용 이온주입공정과 LDO(Light Doped Oxide)주입 마스크로 사용한 LDO주입공정을 실시한 후, TFT 채널 폴리 마스크를 사용하여 상기 실리콘 기판(1)의 일부가 노출되도록 상기 TFT 채널 폴리(2)를 패턴화한 상태를 도시한 것이다.
제1b도는 상기 패턴화된 TFT 채널 폴리(2) 및 노출된 실리콘 기판(1) 상부 전반에 걸쳐 TFT 게이트 옥사이드(3)를 증착한 후, 시간지연없이 상기 TFT 게이트 옥사이드(3) 상부에 제1TFT 게이트 폴리(4)를 얇게 증착한 상태를 도시한 것이다.
제1c도는 상기 제1 TFT 게이트 폴리(4) 상부에 포토레지스트(5)를 도포한 후, 노드 콘택 마스크를 사용하여 상기 포토레지스트(5)를 패턴화한 다음, 상기 패턴화한 포토레지스트(5)를 이용하여 식각공정으로 상기 제1 TFT 게이트 폴리(4)의 노출부분을 식각하고, 이어서 상기 TFT 게이트 옥사이드(3)의 노출부분을 식각하여 하부의 TFT 채널 폴리(2)의 일부분이 노출된 노드 콘택홀(6)을 형성한 상태를 도시한 것이다.
이때, 상기 노드 콘택홀(6)의 TFT 채널 폴리(2)의 표면에는 네이티브 옥사이드(7)가 생성된다.
제1d도는 상기 패턴화된 포토레지스트(5)를 제거한 후, TFT 채널 폴리(2) 표면에 생성된 네이트브 옥사이드(7)를 HF 식각공정을 실시하여 제거한 상태를 도시한 것이다.
여기서 주목해야 할 점은 네이트브 옥사이드(7) 제거 공정시 제1 TFT 게이트 옥사이드(3)는 두께의 균일도를 유지하게 되어 박막 트랜지스터의 특성을 안정화하는데 기여한다.
제1e도는 상기 제1d도의 구조하에서 전반적으로 TFT게이트 폴리(8)를 증착한 후, 게이트 폴리 불순물을 이온주입공정으로 제2 TFT 게이트 폴리(4 및 8)의 패턴화 및 소오스/드레인 영역을 형성하는 공정을 진행하여 박막 트랜지스터를 완성하는데, 상술한 횡단면도에서는 소오스/드레인 영역이 나타나지 않아 종단면을 도시한 제2도를 참조하여 설명하기로 한다.
제2도는 본 발명에 의해 제조된 박막 트랜지스터의 종단면도로서, 상기 제1e도의 공정단계로부터 TFT 게이트 폴리 마스크를 사용하여 상기 TFT 게이트 옥사이드(3)의 일부가 노출되도록 상기 제1 및 2 TFT 게이트 폴리(4 및 8)를 패턴화하고, 상기 패턴화된 TFT 게이트 폴리(8)를 마스크로 TFT 소오스/드레인 불순물 이온주입공정을 실시하여 하부의 노출된 TFT 채널 폴리(2)를 소오스/드레인 영역(9)으로 형성하여, 제1 및 2 TFT 게이트 폴리(4 및 8)와 소오스/드레인 영역(9)으로 된 박밤 트랜지스터를 형성한 상태를 도시한 것이다.
상술한 바와같이 본 발명은 TFT 게이트 옥사이드를 보호하기 위해 2단계 TFT 게이트 폴리 증착방법을 이용하므로써, 즉, TFT 게이트 옥사이드상에 얇은 제1 TFT 게이트 폴리를 시간지연없이 형성하여 TFT 게이트 옥사이드의 식각보호층 역할을 하게 하므로써, TFT 게이트 옥사이드의 두께의 균일도를 유지하여 박막 트랜지스터의 특성을 형상시킬 수 있다.
Claims (1)
- 박막 트랜지스터 제조방법에 있어서, 실리콘 기판(1)상에 TFT 채널 폴리(2)를 증착한 다음, TFT 채널 폴리 마스크를 사용하여 상기 실리콘 기판(1)의 일부가 노출되도록 상기 전반에 걸쳐 TFT 게이트 옥사이드(3)를 증착한 후, 시간지연없이 상기 TFT 게이트 옥사이드(3) 상부에 제1 TFT 게이트 폴리(4)를 얇게 증착하는 단계와, 상기 제1 TFT 게이트 폴리(4) 상부에 포토레지스트(5)를 도포한 후, 노드 콘택 마스크를 사용하여 상기 포토레지스트(5)를 패턴화한 다음, 상기 패턴화된 포토레지스트(5)를 이용하여 식각공정으로 상기 제1 TFT 게이트 폴리(4)와 상기 TFT 게이트 옥사이드(3)의 노출부분을 식각하여 하부의 TFT 채널 폴리(2)의 일부분이 노출된 노드 콘택홀(6)을 형성하고, 상기 노드 콘택홀의 TFT 채널 폴리(2)의 표면에 네이티브 옥사이드(7)가 생성되는 단계와, 상기 패턴화된 포토레지스트(5)를 제거한 후, HF 식각공정으로 제1 TFT 게이트 폴리(4)를 TFT 게이트 옥사이드(3)의 식각보호층으로 하여 상기 TFT 채널 폴리(2) 표면에 생성된 네이티브 옥사이드(7)를 제거하는 단계와, 상기 네이티브 옥사이드(7)를 제거한 상태에서 노드 콘택홀(6)을 XD해 하부의 TFT 채널 폴리(2)와 연결되도록 전체구조 상부에 제2 TFT 게이트 폴리(8)를 증착한 후, 게이트 폴리 불순물을 이온주입공성으로 주입하는 단계와, TFT 게이트 폴리 마스크를 상용하여 상기 TFT게이트 옥사이드(3)의 일부가 노출되도록 상기 제1 및 제2 TFT 게이트 폴리(4 및 8)를 패턴화하고, 상기 패턴화된 제2 TFT 게이트 폴리(8)를 마스크로 TFT 소오스/드레인 불순물 이온주입공정을 실시하여 하부의 노출된 TFT 채널 폴리(2)를 소오스/드레인 영역99)으로 형성하는 단계로 이루어지는 것을 특징으로 하는 박막 트랜지스터 제조방법.
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