KR100205346B1 - 반도체 장치의 웰 제조 방법 - Google Patents

Abstract

반도체 소자의 제작의 필수 공정인 웰 제조방법에 관한 것으로서, 특히 격리특성과 공정 단순화를 이룰 수 있는 반도체 장치의 웰 제조방법을 개시한다.

이와 같은 본 발명에 따른 반도체 장치의 웰 제조방법은 제1도전형 기판상에 산화막과 질화막을 차례로 형성하고, 상기 질화막을 패터닝하여 필드 산화막을 형성하는 단계; 상기 필드 산화막 및 패터닝된 산화막과 질화막을 포함한 제1도전형 기판 전면에 제1 감광막을 도포하고 소정영역을 선택식각하여 제2도전형 제1불순물 주입층을 형성하는 단계; 상기 필드 산화막 및 패터닝된 산화막과 질화막을 포함한 제1도전형 기판 전면에 제2 감광막을 도포하여 제1도전형 웰 영역을 패터닝하는 단계; 상기 제1도전형 웰 영역의 제1도전형 기판내에 이온 주입 공정으로 제1도전형 제1불순물 주입층을 형성하고 상기 제1도전형 제1불순물 주입층 상부에 이온 주입 공정으로 제1도전형 제2불순물 주입층을 형성하는 단계; 상기 필드 산화막 및 패터닝된 산화막과 질화막을 포함한 제1도전형 기판 전면에 제3 감광막을 도포하여 제2도전형 웰 영역을 패터닝하는 단계; 상기 제2도전형 웰 영역의 제1도전형 기판 내에 이온 주입 공정으로 제2도전형 제2불순물 주입층을 형성하고 상기 제2도전형 제2불순물 주입층 상부에 이온 주입 공정으로 제2도전형 제3 불순물 주입층을 형성하는 단계; 상기 제1도전형 기판 전면에 잔류하는 상기 산화막과 질화막을 제거하는 단계; 어닐링 공정을 실시하여 상기 제1도전형 불순물 주입층 및, 제2도전형 불순물 주입층을 확산하여 제1도전형 웰 및, 제2도전형 웰을 형성하는 단계를 포함하여 이루어진다.

Description

반도체 장치의 웰(well) 제조방법

제1a∼d도는 종래기술에 의한 웰 제조방법을 나타낸 공정단면도.

제2a∼d도는 본 발명의 실시예에 따른 웰 제조방법을 나타낸 공정단면도.

* 도면의 주요부분에 대한 부호의 설명

201 : 제1도전형 기판 202 : 산화막

202a : 필드 산화막 203 : 질화막

204, 204a, 204b : 제1, 제2, 제3감광막 205 : 제2도전형 제1불순물 주입층

206 : 제1도전형 제1불순물 주입층 207 : 제1도전형 제2불순물 주입층

208 : 제2도전형 제2불순물 주입층 209 : 제2도전형 제3 불순물 주입층

210 : P 웰 영역 211 : N 웰 영역

본 발명은 반도체 장치의 웰 제조방법에 관한 것으로서, 공정 단순화 및, 격리(Isolation)특성을 게선할 수 있도록 한 반도체 장치의 웰 제조방법에 관한 것이다.

이하 첨부된 도면을 참고로 하여 종래의 웰 제조방법을 알아본다.

제1a 내지 d도는 종래 기술에 의한 웰 제조방법을 나타낸 공정단면도이다.

구체적으로 제1a도는 반도체기판에 패드산화막과 질화막을 형성하고, 필드산화막을 형성시킬 영역에만 패드산화막과 질화막이 남도록 패드산화막과 질화막을 선택적으로 패터닝한 후에 필드산화막(102)을 형성하고 질화막을 제거한 상태이다. 이때 패드산화막은 그대로 남아있다.

제1b도는 N 쉴드 영역을 형성하는 단계를 도시한 것으로서, 반도체 기판(101) 전면에 감광막(103)을 도포한 후, N 쉴드 영역(104)을 패터닝 하는 제1 공정과 상기 N 쉴드 영역(104) 형성을 위한 이온 주입을 실시하는 제2 공정으로 진행된다. 이후에 패드산화막을 제거하고 반도체기판의 전면에 희생산화막을 형성한다.

제1c도는 N 웰 형성 단계를 도시한 것으로서, 상기 기판(101)상에 제2 감광막(103a)을 도포하고 N 웰(105) 영역을 패터닝 하는 제1 공정과 이온 주입을 실시하는 제2 공정으로 진행된다.

제1d도는 P 웰 형성 단계를 도시한 것으로서, 상기 기판(101)상에 제3 감광막(103b)을 도포하고 P 웰(106) 영역을 패터닝 하는 제1 공정과 이온 주입을 실시하는 제2 공정으로 진행된다. 이후에 도면에는 기재되지 않았지만 희생산화막을 제거하고 게이트산화막을 증착한 후에 소자제조를 위한 공정을 진행한다.

상기와 같은 종래기술에서 도면에는 도시되지 않았지만 필드 산화막 형성후, 질화막(nitride)을 제거한 후에 웰 및, 문턱전압 조절을 위한 이온 주입을 하는데 이때 격리 특성을 개선하기 위하여 이온 주입된 도우펀트들이 필드 산화막 밑에 있도록 하고자 할 때에 필드 산화막의 가장자리에는 도우펀트들이 존재하지 않게 되어 이로 인한 격리 특성 저하가 생긴다.

또한 질화막과 패드산화막을 제거한 후 또 다시 새로운 희생산화막을 성장한 후 이온 주입이 이루어지기 때문에 게이트산화막의 성장 이전에 패드산화막 제거공정과 희생산화막 제거공정을 할 때 필드산화막도 소량 제거되어서 격리 특성 저하가 가중된다.

이에 본 발명은 상기 종래의 문제점을 해결하기 위하여 안출한 것으로서, 격리 특성 및, 공정 단순화를 꾀할 수 있는 반도체 장치의 웰 제조방법을 제공하는데 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 웰 제조방법은 제1도전형 기판 상에 산화막과 질화막을 차례로 형성하고, 상기 질화막을 패터닝하여 필드 산화막을 형성하는 단계; 상기 필드 산화막 및 패터닝된 산화막과 질화막을 포함한 제1도전형 기판 전면에 제1 감광막을 도포하고 소정영역을 선택식각하여 제2도전형 제1불순물 주입층을 형성하는 단계; 상기 필드 산화막 및 패터닝된 산화막과 질화막을 포함한 제1도전형 기판 전면에 제2 감광막을 도포하여 제1도전형 웰 영역을 패터닝하는 단계; 상기 제1도전형 웰 영역의 제1도전형 기판내에 이온 주입 공정으로 제1도전형 제1불순물 주입층을 형성하고 상기 제1도전형 제1불순물 주입층 상부에 이온 주입 공정으로 제1도전형 제2불순물 주입층을 형성하는 단계; 상기 필드 산화막 및 패터닝된 산화막과 질화막을 포함한 제1도전형 기판 전면에 제3 감광막을 도포하여 제2도전형 웰 영역을 패터닝하는 단계; 상기 제2도전형 웰 영역의 제1도전형 기판 내에 이온 주입 공정으로 제2도전형 제2불순물 주입층을 형성하고 상기 제2도전형 제2불순물 주입층 상부에 이온 주입 공정으로 제2도전형 제3 불순물 주입층을 형성하는 단계; 상기 제1도전형 기판 전면에 잔류하는 상기 산화막과 질화막을 제거하는 단계; 어닐링 공정을 실시하여 상기 제1도전형 불순물 주입층 및, 제2도전형 불순물 주입층을 확산하여 제1도전형 웰 및, 제2도전형 웰을 형성하는 단계를 포함하여 이루어진다.

이하 첨부한 도면을 참조하여 본 발명을 더욱 상세하게 설명하면 다음과 같다.

제2a 내지 d도는 본 발명의 실시예에 따른 웰 제조방법을 설명하기 위해 도시한 공정단면도이다.

제2a도는 P형 실리콘 기판내에 제 IN형 불순물 주입층을 형성하는 단계를 도시한 것으로서, 제1도전형(P형) 기판(201)상에 산화막(202)과 질화막(203)을 순차적으로 형성하고, 상기 질화막(203)을 패터닝하여 섬 모양의 필드 산화막(202a)을 형성하는 제1 공정 및 상기 필드 산화막(202a)을 포함한 상기 제1도전형(P형) 기판(201) 전면에 제1 감광막(204)을 도포하고 소정영역을 선택 식각하여 제2도전형(N형) 제1불순물 주입층(205)을 형성하는 제2 공정으로 진행된다.

보다 구체적으로 상기 제1 공정진행시 상기 섬 모양의 필드 산화막(202a)을 형성한 후에 상기 질화막(203)을 제거하지 않은 상태에서 상기 제2 공정을 진행한다.

상기 제2 공정 진행시 상기 제2도전형(N형) 제1불순물 주입층(205)을 형성하는 도우펀트(dopant)는 0.5∼4.0 MeV의 에너지를 갖고 도우펀트량은 10¹²∼10¹⁴인 5족의 불순물로 이온 주입하는 것이 바람직하다.

제2b도는 제 1P 및 제 2P형 불순물 주입층을 형성하는 단계를 도시한 것으로서, 상기 필드 산화막(202a)을 포함한 P형 실리콘 기판(201) 전면에 제2 감광막(204a)을 도포하여 P 웰 영역(210)을 패터닝하는 제1 공정, 상기 P 웰 영역(210)의 P형 실리콘 기판(201)내에 이온 주입 공정으로 제1도전형(P형) 제1불순물 주입층(206)을 형성하는 제2 공정 및, 상기 제1도전형(P형) 제1불순물 주입층(206) 상부에 이온 주입 공정으로 제1도전형(P형) 제2불순물 주입층(207)을 형성하는 제3 공정으로 진행된다.

구체적으로 제2 공정 진행시 제1도전형(P형) 제1불순물 주입층(206)을 형성하는 도우펀트(dopant)는 0.1∼4.0 MeV의 에너지를 갖고 도우펀트량은 10¹²∼10¹⁴인 3족의 불순물로 이온 주입하는 것이 바람직하다.

또한, 제3 공정 진행시 제1도전형(P형) 제2불순물 주입층(207)을 형성하는 도우펀트(dopant)는 상기 필드 산화막(202a) 밑에 위치할 수 있도록 상기 필드 산화막 두께에 따른 에너지를 갖도록 조절하며, 도우펀트량은 10¹²∼10¹⁴인 3족의 불순물로 이온 주입하는 것이 바람직하다.

상기 제1도전형 제1불순물 주입층과 제1도전형(P형) 제2불순물 주입층 형성시 두 단계의 이온 주입 공정을 한 단계의 공정으로 진행할 수 있다.

제2c도는 제2도전형(N형) 제2 불순물 및, 제2도전형(N형) 제3 불순물 주입층을 형성하는 단계를 도시한 것으로서, 상기 필드 산화막(202a)을 포함한 P형 실리콘 기판(201) 전면에 제3 감광막(204b)을 도포하여 N 웰 영역(211)을 패터닝하는 제1 공정, 상기 N 웰 영역(211)의 P형 실리콘 기판(201) 내에 이온 주입 공정으로 제2도전형(N형) 제2 불순물 주입층(208)을 형성하는 제2 공정 및, 상기 제2도전형(N형) 제2 불순물 주입층(208) 상부에 이온 주입 공정으로 제2도전형(N형) 제3 불순물 주입층(209)을 형성하는 제3 공정으로 진행된다.

제2 공정 진행시 제2도전형(N형) 제2 불순물 주입층(208)을 형성하는 도우펀트(dopant)는 0.1~4.0 MeV의 에너지를 갖고 도우펀트량은 10¹²~10¹⁴인 5족의 불순물로 이온 주입하는 것이 바람직하다.

또한, 제3 공정 진행시 제2도전형(N형) 제3 불순물 주입층(209)을 형성하는 도우펀트(dopant)는 상기 필드 산화막(202a) 밑에 위치 할 수 있도록 상기 필드산화막 두께에 따른 에너지를 갖도록 조절하며, 도우펀트량은 10¹¹~10¹⁴인 5족의 불순물로 이온 주입하는 것이 바람직하다.

상기 제1도전형 제1 불순물 및, 제2 불순물 주입층 형성시 두 단계의 이온 주입 공정을 한 단계의 공정으로 진행할 수 있다.

제2도(d)는 본 발명에 의한 웰 제조방법의 최종적인 단면도를 도시한 것으로서, 어닐링 공정을 실시하여 상기 제2도전형 제1, 제2, 제3 불순물 주입층 및, 제1도전형 제1, 제2불순물 주입층을 확산하여 N 웰 및, P 웰을 형성한다.

이상 상술한 본 발명에 의하면 필드산화막 형성 후 게이트산화막 형성전까지 필드산화막을 형성할 때 마스크로 사용된 산화막(202)과 질화막((203)을 그대로 남겨둔 상태에서 웰이온 주입공정을 하므로 종래에 희생산화막 형성과 제거공정을 단축하여 공정을 단순화할 수 있고 또한 희생산화막 제거시에 필드산화막이 제거되어 격리특성이 저하되는 것을 방지할 수 있다.

본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야의 통상의 지식을 가진 자에 의하여 가능하다.

Claims (7)

1. 제1도전형 기판 상에 산화막과 질화막을 차례로 형성하고, 상기 질화막을 패터닝하여 필드 산화막을 형성하는 단계; 상기 필드 산화막 및 패터닝된 산화막과 질화막을 포함한 제1도전형 기판 전면에 제1 감광막을 도포하고 소정영역을 선택식각하여 제2도전형 제1불순물 주입층을 형성하는 단계; 상기 필드 산화막 및 패터닝된 산화막과 질화막을 포함한 제1도전형 기판 전면에 제2 감광막을 도포하여 제1도전형 웰 영역을 패터닝하는 단계; 상기 제1도전형 웰 영역의 제1도전형 기판내에 이온 주입 공정으로 제1도전형 제1불순물 주입층을 형성하고 상기 제1도전형 제1불순물 주입층 상부에 이온 주입 공정으로 제1도전형 제2불순물 주입층을 형성하는 단계; 상기 필드 산화막 및 패터닝된 산화막과 질화막을 포함한 제1도전형 기판 전면에 제3 감광막을 도포하여 제2도전형 웰 영역을 패터닝하는 단계; 상기 제2도전형 웰 영역의 제1도전형 기판내에 이온 주입 공정으로 제2도전형 제2불순물 주입층을 형성하고 상기 제2도전형 제2불순물 주입층 상부에 이온 주입 공정으로 제2도전형 제3 불순물 주입층을 형성하는 단계; 상기 제1도전형 기판 전면에 잔류하는 상기 산화막과 질화막을 제거하는 단계; 어닐링 공정을 실시하여 상기 제1도전형 불순물 주입층 및, 제2도전형 불순물 주입층을 확산하여 제1도전형 웰 및, 제2도전형 웰을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 웰(well) 제조방법.
2. 제1항에 있어서, 상기 제1 및, 제2도전형 불순물 주입층 형성시 이온 주입되는 불순물은 ITF용 도우펀트를 이용하는 것을 특징으로 하는 반도체 장치의 웰(well) 제조방법.
3. 제1항에 있어서, 상기 제2도전형 제1불순물 주입층 형성시 0.5∼4.0 MeV의 에너지를 갖고 도우펀트량은 10¹²∼10¹⁴인 불순물로 이온 주입하는 것을 특징으로 하는 반도체 장치의 웰(well) 제조방법.
4. 제1항에 있어서, 상기 제2도전형 제2불순물 주입층 형성시 0.1∼4.0 MeV의 에너지를 갖고 도우펀트량은 10¹²∼10¹⁴인 불순물로 이온 주입하는 것을 특징으로 하는 반도체 장치의 웰(well) 제조방법.
5. 제1항에 있어서, 상기 제2도전형 제3 불순물 주입층 형성시 도우펀트가 상기 필드 산화막 밑에 위치할 수 있도록 상기 필드 산화막 두께에 따른 에너지를 갖도록 조절하며 도우펀트량은 10¹²∼10¹⁴인 불순물로 이온 주입하는 것을 특징으로 하는 반도체 장치의 웰(well) 제조방법.
6. 제1항에 있어서, 상기 제1도전형 제1불순물 및, 제2불순물 주입층 형성시 두 단계의 이온 주입 공정을 한 단계의 공정으로 진행할 수 있는 것을 특징으로 하는 반도체 장치의 웰(well) 제조방법.
7. 제1항에 있어서, 상기 제2도전형 제2불순물 및, 제3 불순물 주입층 형성시 두 단계의 이온 주입 공정을 한 단계의 공정으로 진행할 수 있는 것을 특징으로 하는 반도체 장치의 웰(well) 제조방법.