KR19980030516A - 반도체 소자의 웰 형성 방법 - Google Patents

반도체 소자의 웰 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 웰 형성에 관한 것으로서, 특히 빌리(BILLI)구조의 웰(Well)에서 웰 프로파일의 조정이 정확하게 이루어지도록 한 반도체 소자의 웰 형성 방법에 관한 것이다.
이와같은 본 발명의 반도체 소자의 웰 형성 방법은 소자 격리층을 사이에 갖는 서로 다른 도전성의 제 1웰, 제 2웰들을 형성하기 위한 이온 주입 공정을 다중의 감광막(MLR)을 마스크로 사용하여 실시하는 것으로 이루어져 마스크 스탭은 증가하지 않으면서도 다중감광막을 이용한 신축성 있는 두께조절에 의해 웰 프로파일을 정확하게 조절할 수 있고, 웰 형성을 위해 이온주입된 불순물층의 표준편차를 감소시켜 소자의 격리와 신뢰성을 크게 개선할 수 있는 효과가 있다.

Description

반도체 소자의 웰 형성 방법
본 발명은 반도체 소자의 웰 형성에 관한 것으로서, 특히 빌리(BILLI)구조의 웰(Well)에서 웰 프로파일의 조정이 정확하게 이루어지도록 한 반도체 소자의 웰 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 특성을 향상시키기 위해 반도체 기판에 소자를 직접형성하지 않고, 기판내에 기판과 반대 도전형의 불순물을 이온 주입하여 웰을 형성한 후 소자를 형성한다.
웰의 종류에는 그 형성 방법에 따라 그 특성을 달리하는 여러 가지가 있다.
먼저, 소자 격리 공정(LOCOS 등의)을 하기전에 기판의 전면 또는 부분적으로 이온 주입 및 확산 공정을 하여 형성하는 확산 웰(Diffused Well)이 있다.
그러나 상기와 같은 단순 확산 웰은 웰 프로파일의 조정 및 공정상의 불리함으로 현재의 소자 제조 공정에 그 적용의 한계를 드러내고 있다.
즉, 단일 웰(simple well) 또는 트윈 웰(twin well)은 이온 주입 공정후에 원하는 깊이까지 확산에 의해 형성한다. 그러나, 확산을 수직방향으로만 진행되는 것 뿐만 아니라, 수평방향으로도 일어나기 때문에 그 프로파일을 조절하기가 어렵다.
그리고 다른 하나는 소자 격리 공정을 실시한 후에 형성하는 것으로, 이온 주입 에너지를 크게 하여 마스크를 두 번을 사용하여 각각 도전형의 웰을 형성하는 리트로그레이드 웰(Retrograde Well)이 있다.
그리고 다른 하나는 리트로그레이드 웰과 비슷한 방법으로 형성되는 빌리(BILLI:Buried Implanted Layer for Lateral Isolation)구조의 리트로그레이드 웰(retrograde well)이 있다.
도 1에서와 같이, 빌리 구조의 웰은 마스크를 하나만을 사용하여 형성하는 것으로 소자 격리 공정을 실시한 후에 마스크를 하나만을 사용하여 도전형에 따라 이온 주입 에너지를 각각 다르게 하여 형성한 것이다.
즉, p웰 형성지역에 두꺼운 감광막을 덥고 n웰 형성시에는 이온이 감광막을 뚫고 들어가지 못할 정도의 에너지로서 리트로그레이드 웰(retrograde well)을 형성하고 p웰 형성시에는 이온이 감광막을 뚫고 들어갈 정도의 고 에너지를 사용하여 리트로그레이드 웰을 형성한다.
그러므로 상기와 같은 빌리 구조의 리트로그레이드 웰은 마스크 스텝수를 줄일 수 있어 공정의 단순화에 유리하다.(그에 따른 열 확산 공정 역시 줄일 수 있다.)
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 웰 형성 공정에 관하여 설명하면 다음과 같다.
도 2a 내지 도 2g는 종래 기숭의 반도체 소자의 웰의 공정 단면도이다.
먼저, 도 2a에서와 같이, p형 실리콘 기판(10) 상에 산화막을 열 성장 시킨 후, 로커스(LOCOS) 공정을 실시하여 필드 산화막(11)을 형성한다.
이어, 상기 필드산화막(11)이 형성된 p형 실리콘 기판(10)의 전면에 질화막(12)을 증착한다.
그리고 도 2b에서와 같이, p웰이 형성될 지역의 상기 질화막(12)상에 감광막(13)을 두껍게 증착한다. 이때, 감광막의 두께는 2㎛ 이상으로 한다.
이어, 도 2c에서와 같이, 상기 감광막(13)이 형성된 상기 p형 실리콘 기판(10) 전면에 인(P) 등의 5족이온을 이온 주입하여 상기 p형 실리콘 기판(10) 내에 n형 제 1불순물 주입층(14)을 형성한다.
그리고 다시 인(P) 등의 이온을 이온주입하여 n형 제 2불순물 주입층(15)을 형성한다.
이때, 상기 n형 제 1불순물 주입층(14) 및 n형 제 2불순물 주입층(15) 형성을 위한 이온 주입공정시 상기 감광막(13)을 뚫지 못할 정도의 에너지를 이용한다.
상기 감광막(13)이 형성된 영역에는 상기 감광막의 두께가 두꺼워서 상기 p형 실리콘 기판(10) 내로 이온주입이 이루어지지 않는다.
이어, 도 2d에서와 같이, p웰을 형성하기 위하여 보론(B) 등의 3족이온을 고에너지로 p형 실리콘 기판(10)내에 주입하여 p형 제 1불순물 주입층(16)을 형성한다.
그리고 다시 보론(B) 등의 이온을 이온주입하여 상기 p형 제 1불순물 주입층(16)위에 p형 제 2불순물 주입층(17)을 형성한다.
이어, 도 2에서와 같이, 상기 실리콘 기판 상의 질화막(12)과 감광막(13)을 제거하여 BILLI구조의 리트로그레이드 웰을 형성한다.
종래 기술의 반도체 소자의 웰 형성에 있어서는 마스크 스텝은 줄지만 이온 주입 공정에서 너무 두꺼운 감광막을 사용하기 때문에 투사 범위(projection range)를 정확히 조절하기가 매우 어려운 문제점이 있다.
또한, 이온주입된 불순물층의 표준편차(standard deviation)가 너무 커서 거의 보통의 확산 웰과 비슷하게 되어 소자 격리 특성이 좋지 않다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 다중감광막(Multi Layer Resist)을 이용하여 빌리(BILLI:Buried Implanted Layer for Lateral Isolation)구조의 웰의 이온 주입 프로파일이 정확하게 이루어지도록 한 반도체 소자의 웰 형성방법을 제공하는데 그 목적이 있다.
도 1은 일반적인 BILLI 구조의 리트로그레이드 웰의 구조를 나타낸 단면도
도 2a 내지 도 2e는 종래 기술의 반도체 소자의 웰의 공정 단면도
도 3은 본 발명의 반도체 소자의 웰의 공정 흐름도
도 4a 내지 도 4h는 본 발명에 따른 반도체 소자의 웰의 고정 단면도
*도면의 주요 부분에 대한 부호의 설명*
20:p형 실리콘 기판21:필드산화막
22:질화막23:제 1감광막
24:산화막25:제 2감광막
26:n형 제 1불순물 주입층27:n형 제 2불순물 주입층
28:p형 제 1불순물 주입층29:p형 제 2불순물 주입층
본 발명의 실시예에 따른 반도체 소자의 웰 형성 방법은 소자 격리층을 사이에 갖는 서로 다른 도전성의 제 1웰, 제 2웰들을 형성하기 위한 이온 주입 공정을 다중의 감광막(MLR)을 마스크로 사용하여 실시하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 실시예에 따른 반도체 소자의 웰 형성방법에 관하여 상세히 설명하면 다음과 같다.
도 3은 본 발명의 반도체 소자의 웰의 공정 흐름도이고, 도 4a내지 도 4h는 본 발명에 따른 반도체 소자의 웰의 공정 단면도이다.
도 3은 본 발명의 반도체 소자의 웰의 공정 흐름도를 나타낸 것으로, BILLI구조의 리트로그레이드 웰의 형성시에 마스크로 사용되는 감광막을 단층으로 두껍게 형성하는 것이 아니라 감광막을 복수층으로 하여 웰을 형성하는 공정 흐름을 보여준다.
다층의 감광막 마스크를 사용하여 웰을 형성하는 본 발명의 반도체 소자의 웰 형성 공정은 먼저, 도 4a에서와 같이, p형 실리콘 기판(20)상에 산화막을 열성장 시킨 후, 로커스[LOCOS]공정을 실시하여 필드산화막(21)을 형성한다.
이어, 도 4b에서와 같이, 상기 필드산화막(21)이 형성되 p형 실리콘 기판(20)의 전면에 질화막(22)을 증착한다.
그리고 도 4c에서와 같이, 상기 질화막(22)의 전면에 제 1감광막(23)을 증착한다. 이어, 상기 제 1감광막(23)상에 산화막(24) 및 제 2감광막(25)을 차례로 증착하여 다중감광막(Multi Layer Resist:MLR)을 형성한다.
이때, 상기 제 1감광막(23), 산화막(24) 및 제 2감광막(25)은 스핀 온 그래스(Spin On Glass:SOG) 공정으로 증착한다.
그리고 도 4d에서와 같이, 상기 제 2감광막(25)을 웰 패턴 마스크를 이용한 노광 및 현상 공정으로 패터닝하여 웰 패턴을 형성한 후, 도 4e와 같이, 상기 감광막(25)패턴을 마스크로 하여 상기 산화막(24)을 패터닝하고, 도 4f에서와 같이 상기 산화막(24)을 마스크로 이용하여 제 1감광막(23)을 도 4e 및 도 4f에서와 같이 선택적으로 제거한다.
이때, 제 2감광막(25)은 제 1감광막(23) 제거시에 자동으로 제거된다.
따라서 상기 p형 실리콘 기판(20) 상에 노출된 제 2감광막(25)을 제거하여 p웰 형성지역의 질화막(22)상부에만 제 1감광막(23)과 산화막(24)이 남도록 한다.
그리고 도 4g와 같이, 상기 패터닝되어 남겨진 제 1감광막(23), 산화막(24)을 마스크로 하여 n웰을 형성하기 위하여 p형 실리콘 기판(20)의 전면에 인(P) 등의 5족이온을 주입하여 상기 p형 실리콘 기판(20)내에 n형 제 1불순물 주입층(26)을 형성한 후, 다시 인(P) 등의 이온을 이온주입하여 n형 제 2불순물 주입층(27)을 형성한다.
이때, n형 제 1불순물 주입층(26) 형성시의 이온 주입 에너지 보다 n형 제 2불순물 주입층(27) 형성시의 이온 주입 에너지를 더 낮게 한다.
그리고 상기 제 1감광막(23)과 산화막(24)내에는 p형 실리콘 기판(20) 내로 이온주입되지 못한 n형의 불순물층이 각각 형성되어 진다.
이어, 도 4h에서와 같이, 상기 산화막(24)을 제거하여 제 1감광막(23)만을 남겨둔 후, P웰을 형성하기 위하여 보론(B)등의 3족이온을 주입하여 p형 제 1불순물 주입층(28)을 형성한 후, 다시 보롬(B) 등의 이온을 이온주입하여 p형 제 2불순물 주입층(29)을 형성한다.
이때, p형 제 1불순물 주입층(28)은 n형 불순물 이온 주입층(26)형성시 보다 이온 주입 에너지를 높게하고 p형 제 2불순물 주입층(29)은 n형 제 1불순물 주입층(26) 형성시 보다 이온 주입 에너지를 높게하고 p형 제 1불순물 주입층(28)보다 낮게 하여 형성한다.
그리고 상기 p형 제 1불순물 주입층(28)과 제 2 불순물 주입층(29)은 각각 n형 제 1불순물 주입층(26) 및 제 2 불순물 주입층(27)과 대칭적인 구조로 형성한다.
즉, n형 웰 영역의 n형 제 1, 제 2불순물 주입층(26)(27)과 p형 제 1, 제 2불순물 주입층(28)(29)이 동일 높이로 형성되도록 한다.
상기와 같은 이온 주입 에너지의 조절에 의하여 p형 불순물은 상기 제 1감광막(23)을 뚫고 p형 실리콘 기판(20)내로 주입된다.
그리고 상기 p형 제 1불순물 주입층(28) 및 제 2불순물 주입층(29)은 상기 n형 제 1불순물 주입층 하부에도 형성된다.
한편, 상기 산화막의 식각 제거 공정에성 상기 질화막(22)은 과도식각에 의한 상기 p형 실리콘 기판(20)의 보호막으로서의 역할을 하게된다.
상기의 산화막 식각공정은 p웰 형성을 위한 이온주입시 정확한 프로파일을 정의하고 최대한으로 표준편차(standard deviation)을 줄여서 확실한 격리특성을 얻고자하는 공정이다.
본 발명에 의한 반도체 소자의 웰 형성 방법에 의하면, 마스크 스텝은 증가 하지 않으면서도 다중감광막을 이용한 신축성 있는 두께조절에 의해 웰 프로파일을 정확하게 조절할 수 있고, 웰 형성을 위해 이온주입된 불순물층의 표준편차를 감소시켜 소자의 격리와 신뢰성을 크게 개선할 수 있는 효과가 있다.

Claims (8)

  1. 반도체 기판의 표면에 격리 질화막을 형성하는 단계;
    제 1, 2 웰 영역을 정의하여 제 2웰 영역의 기판상에 적어도 2개층 이상 적층된 마스크층을 형성하는 단계;
    제 1 도전형 불순물 이온 주입으로 상기 제 1웰 영역에 제 1 도전형 웰을 형성하는 단계;
    상기 마스크층의 일부층을 제거하고 제 2도전형 불순물 이온 주입으로 상기 제 2웰 영역에 제 2도전형 웰을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 웰 형성 방법.
  2. 제1항에 있어서, 제 2도전형 불순물 이온 주입은 제 1도전형 불순물 이온 주입시보다 이온 주입 에너지를 더 높게 하는 것을 특징으로 하는 반도체 소자의 웰 형성 방법.
  3. 제1항에 있어서, 제 2도전형 웰 형성시 제 1도전형 웰 하측의 기판에 제 2도전형 불순물층이 형성되도록 하는 것을 특징으로 하는 반도체 소자의 웰 형성 방법.
  4. 제1항에 있어서, 제 1도전형 웰과 제 2도전형 웰이 반도체 기판에 동일 깊이로 형성되도록 마스크 층의 두게와 제 2도전형 불순물 이온 주입 에너지를 조절하는 것을 특징으로 하는 반도체 소자의 웰 형성 방법.
  5. 제1항에 있어서, 마스크층을 형성하기 전에 반도체 기판의 전면에 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 웰 형성 방법.
  6. 제 1도전형 기판의 소자 격리 영역에 필드산화막을 형성하고 그를 포함하는 기판의 전면에 질화막을 형성하는 공정과,
    상기 질화막 상에 제 1감광막, 산화막, 제 2감광막으로 이루어진 다중의 감광막층을 형성하는 공정과,
    상기 제 2감광막을 패터닝하여 그를 마스크로 상기 산화막을 선택적으로 시각하고 노출된 제 1감광막 및 제 2 감광막을 제거하는 공정과,
    상기 패터닝되어진 제 1감광막, 산화막을 마스크로 하여 제 2도전형의 불순물을 이온 주입하여 기판과 반대 도전형의 제 1, 2웰을 형성하는 공정과,
    상기 산화막을 제거하고 제 1h전형의 불순물을 이온 주입하여 기판과 동일 도전형의 제 1, 2 웰을 형성하는 공정과,
    상기 제 1감광막 및 질화막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 웰 형성 방법.
  7. 제6항에 있어서, 상기 제 1감광막, 산화막 그리고 제 2감광막은 SOG 공정으로 증착하는 것을 특징으로 하는 반도체 소자의 웰 형성 방법.
  8. 제6항에 있어서, 기판과 동일 도전형의 웰을 형성하기 위한 이온 주입 공정은 감광막으로 이루어진 마스크를 뚫을 수 있을 정도의 이온 주입 에너지로 실시하는 것을 특징으로 하는 반도체 소자의 웰 형성 방법.
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