JPH10135346A - 半導体デバイスのウェル形成方法 - Google Patents

半導体デバイスのウェル形成方法

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JPH10135346A JP9236831A JP23683197A JPH10135346A JP H10135346 A JPH10135346 A JP H10135346A JP 9236831 A JP9236831 A JP 9236831A JP 23683197 A JP23683197 A JP 23683197A JP H10135346 A JPH10135346 A JP H10135346A
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Abstract

(57)【要約】 【課題】 本発明の目的は、ＢＩＬＬＩ構造のウェル
のイオン注入を正確におこなうことができるようにした
ウェル形成方法を提供すること。 【解決手段】 本発明方法は、素子隔離層を間に挟んで
その両側に互いに異なる導電性の第１ウェル、第２ウェ
ルを形成するためのイオン注入工程を多層レジストをマ
スクとして用いて実施する。一方のウエル形成時には他
方の領域に少なくとも２層を形成させてイオン注入し、
その後１層を除去し、１層を残して全体にイオン注入す
る。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、半導体デバイスの
ウェル形成に関するもので、特にＢＩＬＬＩ（buried i
mplanted layer for lateral isolation）構造のウェル
においてウェル形状の調整が正確に成されるようにした
半導体デバイスのウェル形成方法に関するものである。
【０００２】
【従来の技術】一般に、半導体デバイスの特性を向上さ
せるために、半導体基板に素子を直接に形成しないで基
板内に基板と反対の導電型の不純物をイオン注入してウ
ェルを形成した後に素子を形成することがある。ウェル
の種類にはその形成方法に基づいてその特性を異にする
いろいろの方法がある。１つは、素子隔離工程（ＬＯＣ
ＯＳ等の）を実施する前に基板の全面又は部分的にイオ
ン注入及び拡散工程を実施して形成する拡散ウェル（Di
ffused Well ）である。しかし、この単純拡散ウェル
は、ウェルの形状を制御することが困難であり、かつ製
造工程を実施することが困難なため、現在までほとんど
実用化されていない。すなわち、単一ウェル又はツイン
ウェルは、イオン注入工程で所望の深さまで拡散により
形成する。しかし、拡散は、垂直方向に進行するだけで
なく、水平方向にも進行するため、その形状を制御する
ことが困難である。他の１つは、素子隔離工程を実施し
た後にウェルを形成するもので、イオン注入エネルギー
を大きくして、マスクを２度を使用して異なる導電型の
ウェルを形成するリトログレイドウェル（Retrograde W
ell）である。そして、さらに他の１つは、リトログレ
イドウェルと同様な方法で形成されるＢＩＬＬＩ（Buri
ed Implanted Layer for Lateral Isolation）構造のリ
トログレイドウェルである。
【０００３】図１に示すように、ＢＩＬＬＩ構造のウェ
ルは、マスクを１つだけを使用して形成する。素子隔離
工程を実施した後にマスクを１つだけを使用して導電型
に応じてエネルギーを異にしてイオンを注入し、それぞ
れ異なる導電型のウェルを形成したものである。すなわ
ち、ｐウェル形成領域に厚い感光膜を覆い、ｎウェル形
成時にはイオンが感光膜を貫通できない程度のエネルギ
ーでリトログレイドウェルを形成し、ｐウェル形成時に
はイオンが感光膜を貫通できるだけの高エネルギーを使
用してリトログレイドウェルを形成する。従って、上記
のようなＢＩＬＬＩ構造のリトログレイドウェルは、マ
スクのステップ数を減少させ得るので、工程の単純化に
有利である（それによる熱拡散工程もやはり減少させ得
る）。
【０００４】以下、添付図面に基づいて従来の半導体デ
バイスのウェル形成工程について説明する。図２〜図４
は、従来の技術の半導体デバイスのウェルの工程断面図
である。まず、図２（ａ）に示すように、ｐ型シリコン
基板１０上に酸化膜を熱成長させた後、ＬＯＣＯＳ工程
を実施してフィールド酸化膜１１を形成する。次いで、
前記フィールド酸化膜１１が形成されたｐ型シリコン基
板１０の全面に窒化膜１２を堆積する。そして、図２
（ｂ）に示すように、ｐウェルが形成される領域の窒化
膜１２上に感光膜１３を厚く堆積する。この感光膜の厚
さは２μｍ以上とする。
【０００５】次いで、感光膜１３の形成された前記ｐ型
シリコン基板１０の全面に図３（ｃ）に示すように、リ
ン（Ｐ）等の５族イオンを注入してｐ型シリコン基板１
０内にｎ型第１不純物注入層１４を形成する。そして、
再びリン（Ｐ）等のイオンを注入してｎ型第２不純物注
入層１５を形成する。このｎ型第１、第２不純物注入層
１４、１５の形成のためのイオン注入は、感光膜１３を
貫通できない程度のエネルギーを利用する。したがっ
て、感光膜１３の形成された領域にはｐ型シリコン基板
１０内にイオン注入が成されない。
【０００６】次いで、図３（ｄ）に示すように、ｐウェ
ルを形成するためにボロン（Ｂ）等の３族イオンを高エ
ネルギーでｐ型シリコン基板１０内に注入してｐ型第１
不純物注入層１６を形成する。同様に、再びボロン
（Ｂ）等のイオンを注入して前記ｐ型第１不純物注入層
１６上にｐ型第２不純物注入層１７を形成する。次い
で、図４（ｅ）に示すように、前記シリコン基板上の窒
化膜１２と感光膜１３を除去してＢＩＬＬＩ構造のリト
ログレイドウェルを形成する。
【０００７】
【発明が解決しようとする課題】従来の技術の半導体デ
バイスのウェル形成においては、マスク形成ステップは
減少するが、イオン注入工程で非常に厚い感光膜を使用
するため、投影飛程を正確に制御することが難しいとい
う問題点があった。又、イオン注入された不純物層の標
準偏差が非常に大きくなり、普通の拡散ウェルと同じよ
うになって、素子の隔離特性が悪くなる。本発明は、上
記の問題点を解決するためのもので、その目的は、ＢＩ
ＬＬＩ構造のウェルのイオン注入が正確に行われるよう
にした半導体デバイスのウェル形成方法を提供すること
にある。
【０００８】
【課題を解決するための手段】本発明の半導体デバイス
のウェル形成方法は、素子隔離層を介在する互いに異な
る導電性の第１ウェル、第２ウェルを形成するためのイ
オン注入工程を多層レジストをマスクに用いて実施する
ことを特徴とする。
【０００９】
【発明の実施の形態】以下、添付図面に基づき本発明の
実施形態の半導体デバイスのウェル形成方法について詳
細に説明する。図５は本発明実施形態の半導体デバイス
のウェルの工程の流れ図であり、図６〜９は、本実施形
態の半導体デバイスのウェルの工程断面図である。図５
は、本実施形態の半導体デバイスのウェルの工程の流れ
を示す図で、ＢＩＬＬＩ構造のリトログレイドウェルの
形成時にマスクに使われる感光膜を単層として厚く形成
しないで感光膜を複数層としてウェルを形成する工程の
流れを示す。
【００１０】多層の感光膜マスクを用いてウェルを形成
する本実施形態の半導体デバイスのウェル形成工程は、
まず、図６（ａ）に示すように、ｐ型シリコン基板２０
上に酸化膜を熱成長させた後、ＬＯＣＯＳ工程を実施し
てフィールド酸化膜２１を形成する。次いで、図６
（ｂ）に示すように、フィールド酸化膜２１の形成され
たｐ型シリコン基板２０の全面に窒化膜２２を堆積す
る。そして、図７（ｃ）に示すように、窒化膜２２の全
面に第１感光膜２３を堆積する。次いで、第１感光膜２
３上に酸化膜２４及び第２感光膜２５を順次に積層させ
て多層レジストを形成する。このとき、第１感光膜２
３、酸化膜２４、第２感光膜２５はスピンオングラス
（ＳＯＧ）と同じ工程で堆積する。
【００１１】そして、図７（ｄ）に示すように、第２感
光膜２５をウェルパターンマスクを用いて露光及び現像
工程を行ってパターニングする。すなわち、ウェルパタ
ーンを形成する。その後、図８（ｅ）に示すように、感
光膜２５のパターンをマスクにして酸化膜２４をパター
ニングし、さらに図８（ｆ）に示すように、残った酸化
膜２４をマスクに用いて第１感光膜２３を除去する。こ
のとき、第２感光膜２５は、第１感光膜２３の除去時に
自動的に除去される。このようにｐ型シリコン基板２０
上に露出された第２感光膜２５が除去されるので、ｐウ
ェル形成領域の窒化膜２２の上部にのみ第１感光膜２３
と酸化膜２４が残る。
【００１２】次に、図９（ｇ）に示すように、パターニ
ングされて残った第１感光膜２３、酸化膜２４をマスク
に用いてｎウェルを形成するために、ｐ型シリコン基板
２０の全面にリン（Ｐ）等の５族イオンを注入し、ｐ型
シリコン基板２０内にｎ型第１不純物注入層２６を形成
した後、再びリン（Ｐ）等のイオンをイオン注入してｎ
型第２不純物注入層２７を形成する。このｎ型第１不純
物注入層２６の形成時のイオン注入エネルギーよりｎ型
第２不純物注入層２７の形成時のイオン注入エネルギー
をより低くする。このとき、第１感光膜２３と酸化膜２
４内にはｐ型シリコン基板２０まで届かなかったイオン
が注入されｎ型の不純物層がそれぞれ形成される。
【００１３】次いで、図９（ｈ）に示すように、酸化膜
２４を除去して第１感光膜２３だけを残して、ｐウェル
を形成するために、ボロン（Ｂ）等の３族イオンを注入
してｐ型第１不純物注入層２８を形成した後、再びボロ
ン（Ｂ）等のイオンをイオン注入してｐ型第２不純物注
入層２９を形成する。このｐ型第１不純物注入層２８は
ｎ型第１不純物イオン注入層２６の形成時よりイオン注
入エネルギーを高くして形成する。一方、ｐ型第２不純
物注入層２９はｎ型第１不純物注入層２６の形成時より
イオン注入エネルギーが高いが、ｐ型第１不純物注入層
２８より低くして形成する。ｐ型第１不純物注入層２８
と第２不純物注入層２９は、それぞれｎ型第１不純物注
入層２６及び第２不純物注入層２７と同じ構造に形成す
る。すなわち、ｎ型ウェル領域のｎ型第１、第２不純物
注入層２６、２７とｐ型第１、第２不純物注入層２８、
２９は同じ高さになるように形成する。
【００１４】上記のようなイオン注入エネルギーの調節
によってｐ型不純物は第１感光膜２３を貫いてｐ型シリ
コン基板２０の内に注入される。これらのｐ型第１不純
物注入層２８及び第２不純物注入層２９は、ｎ型第１不
純物注入層の下部にも形成される。前記酸化膜のエッチ
ング除去工程で、窒化膜２２は、ｐ型シリコン基板２０
がエッチングされるのを防止する保護膜として働く。酸
化膜のエッチング工程は、ｐウェルの形成のためのイオ
ン注入時に正確な形状を決め、できるだけ標準偏差を小
さくして確実な隔離の特性を得るための工程である。
【００１５】
【発明の効果】本発明の半導体デバイスのウェル形成方
法によれば、マスクのステップは増加せずに、多層レジ
ストを用いたため、イオン注入時の厚さを調節すること
ができるので、イオン注入エネルギーを従来のものに比
し、低く押さえることができるので、イオン注入制御が
容易になり、ウェル形状を正確に調節でき、かつウェル
形成のためにイオン注入された不純物層の標準偏差を減
少させて素子の隔離と信頼性を大きく改善できるという
効果がある。
【図面の簡単な説明】
【図１】一般的なＢＩＬＬＩ構造のリトログレイドウェ
ルの構造を示す断面図である。
【図２】従来の技術の半導体デバイスのウェルの工程断
面図である。
【図３】従来の技術の半導体デバイスのウェルの工程断
面図である。
【図４】従来の技術の半導体デバイスのウェルの工程断
面図である。
【図５】本実施形態の半導体デバイスのウェルの工程流
れ図である。
【図６】本実施形態の半導体デバイスのウェルの工程断
面図である。
【図７】本実施形態の半導体デバイスのウェルの工程断
面図である。
【図８】本実施形態の半導体デバイスのウェルの工程断
面図である。
【図９】本実施形態の半導体デバイスのウェルの工程断
面図である。
【符号の説明】
２０ ｐ型シリコン基板 ２１ フィール
ド酸化膜 ２２ 窒化膜 ２３ 第１感光
膜 ２４ 酸化膜 ２５ 第２感光
膜 ２６ ｎ型第１不純物注入層 ２７ ｎ型第２
不純物注入層 ２８ ｐ型第１不純物注入層 ２９ ｐ型第２
不純物注入層

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の表面に隔離絶縁膜を形成す
    る段階と、 第１、第２ウェル領域を定め、第２ウェル領域の基板上
    に少なくとも２層以上積層されたマスク層を形成する段
    階と、 第１導電型不純物イオン注入で前記第１ウェル領域に第
    １導電型ウェルを形成する段階と、 前記マスク層の一部の層を除去し、第２導電型不純物イ
    オン注入で前記第２ウェル領域に第２導電型ウェルを形
    成する段階と、を備えることを特徴とする半導体デバイ
    スのウェル形成方法。
  2. 【請求項２】 第１導電型ウェルと第２導電型ウェルが
    半導体基板に同じ深さに形成されるようにマスク層の厚
    さと第２導電型不純物イオン注入のエネルギーを調節す
    ることを特徴とする請求項１に記載の半導体デバイスの
    ウェル形成方法。
  3. 【請求項３】 マスク層を形成する前に半導体基板の全
    面に絶縁膜を形成する段階を更に備えることを特徴とす
    る請求項１に記載の半導体デバイスのウェル形成方法。
  4. 【請求項４】 第１導電型基板の素子隔離領域にフィー
    ルド酸化膜を形成し、それを含んだ基板の全面に窒化膜
    を形成する工程と、 前記窒化膜上に第１感光膜、酸化膜、第２感光膜からな
    る感光膜層を形成する工程と、 前記素子隔離領域の一方の側の第２感光膜をパターニン
    グし、それをマスクに前記酸化膜を選択的にエッチング
    し、それにより露出された第１感光膜を除去すると同時
    にパターニングしたときに残ってマスクとしていた第２
    感光膜を除去する工程と、 前記パターニングされた第１感光膜と酸化膜とをマスク
    に用いて第２導電型の不純物をイオン注入して基板と反
    対の導電型のウェルを形成する工程と、 マスクとして使用した酸化膜を除去し、第１感光膜だけ
    を残して第１導電型の不純物をイオン注入して基板と同
    じ導電型のウェルを形成する工程と、 前記第１感光膜及び窒化膜を除去する工程と、を備える
    ことを特徴とする半導体デバイスのウェル形成方法。
  5. 【請求項５】 前記第１感光膜、酸化膜、第２感光膜
    は、ＳＯＧ工程で堆積させることを特徴とする請求項４
    に記載の半導体デバイスのウェル形成方法。
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