CN1097310C - 形成半导体器件的阱的方法 - Google Patents

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Abstract

一种形成半导体器件的阱的方法，包括以下步骤：在第一导电类型的衬底的预定隔离区上形成场氧化层；在半导体衬底上形成第一和第二阱区，并在衬底的第二阱区上形成掩模层，掩模层包括一第一光致抗蚀剂层和一氧化层；利用构图的第一光致抗蚀剂层和氧化层作掩模，离子注入第二导电类型的杂质，从而形成具有与衬底导电类型相反的第一和第二阱；除去氧化层，离子注入第一导电类型的杂质，从而形成具有与衬底导电类型相同的第一和第二阱；除去第一光致抗蚀剂层。

Description

形成半导体器件的阱的方法
本发明涉及一种形成半导体器件的阱的方法，特别涉及一种形成横向隔离(BILLI)结构的具有隐埋注入层的阱的方法，能够准确控制阱的剖面形状。
通常，为了改善半导体器件的特性，把与衬底的导电性相反的杂质离子注入到衬底中形成阱后，再在衬底上形成器件，而不是直接在衬底上形成器件。实际存在各种其特性取决于其形成方法的阱。首先，在隔离工艺(例如LOCOS)实现之前，以在衬底的整个表面或衬底的部分表面上离子注入和扩散的方式形成扩散阱。
然而，很难控制上述单扩散阱的剖面形状和制造工艺。也即，以离子注入的方式形成单阱或双阱，然后再把离子扩散至预定深度。但因为不仅发生纵向扩散而且发生横向扩散，所以很难控制阱的剖面形状。
在隔离工艺后形成反向阱。即利用两种掩模，以较大的离子注入能量形成导电类型彼此不同的阱。利用与上述反向阱制造方法相同的方法形成具有BILLI结构的反向阱。利用一种掩模形成BILLI结构阱。如图1所示，进行隔离工艺，然后利用一种掩模注入离子，从而形成n阱和p阱。这里，根据阱的导电类型的不同，用彼此不同的能量进行形成n阱和p阱的离子注入工艺。
即，用厚光致抗蚀剂层覆盖p阱区，用不能使离子透过光致抗蚀剂层的能量进行离子注入，从而形成n型反向阱，再用能使离子透过光致抗蚀剂层的较高能量进行离子注入，从而形成p阱。因此，BILLI结构阱能减少形成掩模的步骤数，简化工艺。
下面将参照各附图说明形成半导体器件的阱的常规方法。图2A-2G是表示常规形成半导体器件的阱的方法的剖面图。参见图2A，在p型硅衬底10上热生长氧化层，然后进行LOCOS工艺，从而形成场氧化层11。在形成了场氧化层11的衬底整个表面上形成氮化层12。
参见图2B，在部分氮化层12上形成厚光致抗蚀剂层13，该部分相当于P阱将形成的区。光致抗蚀剂层13厚为2μm以上。参见图2C，把如磷(P)之类的n型杂质离子注入到形成了光致抗蚀剂层13的p型硅衬底10中，从而形成第一n型杂质区14。
然后，又将如磷之类的n型杂质离子注入到该衬底，从而形成第二n型杂质区15。这里，形成第一和第二杂质层的离子注入工艺所用的能量不能使离子穿透光致抗蚀剂层13。由于光致抗蚀剂层很厚，离子不会注入到光致抗蚀剂层13形成于其上的那部分p型硅衬底10中。
参见图2D，利用较高的能量，把如硼(B)之类的p型杂质离子注入到p型硅衬底10中，从而形成第一p型杂质区16。然后，又注入如硼之类的p型杂质离子，从而在第一p型杂质区16上形成第二p型杂质区17。参见图2E，除去氮化层12和光致抗蚀剂层13，从而形成具有BILLI结构的反向阱。
按上述形成半导体器件的阱的常规方法，减少了形成掩模的步骤数，但是因为采用了厚光致抗蚀剂层，所以很难准确控制离子注入的入射范围。而且，杂质区的标准偏差大以致使隔离特性相当差。
因此，本发明提出了一种形成半导体器件的阱的方法，基本上能解决由于已有技术的局限和弊端造成的一个或多个问题。
本发明的目的是提供一种形成半导体器件的具有BILLI结构的阱的方法，利用多层抗蚀剂，能够准确控制阱的离子注入剖面分布。
下面的说明将清楚地显示出本发明的其它特点和优点，其中一部分通过下面的说明显现出来，或通过实施本发明了解到。由以下的书面说明和权利要求书以及附图所特别指出的结构可以实现本发明的目的，并获得其它优点。
为了实现上述目的，本发明提供一种形成半导体器件的阱的方法包括：在第一导电类型的衬底的预定隔离区上形成场氧化层；在半导体衬底上形成第一和第二阱区，并在衬底的第二阱区上形成掩模层，掩模层包括一第一光致抗蚀剂层和一氧化层；利用构图的第一光致抗蚀剂层和氧化层作掩模，离子注入第二导电类型的杂质，从而形成具有与衬底导电类型相反的第一和第二阱；除去氧化层，离子注入第一导电类型的杂质，从而形成具有与衬底导电类型相同的第一和第二阱；除去第一光致抗蚀剂层。
应当理解，在此说明书中的记载均是解释性的，而非限定性的。
各附图可供人们进一步理解本发明，它们可以与说明书结合，构成说明的一部分，本发明所公开的实施例与说明书一起说明本发明的原理。
在各附图中：
图1是表示具有BILLI结构的常规反向阱的剖面图；
图2A-2E是表示形成常规半导体器件的方法的剖面图；
图3是本发明形成半导体器件的阱的工艺流程图；
图4A-4H是表示本发明形成半导体器件的阱的方法的剖面图。
下面参照各附图中所示的实例详细说明本发明的优选实施例。
图3是本发明形成半导体器件的工艺流程图，图4A-4H是表示本发明形成半导体器件的阱的方法的剖面图。参见图3，利用多层抗蚀剂作掩模，形成具有BILLI结构的反向阱。
下面将参照图4A-4H说明利用多层抗蚀剂形成阱的方法。如图4A所示，首先，在p型硅衬底20上热生长氧化层，进行LOCOS工艺，从而形成场氧化层21。如图4B所示，在形成了场氧化层21的p型硅衬底20上形成氮化层22。
如图4C所示，在氮化层22的整个表面上依次形成第一光致抗蚀剂层23、氧化层24和第二光致抗蚀剂层25，从而形成多层光致抗蚀剂层。这里，第一光致抗蚀剂层23、氧化层24和第二光致抗蚀剂层25皆是通过旋涂玻璃(SOG)工艺形成的。
如图4D所示，利用预定阱图形掩模(未示出)，通过曝光和显影使第二光致抗蚀剂层25构图，从而形成光致抗蚀剂图形25。如图4E所示，利用光致抗蚀剂图形25作掩模，腐蚀氧化层24。然后，如图4F所示，利用氧化层24作掩模选择地腐蚀第一光致抗蚀剂层23。这里，在腐蚀了第一光致抗蚀剂层23后，除去光致抗蚀剂图形25。通过这样做，只在相当于预定p阱区的那部分氮化层22上保留第一光致抗蚀剂层23和氧化层24。
如图4G所示，利用第一光致抗蚀剂层23和氧化层24作掩模，把如磷之类的n型杂质离子注入到p型硅衬底20中，从而在p型硅衬底20的预定部分形成第一n型杂质区26。然后，再离子注入如磷之类的n型杂质，从而在第一n型杂质区26上形成第二n型杂质区27。
这里，利用低于形成第一n型杂质区26的离子注入能量，形成第二n型杂质区27。没注入到衬底的杂质离子分别在第一光致抗蚀剂层23和氧化层24中形成n型杂质层。
如图4H所示，除去氧化层24，然后，把如硼之类的p型杂质离子注入到衬底中，从而形成第一p型杂质区28。然后，又在衬底中注入如硼之类的p型杂质，从而在第一p型杂质区28上形成第二p型杂质区29。这里，利用高于形成第一n型杂质区26的离子注入能量形成第一p型杂质区28。利用高于形成第一n型杂质区26但低于形成第一p型杂质区28的离子注入能量形成第二p型杂质29。
而且，第一和第二p型杂质区28和29是分别与第一和第二n型杂质区26和27对称地形成的。即，n阱区的第一和第二n型杂质区26和27与p阱区的第一和第二p型杂质区28和29的高度相同。
根据对如上所述的离子注入能量的控制，p型杂质穿透第一光致抗蚀剂层23，从而注入到p型硅衬底20。而且，第一和第二P型杂质区28和29也在第一n型杂质区之下形成。同时，在对氧化层的腐蚀过程中，氮化层22保护p型硅衬底20不被过腐蚀。进行该腐蚀氧化层工艺目的是，在进行离子注入工艺形成p阱时，准确地确定阱的剖面形状和减少标准偏差，从而保证隔离特性。参照图4H和图3，注入后除去第一光致抗蚀剂层和氮化层。
根据本发明的形成阱的方法，由于能利用多层抗蚀剂层灵活地控制光致抗蚀剂层，所以能准确地控制阱的剖面形状，不增加形成掩模的步骤数。而且，能减小阱的杂质区的标准偏差。从而改善器件的隔离特性和可靠性。
显然，在不脱离本发明的精神实质或范围的情况下，本领域的普通技术人员可以针对本发明作出各种改型和变化。但是，本发明将覆盖这些会落入权利要求书及其延伸的范围内的改型和变化。

Claims (9)

1.一种形成半导体器件的阱的方法，其特征在于，该方法包括以下步骤：
在第一导电类型的衬底的预定隔离区上形成场氧化层；
在半导体衬底上确定第一和第二阱区，并在衬底的第二阱区上形成掩模层，掩模层包括一第一光致抗蚀剂层和一氧化层；
利用构图的第一光致抗蚀剂层和氧化层作掩模，离子注入第二导电类型的杂质，从而形成具有与衬底导电类型相反的第一和第二阱；
除去氧化层，离子注入第一导电类型的杂质，从而形成具有与衬底导电类型相同的第一和第二阱；
除去第一光致抗蚀剂层。
2.根据权利要求1所述的方法，其特征在于，所述方法还包括以下步骤：
在形成掩模层的步骤之前，在包括场氧化层的衬底上形成氮化层。
3.根据权利要求1或2所述的方法，其特征在于，形成掩模层的步骤包括：
依次形成第一光致抗蚀剂层、氧化层和第二光致抗蚀剂层；
对第二光致抗蚀剂层构图，用构图的第二光致抗蚀剂层作掩模，选择性地腐蚀氧化层，并去除第二光致抗蚀剂层和去除第一光致抗蚀剂层的暴露部分。
4.根据权利要求3所述的方法，其特征在于，利用高于离子注入第一导电类型杂质的能量离子注入第二导电类型的杂质。
5.根据权利要求3所述的方法，其特征在于，在第二导电类型的阱形成时，在第一导电类型的阱之下形成第二导电类型的杂质区。
6.根据权利要求1所述的方法，其特征在于，为了在衬底中形成同样深度的第一导电类型的阱和第二导电类型的阱，要控制掩模层的厚度和第二导电类型杂质的离子注入能量。
7.根据权利要求3所述的方法，其特征在于，第一光致抗蚀剂层、氧化层和第二光致抗蚀剂层是通过SOG工艺形成的。
8.根据权利要求1所述的方法，其特征在于，利用能使离子穿透由光致抗蚀剂层构成的掩模的离子注入能量进行形成具有与衬底相同的导电类型的阱的离子注入。
9.根据权利要求2所述的方法，其特征在于，在去除第一光致抗蚀剂层的步骤之后，还包括除去氮化层的步骤。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5985743A (en) * 1996-09-19 1999-11-16 Advanced Micro Devices, Inc. Single mask substrate doping process for CMOS integrated circuits
KR100228331B1 (ko) * 1996-12-30 1999-11-01 김영환 반도체 소자의 삼중웰 제조 방법
JP3419672B2 (ja) 1997-12-19 2003-06-23 富士通株式会社 半導体装置及びその製造方法
KR100262011B1 (ko) * 1998-05-07 2000-07-15 김영환 트윈 웰의 형성 방법
US6207538B1 (en) * 1999-12-28 2001-03-27 Taiwan Semiconductor Manufacturing Company Method for forming n and p wells in a semiconductor substrate using a single masking step
CN105336691B (zh) * 2014-07-31 2018-06-15 无锡华润上华科技有限公司 阱区制备方法
CN104616974B (zh) * 2015-01-21 2017-06-27 中国科学院上海技术物理研究所 一种用于高能离子注入的复合掩膜的去除方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5501993A (en) * 1994-11-22 1996-03-26 Genus, Inc. Method of constructing CMOS vertically modulated wells (VMW) by clustered MeV BILLI (buried implanted layer for lateral isolation) implantation

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4516316A (en) * 1984-03-27 1985-05-14 Advanced Micro Devices, Inc. Method of making improved twin wells for CMOS devices by controlling spatial separation
US5292671A (en) * 1987-10-08 1994-03-08 Matsushita Electric Industrial, Co., Ltd. Method of manufacture for semiconductor device by forming deep and shallow regions
JP2953897B2 (ja) * 1992-08-10 1999-09-27 シャープ株式会社 半導体装置の製造方法
US5573963A (en) * 1995-05-03 1996-11-12 Vanguard International Semiconductor Corporation Method of forming self-aligned twin tub CMOS devices
KR0179831B1 (ko) * 1995-07-27 1999-03-20 문정환 반도체 소자의 웰 형성방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5501993A (en) * 1994-11-22 1996-03-26 Genus, Inc. Method of constructing CMOS vertically modulated wells (VMW) by clustered MeV BILLI (buried implanted layer for lateral isolation) implantation

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Publication number Publication date
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