CN1734771A - 浮动栅极非易失性存储器及其制作方法 - Google Patents

Abstract

一种浮动栅极非易失性存储器包括：半导体衬底(1)，在其中活性区(2)和绝缘电介质(3)以第一方向交替排列；沿第一方向上延伸的字线，以便与活性区(2)和绝缘电介质(3)相交；设置在各个活性区(2)和字线(4)之间的浮动栅极(5)；以及与在活性区(2)中形成的扩散层(9，13)分别相连的触点(11，12)，触点(11，12)沿第一方向排列。触点(11，12)包括漏极触点(11)和源极触点(12)，并且扩散层(9，13)包括漏极扩散层(9)和源极扩散层(13)。半导体衬底(1)包含沿第一方向延伸的导电源极区(14)和嵌入扩散层(15)。源极区(14)与字线(4)另一侧的触点(11)相对。嵌入扩散层(15)沿垂直于第一方向的第二方向，从源极区(14)延伸，以便连接到源极扩散层(13)。

Description

浮动栅极非易失性存储器及其制作方法

技术领域

本发明涉及例如闪存的浮动栅极非易失性存储器及其制作方法。

背景技术

如本领域公知，或非门NOR单元结构通常用于在浮动栅极非易失性存储器中使用。图1显示了在日本待审专利申请NO.平11-31800和平11-145428中公开的一种典型的NOR闪存的结构。在这个NOR闪存中，活性区(active region)101和绝缘电介质102在存储阵列中交替排列。设置作为控制栅极的字线103，使其与在活性区101和绝缘电介质102相交。活性区101和字线103的交叉点用作闪存单元110，并有设置在二者之间的浮动栅极(未显示)。闪存单元11漏极区在活性区101中形成，而且漏极触点104与漏极区相连。源极区105通过源极自对准(SAS)技术形成，从而使得字线103位于漏极触点104和源极区105之间。源极触点106与源极区104相连。

图1所示的闪存结构的缺点是源极触点106附近的平面内结构的不规则性。在图1所示的结构中，绝缘电介质102、浮动栅极和漏极触点104之间的间隔不恒定；绝缘电介质102、浮动栅极和源极触点106附近的漏极触点104之间的间隔与远离源极触点106的那些间隔不同。此外，图1所示的结构要求将字线103刻在源极触点106附近，为源极触点106提供空间。这样的不规则性在光刻工艺中增强了近似效应(proximity effect)，由此不希望地引起存储单元的尺寸变化不一致。尺寸不一致可能会导致存储单元性质的不一致，并导致不希望的操作余度减少。

日本待审专利申请No.平11-31800(前面提到过)公开了一种减少源极触点附近平面内结构不规则性的闪存结构。在这个结构中，如图2所示，活性区201和绝缘电介质202以恒定间隔交替地排列。设置作为控制栅极的字线203，使其与活性区201和绝缘电介质202相交。需要注意的是字线203没有弯曲。沿着平行于字线203的方向排列漏极触点204和源极触点205。由SAS技术形成源极区206，以使其与字线203相反侧的漏极触点204和源极触点205相对。将存储单元晶体管设置在活性区201和字线203的交叉点。一些不能存储数据的存储单元晶体管被用作耗尽型晶体管211，其他的存储单元晶体管被用来在实际中存储数据。耗尽型晶体管211提供源极触点205和源极区206之间的电连接。这样的结构避免字线203被弯曲，因此有效地提高平面内结构的规则性。上述的专利申请公开了提供耗尽型晶体管211的两种技术：一种是选择性地将n型杂质离子注入到相关存储单元晶体管的沟道区，另一种是额外的擦除相关的存储单元晶体管。

图2所示结构的缺点在于难以形成耗尽型晶体管211。通过杂质离子注入形成耗尽型晶体管211需要形成一种抗蚀图案，所述抗蚀图案具有到耗尽型晶体管211的沟道区的开口。事实上这是很难的，因为通常根据设计规则的最小尺寸间隔来排列活性区201，这使得难以产生抗蚀图案的调整余度。

另一方面，通过额外擦除形成的耗尽型晶体管211，耗尽型晶体管211的工作不稳定。在存储单元210的读操作和程序操作期间，向字线203提供正偏置，这引起电子漂移电流通过沟道区。漂移电流的电子被部分地注入到浮动栅极中(这个现象被称作软写入)，导致耗尽型晶体管211的阈值电压逐渐增高。阈值电压的增大最终导致耗尽型晶体管211不能工作。综上所述，为避免源极触点的结构不规则性而使用耗尽型晶体管在制作简易性上不可取。

因此，需要一种新的技术来改善浮动栅极非易性存储器中存储阵列结构的规则性。

发明内容

在本发明的一方面，浮动栅极非易性存储器包括：半导体衬底，其中沿第一方向交替地排列了活性区和绝缘电介质；沿第一方向延伸的字线，以便与活性区和绝缘电介质相交；设置在各个活性区和字线之间的多个浮动栅极；以及与活性区内形成的扩散层分别相连的多个触点，该多个触点按照第一方向排列。多个触点包括漏极触点和源极触点，扩散层包括与漏极触点相连的漏极扩散层和与源极触点相连的源极扩散层。半导体衬底包括沿第一方向延伸的导电源极区以及嵌入扩散层。源极区与字线另一边的多个触点相对。嵌入扩散层沿着垂直于第一方向的第二方向，从源极区延伸，以便连接到源极扩散层。

浮动栅极非易性存储器的这种设置允许漏极触点和源极触点沿直线排列，也允许字线没有弯曲。这有效地改进了浮动栅极非易性存储器种存储阵列结构的规则性。

附图说明

结合附图，根据下面的说明，本发明的以上和其它的优点和特点会更加清晰，其中：

图1是示出了传统浮动栅极非易性存储器的典型结构的平面图；

图2是示出了另一个传统浮动栅极非易性存储器的典型结构的平面图；

图3是本发明一个实施例的浮动栅极非易性存储器的典型结构的平面图；

图4A到4D是示出了本实施例的浮动栅极非易性存储器的结构的截面图；

图5A到5F是示出了制作本实施例的浮动栅极非易性存储器的典型工艺的平面图；以及

图6A到6H是示出了本实施例的浮动栅极非易性存储器的制作工艺的截面图。

具体实施方式

现在参考演示的实施例来说明本发明。本领域的技术人员可以认识到，利用本发明的教益能够完成多个替代的实施例，并且本发明并不局限于为说明而展示的实施例。

图3是示出了本发明一个实施例的浮动栅极非易性存储器的典型结构的平面图。浮动栅极非易性存储器具有半导体衬底1，其上交替排列了活性区2和绝缘电介质3。设置字线4，使其与活性区2和绝缘电介质3相交，并沿x轴方向延伸。

如图4B所示，存储单元晶体管形成在字线4和活性区2各个交叉点处。详细地，存储单元晶体管分别由位于字线4和活性区2之间的浮动栅极5组成。浮动栅极5通过栅极电介质6与活性区2绝缘，并通过ONO层7与字线4绝源，其中ONO层7中的每一个由被硅氮化薄膜分离的一对硅氧化膜组成。字线4的作用是作为存储单元晶体管的控制栅极。存储单元晶体管被夹层电介质8覆盖。

一些存储单元晶体管并不用于数据存储，而其它实际中用于数据存储。下文中，将不用于数据存储的存储单元晶体管称作失效(deactiveted)单元20。

回到图3，触点与在x方向上排列的各个活性区2相连。如图4A所示，一些触点被用作与扩散层9相连的漏极触点11，其余的被用作与扩散层13相连的源极触点12。源极触点12由相邻两个触点组成。

扩散层9用作存储单元晶体管的漏极。因此，下文中可以将扩散层9称作漏极扩散层9。

尽管看起来用作漏极，扩散层13用作提供源极触点12和存储单元晶体管的源极之间的电连接的导体。设置漏极触点11和源极触点12，使其穿透夹层电介质8。

再回到图3，设置源极区14，使其与字线4另一边的触点11和12的阵列相对。源极区14用于存储单元晶体管的公共源极。如图4C所示，形成源极区14，使其延伸跨过绝缘槽(isolation trench)21的底部，提供活性区2中的电连接。图4D提供存储单元晶体管结构的附加演示。

再次回到图3，本实施例中的浮动栅极非易性存储器利用位于相邻两个源极触点12之间的绝缘电介质3之下的嵌入扩散层，实现了源极触点12和源极区14之间的电连接，该嵌入扩散层从源极区14沿y轴方向，在相关绝缘电介质3之下延伸。该嵌入扩散层在图4A和4B中以数字15表示。如图4A所示，嵌入扩散层15与扩散层13相连，所述扩散层13与源极触点12相连。这种结构通过嵌入扩散层15和扩散层13，为源极区14和源极触点12提供了电连接。

图3显示的结构采用了相关绝缘电介质3之下的嵌入扩散层15，不再需要弯曲字线4，还允许以恒定间隔排列漏极触点11和源极触点12。此外，图3中显示的结构不再因为要为源极触点12和源区14之间提供电连接而需要设置耗尽型晶体管。因此，上述结构有效地改进了存储阵列结构的规则性，其中改进了制作的简易性。

图3所示结构还有一个优点，嵌入扩散层15的形成对存储单元10的性质的影响减小。参考图4B，嵌入扩散层15可能对在嵌入扩散层15附近的存储单元晶体管具有不希望的影响。另一方面，图3所示结构能够有效地避免嵌入扩散层15的形成对存储单元10的影响，这是因为嵌入扩散层15附近的存储单元晶体管用作失效单元20；实际中用作数据存储的存储单元10与嵌入扩散层15相分离。

图5A到5F是示出了图3所示浮动栅极非易性存储器的典型制作工艺的平面图，图6A到6G是其截面图。

如图5A所示，本实施例中的制作工艺首先是在半导体衬底1上形成一组硬质掩模(hard mask)22，然后，利用硬质掩模22，通过蚀刻形成用于绝源的槽21，如图6A所示。形成槽21，使其沿y轴方向延伸。覆盖有硬质掩模22的半导体衬底1部分用作活性区2，从下面的过程中可以看到。

如图5B所示，在形成槽21后，沉积抗蚀掩模23，以便完全覆盖半导体衬底1的表面。抗蚀掩模23具有狭缝(slit)23a，用于数个到数十个槽21。形成狭缝23a，以使槽21下面要形成嵌入扩散层15的底部部分曝光。

如图6B所示，然后，在通过狭缝23a曝光的部分大量地注入杂质，以形成N+型嵌入扩散层15。需要注意的是，使由符号“W”表示的狭缝23a的宽度比硬质掩模22的间隔大，这是因为掩模22在杂质注入期间不会被去除以阻挡杂质。有利地，利于狭缝23a的对准。

在电介质材料已经填满槽21以便形成绝缘电介质3之后，可以去除硬质掩模22。去除硬质掩模22之后，通过热氧化在半导体衬底1的表面上形成栅极电介质6。然后，通过沉积多晶硅膜，由所述多晶硅膜形成浮动栅极5。蚀刻多晶硅膜，以形成平行于沟道21延伸的一组图案。

然后，在形成包括由硅氮化膜分离的第一和第二硅氧化膜的薄膜堆叠(film stack)之后，蚀刻薄膜堆叠，以设置平行于x轴方向延伸的图案。这样就完成了图5C和6C所示浮动栅极5、ONO层7和字线4。需要注意的是，字线用作存储单元10的控制栅极。

如图5D所示，然后，形成用于通过SAS技术形成源极区14的抗蚀掩模24，以覆盖半导体衬底1，除了形成源极区14的区域。如图6E所示，然后，利用抗蚀掩模24去除槽21中电介质填充的部分，从而曝光形成源极区14的区域中的槽21；如图6D所示，没有去除槽21中由抗蚀掩模24覆盖的电介质的剩余部分。

在去除抗蚀掩模24后，大量注入杂质。如图5E所示，这就完成了(漏极)扩散层9、扩散层13和源极区14。如图6F所示，控制杂质注入的深度，以使扩散层13与嵌入扩散层15接触。如图6G所示，形成源极区14，使其与嵌入扩散层15相交，并且在交叉点将源极区14与扩散层15相结合。

如图5F所示，在半导体衬底1被夹层电介质8覆盖后，然后，形成漏极触点11和源极触点12。如图6H所示，形成漏极触点11，使其穿过夹层电介质8到达漏极扩散层9，并形成源极触点12，使其到达扩散层13。这就完成了图3所示的非易失性存储结构。

如上所述，本实施例中的浮动栅极非易失性存储器设计用于包含相关绝缘电介质3之下的嵌入扩散层15，因此有效地改进了存储阵列结构的规则性，并改进制作的简易性。

显然，本发明不局限于上面所述实施例，可以在不脱离本发明范围内进行修改或改变。

Claims (10)

1、一种浮动栅极非易失性存储器，包括：

半导体衬底，其中沿第一方向交替排列活性区和绝缘电介质；

沿所述第一方向延伸的字线，以便与所述活性区和所述绝缘电介质相交；

设置于所述各个活性区和所述字线之间的多个浮动栅极；以及

与所述活性区内形成的扩散层相连的多个触点，所述多个触点沿所述第一方向排列，

其中所述多个触点包括漏极触点和源极触点，所述扩散层包括与所述漏极触点相连的漏极扩散层和与源极触点相连的源极扩散层，

其中所述半导体衬底包括：

沿所述第一方向延伸的导电源极区，所述源极区与所述字线另一边的所述多个触点相对；以及

沿垂直于第一方向的第二方向，从所述源极区延伸的嵌入扩散层，该层与所述源极扩散层相连。

2、根据权利要求1所述的浮动栅极非易失性存储器，其特征在于，所述嵌入扩散层位于一个相邻所述绝缘电介质的下方，所述相邻绝缘电介质与所述源极触点相邻。

3、根据权利要求2所述的浮动栅极非易失性存储器，其特征在于，所述多个触点还包括另一个源极触点，所述源极触点与所述一个相邻绝缘电介质另一侧的所述源极触点相邻。

4、根据权利要求1所述的浮动栅极非易失性存储器，其特征在于，所述多个活性区和所述多个绝缘电介质以恒定间隔交替排列。

5、根据权利要求1所述的浮动栅极非易失性存储器，其特征在于，所述字线在所述源极触点附近没有弯曲。

6、一种浮动栅极非易失性存储器，包括：

沿第一方向延伸的多个第一扩散层；

沿所述第一方向延伸的、分别与所述第一扩散层相邻的多个绝缘电介质；

沿与所述第一方向垂直的第二方向延伸的字线；

设置在所述第一扩散层上的多个触点；以及

沿所述第一方向延伸的、位于所述绝缘电介质之下的第二扩散层，从而多个存储单元具有所述第一扩散层、所述第二扩散层和所述字线；以及

通过所述第二扩散层电连接到所述第一扩散层之一的公共源极层，所述第一扩散层之一与所述第二扩散层相邻，

其中与所述其余第一扩散层相连的触点是漏极触点。

7、根据权利要求6所述的浮动栅极非易失性存储器，其特征在于，所述多个触点按照所述字线延伸的方向排列。

8、根据权利要求6所述的浮动栅极非易失性存储器，其特征在于，所述第一扩散层和所述触点以恒定间隔排列。

9、一种制作浮动栅极非易失性存储器的方法，所述方法包括：

在半导体衬底上形成沿第一方向排列的硬质掩模阵列，所述硬质掩模用于限定活性区；

利用所述硬质掩模，通过蚀刻形成沿垂直于所述第一方向的第二方向延伸的、用于绝缘的多个槽沟道；

在所述槽之一的底部部分形成嵌入扩散层；

利用绝缘电介质来填充所述多个槽；

在所述活性区上形成浮动栅极的阵列，沿所述第一方向排列；

在所述浮动栅极上形成字线，以使所述字线与所述活性区和绝缘电介质相交；

在所述活性区的表面部分形成扩散层和源极区，所述扩散层位于所述字线的一侧，所述源极区位于所述字线的另一侧；

形成与所述扩散层的相连的多个触点，分别沿所述第一方向排列；

其中所述多个触点包括漏极触点和源极触点，

其中形成所述扩散层，以使所述扩散层之一连接到所述嵌入扩散层，所述扩散层之一连接到所述源极触点；以及

其中形成所述源极区，以便连接到所述嵌入扩散层。

10、根据权利要求9所述的方法，其特征在于，所述形成所述嵌入扩散层包括：

沉积掩模，所述掩模具有曝光所述槽之一的开口；以及

通过所述开口注入杂质，以形成所述嵌入扩散层，以及

其中所述开口沿所述第一方向的宽度比所述硬质掩模的间隔大。

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