JPH1131800A - 半導体不揮発性記憶装置およびその製造方法 - Google Patents
半導体不揮発性記憶装置およびその製造方法Info
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- JPH1131800A JPH1131800A JP9185191A JP18519197A JPH1131800A JP H1131800 A JPH1131800 A JP H1131800A JP 9185191 A JP9185191 A JP 9185191A JP 18519197 A JP18519197 A JP 18519197A JP H1131800 A JPH1131800 A JP H1131800A
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- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】半導体不揮発性記憶装置において、素子寸法を
大きくすることなく、ソースコンタクトと隣接するトラ
ンジスタの動作特性の変化を抑制する。 【解決手段】半導体層中に形成された第１チャネル形成
領域と、その上に形成された第１ゲート絶縁膜と、その
上方に形成された第１ゲート電極と、第１チャネル形成
領域の両側の少なくとも一方に形成された第１ソース・
ドレイン領域とを有するメモリセル中のメモリセルトラ
ンジスタＭＴと、第１チャネル形成領域と並列して半導
体層中に形成された第２チャネル形成領域と、その上に
形成された第２ゲート絶縁膜と、その上方に形成された
第２ゲート電極と、第２チャネル形成領域の両側に形成
された第２ソース・ドレイン領域とを有し、第１ソース
領域とソース電圧源との間に接続されたデプレッション
型のトランジスタＳＴとを有する構成とする。
大きくすることなく、ソースコンタクトと隣接するトラ
ンジスタの動作特性の変化を抑制する。 【解決手段】半導体層中に形成された第１チャネル形成
領域と、その上に形成された第１ゲート絶縁膜と、その
上方に形成された第１ゲート電極と、第１チャネル形成
領域の両側の少なくとも一方に形成された第１ソース・
ドレイン領域とを有するメモリセル中のメモリセルトラ
ンジスタＭＴと、第１チャネル形成領域と並列して半導
体層中に形成された第２チャネル形成領域と、その上に
形成された第２ゲート絶縁膜と、その上方に形成された
第２ゲート電極と、第２チャネル形成領域の両側に形成
された第２ソース・ドレイン領域とを有し、第１ソース
領域とソース電圧源との間に接続されたデプレッション
型のトランジスタＳＴとを有する構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体不揮発性記
憶装置およびその製造方法に関し、特に、ＮＯＲ型ある
いはＤＩＮＯＲ型のメモリセル構成を有する半導体不揮
発性記憶装置およびその製造方法に関する。
憶装置およびその製造方法に関し、特に、ＮＯＲ型ある
いはＤＩＮＯＲ型のメモリセル構成を有する半導体不揮
発性記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】現在、半導体不揮発性記憶装置の開発が
盛んに行われている。半導体不揮発性記憶装置として
は、マスクＲＯＭ、フローティングゲート型の半導体不
揮発性記憶装置、ＭＮＯＳあるいはＭＯＮＯＳ型などの
絶縁膜中に電荷を蓄積する半導体不揮発性記憶装置、強
誘電体記憶装置など、様々な構造が研究および開発され
ている。上記の半導体不揮発性記憶装置は、そのセル構
成の観点からＮＡＮＤ型とＮＯＲ型に大きく分類するこ
とができる。
盛んに行われている。半導体不揮発性記憶装置として
は、マスクＲＯＭ、フローティングゲート型の半導体不
揮発性記憶装置、ＭＮＯＳあるいはＭＯＮＯＳ型などの
絶縁膜中に電荷を蓄積する半導体不揮発性記憶装置、強
誘電体記憶装置など、様々な構造が研究および開発され
ている。上記の半導体不揮発性記憶装置は、そのセル構
成の観点からＮＡＮＤ型とＮＯＲ型に大きく分類するこ
とができる。
【０００３】上記のうち、例えば電荷蓄積層に電荷を蓄
積するメモリトランジスタを有し、データの電気的消去
および書き込みが可能なＮＡＮＤ型の半導体不揮発性記
憶装置は、メモリセルを直列に複数個接続し、１ＮＡＮ
Ｄ列のメモリトランジスタについて共通の選択トランジ
スタとビット線を持つ構成である。ビット当たりの面積
はメモリトランジスタの占有面積に近くなり、メモリセ
ル面積は非常に小さく、高集積化、大容量化および低コ
スト化の点で有利であり、データ保存用途、例えばＨＤ
Ｄ（ハードディスクドライブ）などの磁気記録手段の置
き換えなどに適している。
積するメモリトランジスタを有し、データの電気的消去
および書き込みが可能なＮＡＮＤ型の半導体不揮発性記
憶装置は、メモリセルを直列に複数個接続し、１ＮＡＮ
Ｄ列のメモリトランジスタについて共通の選択トランジ
スタとビット線を持つ構成である。ビット当たりの面積
はメモリトランジスタの占有面積に近くなり、メモリセ
ル面積は非常に小さく、高集積化、大容量化および低コ
スト化の点で有利であり、データ保存用途、例えばＨＤ
Ｄ（ハードディスクドライブ）などの磁気記録手段の置
き換えなどに適している。
【０００４】一方、ＮＯＲ型の場合はコンタクトの数が
ＮＡＮＤ型よりも多くなり、高集積化、大容量化などの
点で不利であるが、ＮＡＮＤ型ではその構造上困難であ
る高速なランダムアクセス読み出しがＮＯＲ型では可能
であり、高速読み出し用途に適しており、将来的には主
記憶の一部とすることも期待されている。
ＮＡＮＤ型よりも多くなり、高集積化、大容量化などの
点で不利であるが、ＮＡＮＤ型ではその構造上困難であ
る高速なランダムアクセス読み出しがＮＯＲ型では可能
であり、高速読み出し用途に適しており、将来的には主
記憶の一部とすることも期待されている。
【０００５】ここで、チャネル形成領域を有する半導体
層とコントロールゲートとの間に電荷蓄積層を有し、半
導体層から電荷蓄積層に電荷を注入、あるいは電荷蓄積
層から半導体層へ電荷を放出することでデータを記録す
るメモリトランジスタから構成されたＮＯＲ型メモリセ
ル構成を有する半導体不揮発性記憶装置の例として、そ
の要部平面図を図１０に、等価回路図を図１１に示す。
例えばＬＯＣＯＳ膜などの素子分離絶縁膜で分離された
シリコン半導体基板の活性領域と、ワード線ＷＬ、Ｗ
Ｌ’となるコントロールゲートＣＧ、ＣＧ’との交点
（図１０中の斜線部分）において、コントロールゲート
ＣＧ、ＣＧ’とシリコン半導体基板のチャネル形成領域
の間に電荷蓄積層として例えばフローティングゲートが
形成されている。コントロールゲートＣＧ、ＣＧ’の両
側部の基板中にはソース・ドレイン拡散層が形成されて
おり、電界効果トランジスタであるメモリトランジスタ
ＭＴａ〜ＭＴｃ、ＭＴａ’〜ＭＴｃ’を形成する。これ
らのトランジスタは、半導体層からフローティングゲー
トにゲート絶縁膜を通過させて電荷を注入、あるいはフ
ローティングゲートから半導体層へ電荷を放出すること
でデータを記録することができる。
層とコントロールゲートとの間に電荷蓄積層を有し、半
導体層から電荷蓄積層に電荷を注入、あるいは電荷蓄積
層から半導体層へ電荷を放出することでデータを記録す
るメモリトランジスタから構成されたＮＯＲ型メモリセ
ル構成を有する半導体不揮発性記憶装置の例として、そ
の要部平面図を図１０に、等価回路図を図１１に示す。
例えばＬＯＣＯＳ膜などの素子分離絶縁膜で分離された
シリコン半導体基板の活性領域と、ワード線ＷＬ、Ｗ
Ｌ’となるコントロールゲートＣＧ、ＣＧ’との交点
（図１０中の斜線部分）において、コントロールゲート
ＣＧ、ＣＧ’とシリコン半導体基板のチャネル形成領域
の間に電荷蓄積層として例えばフローティングゲートが
形成されている。コントロールゲートＣＧ、ＣＧ’の両
側部の基板中にはソース・ドレイン拡散層が形成されて
おり、電界効果トランジスタであるメモリトランジスタ
ＭＴａ〜ＭＴｃ、ＭＴａ’〜ＭＴｃ’を形成する。これ
らのトランジスタは、半導体層からフローティングゲー
トにゲート絶縁膜を通過させて電荷を注入、あるいはフ
ローティングゲートから半導体層へ電荷を放出すること
でデータを記録することができる。
【０００６】上記の各メモリトランジスタＭＴａ〜ＭＴ
ｃ、ＭＴａ’〜ＭＴｃ’のソース・ドレイン拡散層の一
方は、各ビットコンタクトＢＣａ〜ＢＣｃ、ＢＣａ’〜
ＢＣｃ’を介してビット線ＢＬａ〜ＢＬｃにそれぞれ接
続している。他方の拡散層は図面上中央部に形成されて
いる共通の副ソース線ＳＳＬに接続している。副ソース
線は、コントロールゲートＣＧ（ワード線ＷＬ）方向に
例えば８ビットあるいは１６ビット毎に形成されたソー
スコンタクトＳＣを介して主ソース線ＭＳＬからソース
電圧を供給される。
ｃ、ＭＴａ’〜ＭＴｃ’のソース・ドレイン拡散層の一
方は、各ビットコンタクトＢＣａ〜ＢＣｃ、ＢＣａ’〜
ＢＣｃ’を介してビット線ＢＬａ〜ＢＬｃにそれぞれ接
続している。他方の拡散層は図面上中央部に形成されて
いる共通の副ソース線ＳＳＬに接続している。副ソース
線は、コントロールゲートＣＧ（ワード線ＷＬ）方向に
例えば８ビットあるいは１６ビット毎に形成されたソー
スコンタクトＳＣを介して主ソース線ＭＳＬからソース
電圧を供給される。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
ＮＯＲ型メモリセルにおいて、図１０にように、副ソー
ス線ＳＳＬを主ソース線ＭＳＬを接続するためのソース
コンタクトＳＣを有していることから、ワード線ＷＬ、
ＷＬ’はソースコンタクト近傍においてそれを迂回する
ために湾曲した形状を有している。このコントロールゲ
ートの湾曲部分Ｚ、Ｚ’は、湾曲によって不均一な電界
を発生させ、これと隣接するメモリセルのメモリトラン
ジスタ（図中ＭＴａ、ＭＴａ’で示したトランジスタ）
の動作特性を変動させるという問題がある。隣接するメ
モリセルをソースコンタクトＳＣからの距離を十分とっ
て形成することで上記の動作特性の変動を回避できる
が、この方法では素子寸法が大きくなるという別の問題
が発生する。
ＮＯＲ型メモリセルにおいて、図１０にように、副ソー
ス線ＳＳＬを主ソース線ＭＳＬを接続するためのソース
コンタクトＳＣを有していることから、ワード線ＷＬ、
ＷＬ’はソースコンタクト近傍においてそれを迂回する
ために湾曲した形状を有している。このコントロールゲ
ートの湾曲部分Ｚ、Ｚ’は、湾曲によって不均一な電界
を発生させ、これと隣接するメモリセルのメモリトラン
ジスタ（図中ＭＴａ、ＭＴａ’で示したトランジスタ）
の動作特性を変動させるという問題がある。隣接するメ
モリセルをソースコンタクトＳＣからの距離を十分とっ
て形成することで上記の動作特性の変動を回避できる
が、この方法では素子寸法が大きくなるという別の問題
が発生する。
【０００８】本発明は上記の問題点を鑑みてなされたも
のであり、従って、本発明は、素子寸法を大きくするこ
となく、ソースコンタクトと隣接するメモリセルのトラ
ンジスタの動作特性の変化を抑制した半導体不揮発性記
憶装置およびその製造方法を提供することを目的とす
る。
のであり、従って、本発明は、素子寸法を大きくするこ
となく、ソースコンタクトと隣接するメモリセルのトラ
ンジスタの動作特性の変化を抑制した半導体不揮発性記
憶装置およびその製造方法を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体不揮発性記憶装置は、ＮＯＲ型メモ
リセル構成を有する半導体不揮発性記憶装置であって、
半導体層中に形成された第１チャネル形成領域と、前記
第１チャネル形成領域上に形成された第１ゲート絶縁膜
と、前記第１ゲート絶縁膜の上方に形成された第１ゲー
ト電極と、前記第１チャネル形成領域の両側の少なくと
も一方に形成された第１ソース・ドレイン領域とを有す
る前記メモリセル中のメモリセルトランジスタと、前記
第１チャネル形成領域と並列して前記半導体層中に形成
された第２チャネル形成領域と、前記第２チャネル形成
領域上に形成された第２ゲート絶縁膜と、前記第２ゲー
ト絶縁膜の上方に形成された第２ゲート電極と、前記第
２チャネル形成領域の両側に形成された第２ソース・ド
レイン領域とを有し、前記第１ソース領域とソース電圧
源との間に接続されたデプレッション型のトランジスタ
とを有する。
め、本発明の半導体不揮発性記憶装置は、ＮＯＲ型メモ
リセル構成を有する半導体不揮発性記憶装置であって、
半導体層中に形成された第１チャネル形成領域と、前記
第１チャネル形成領域上に形成された第１ゲート絶縁膜
と、前記第１ゲート絶縁膜の上方に形成された第１ゲー
ト電極と、前記第１チャネル形成領域の両側の少なくと
も一方に形成された第１ソース・ドレイン領域とを有す
る前記メモリセル中のメモリセルトランジスタと、前記
第１チャネル形成領域と並列して前記半導体層中に形成
された第２チャネル形成領域と、前記第２チャネル形成
領域上に形成された第２ゲート絶縁膜と、前記第２ゲー
ト絶縁膜の上方に形成された第２ゲート電極と、前記第
２チャネル形成領域の両側に形成された第２ソース・ド
レイン領域とを有し、前記第１ソース領域とソース電圧
源との間に接続されたデプレッション型のトランジスタ
とを有する。
【００１０】上記の本発明の半導体不揮発性記憶装置
は、電界効果型のメモリセルトランジスタを有するメモ
リセルをＮＯＲ型に接続した構成であり、各メモリセル
のメモリセルトランジスタのソース領域とソース電圧源
との間に接続されたデプレッション型のトランジスタを
有する。デプレッション型（ノーマリオン型）であるこ
とから、ソース電圧源と各メモリトランジスタの第１ソ
ース領域は通常の状態においていつも接続しており、ソ
ース電圧を各第１ソース領域に供給することができる。
は、電界効果型のメモリセルトランジスタを有するメモ
リセルをＮＯＲ型に接続した構成であり、各メモリセル
のメモリセルトランジスタのソース領域とソース電圧源
との間に接続されたデプレッション型のトランジスタを
有する。デプレッション型（ノーマリオン型）であるこ
とから、ソース電圧源と各メモリトランジスタの第１ソ
ース領域は通常の状態においていつも接続しており、ソ
ース電圧を各第１ソース領域に供給することができる。
【００１１】上記の本発明の半導体不揮発性記憶装置
は、メモリセルトランジスタの一つをデプレッション化
し、各メモリセルトランジスタのソース領域とソース電
圧源との間に接続するデプレッション型のトランジスタ
とすることが可能である。これにより、ソース線接続の
ためのソースコンタクトは通常ビットコンタクトを形成
する位置に形成することができる。これにより、ワード
線をソースコンタクト近傍で迂回しない直線配線とする
ことができ、ワード線の湾曲によって生じる不均一な電
界もなく、ソースコンタクトと隣接するメモリセルのメ
モリトランジスタの動作特性を変動させるという問題が
回避できる。また、この配置は素子寸法を大きくする問
題も発生させない。
は、メモリセルトランジスタの一つをデプレッション化
し、各メモリセルトランジスタのソース領域とソース電
圧源との間に接続するデプレッション型のトランジスタ
とすることが可能である。これにより、ソース線接続の
ためのソースコンタクトは通常ビットコンタクトを形成
する位置に形成することができる。これにより、ワード
線をソースコンタクト近傍で迂回しない直線配線とする
ことができ、ワード線の湾曲によって生じる不均一な電
界もなく、ソースコンタクトと隣接するメモリセルのメ
モリトランジスタの動作特性を変動させるという問題が
回避できる。また、この配置は素子寸法を大きくする問
題も発生させない。
【００１２】上記の本発明の半導体不揮発性記憶装置
は、好適には、前記デプレッション型のトランジスタ
が、当該トランジスタのチャネル形成領域に導入された
導電性不純物によりデプレッション型とされたものであ
る。これにより、デプレッション型のトランジスタとす
ることができ、ソース電圧源と各メモリトランジスタの
第１ソース領域は通常の状態においていつも接続してお
り、ソース電圧を各第１ソース領域に供給することがで
きる。
は、好適には、前記デプレッション型のトランジスタ
が、当該トランジスタのチャネル形成領域に導入された
導電性不純物によりデプレッション型とされたものであ
る。これにより、デプレッション型のトランジスタとす
ることができ、ソース電圧源と各メモリトランジスタの
第１ソース領域は通常の状態においていつも接続してお
り、ソース電圧を各第１ソース領域に供給することがで
きる。
【００１３】上記の本発明の半導体不揮発性記憶装置
は、好適には、前記第１ゲート絶縁膜と前記第１ゲート
電極の間に第１電荷蓄積層を有し、前記第２ゲート絶縁
膜と前記第２ゲート電極の間に第２電荷蓄積層を有す
る。これにより、電荷蓄積層に蓄積した電荷によりデー
タを記憶する、電気的消去および書き込みが可能な半導
体不揮発性記憶装置とすることができる。例えば、前記
第１電荷蓄積層が導電体からなる第１フローティングゲ
ートであり、前記第２電荷蓄積層が導電体からなる第２
フローティングゲートであり、前記第１フローティング
ゲートと前記第１ゲート電極の間に第１中間絶縁膜を有
し、前記第２フローティングゲートと前記第２ゲート電
極の間に第２中間絶縁膜を有する構成としてフローティ
ングゲート型とすることができる。また、前記第１電荷
蓄積層が絶縁体を積層させて形成された第１積層絶縁膜
であり、前記第２電荷蓄積層が絶縁体を積層させて形成
された第２積層絶縁膜である構成とすることで例えばＭ
ＯＮＯＳ型などとすることができる。
は、好適には、前記第１ゲート絶縁膜と前記第１ゲート
電極の間に第１電荷蓄積層を有し、前記第２ゲート絶縁
膜と前記第２ゲート電極の間に第２電荷蓄積層を有す
る。これにより、電荷蓄積層に蓄積した電荷によりデー
タを記憶する、電気的消去および書き込みが可能な半導
体不揮発性記憶装置とすることができる。例えば、前記
第１電荷蓄積層が導電体からなる第１フローティングゲ
ートであり、前記第２電荷蓄積層が導電体からなる第２
フローティングゲートであり、前記第１フローティング
ゲートと前記第１ゲート電極の間に第１中間絶縁膜を有
し、前記第２フローティングゲートと前記第２ゲート電
極の間に第２中間絶縁膜を有する構成としてフローティ
ングゲート型とすることができる。また、前記第１電荷
蓄積層が絶縁体を積層させて形成された第１積層絶縁膜
であり、前記第２電荷蓄積層が絶縁体を積層させて形成
された第２積層絶縁膜である構成とすることで例えばＭ
ＯＮＯＳ型などとすることができる。
【００１４】上記の本発明の半導体不揮発性記憶装置
は、好適には、前記デプレッション型のトランジスタ
が、前記第２電荷蓄積層の保持する電荷によりデプレッ
ション型とされたものである。これにより、デプレッシ
ョン型のトランジスタとすることができ、ソース電圧源
と各メモリトランジスタの第１ソース領域は通常の状態
においていつも接続しており、ソース電圧を各第１ソー
ス領域に供給することができる。
は、好適には、前記デプレッション型のトランジスタ
が、前記第２電荷蓄積層の保持する電荷によりデプレッ
ション型とされたものである。これにより、デプレッシ
ョン型のトランジスタとすることができ、ソース電圧源
と各メモリトランジスタの第１ソース領域は通常の状態
においていつも接続しており、ソース電圧を各第１ソー
ス領域に供給することができる。
【００１５】上記の本発明の半導体不揮発性記憶装置
は、好適には、前記メモリトランジスタの前記第１ソー
ス・ドレイン領域の有無によりプログラムを行う読み出
し専用半導体記憶装置である。あるいは、前記第１ドレ
イン領域とビット線を接続するビットコンタクトの有無
によりプログラムを行う読み出し専用半導体記憶装置で
ある。あるいは、前記第１チャネル形成領域中の導電性
不純物によりプログラムを行う読み出し専用半導体記憶
装置である。これにより、製造工程においてプログラム
を書き込むマスクＲＯＭを形成することができる。
は、好適には、前記メモリトランジスタの前記第１ソー
ス・ドレイン領域の有無によりプログラムを行う読み出
し専用半導体記憶装置である。あるいは、前記第１ドレ
イン領域とビット線を接続するビットコンタクトの有無
によりプログラムを行う読み出し専用半導体記憶装置で
ある。あるいは、前記第１チャネル形成領域中の導電性
不純物によりプログラムを行う読み出し専用半導体記憶
装置である。これにより、製造工程においてプログラム
を書き込むマスクＲＯＭを形成することができる。
【００１６】また、上記の目的を達成するため、本発明
の半導体不揮発性記憶装置の製造方法は、ＮＯＲ型メモ
リセル構成を有する半導体不揮発性記憶装置の製造方法
であって、前記メモリセル中の第１トランジスタの形成
領域の第１チャネル形成領域上に第１ゲート絶縁膜を形
成し、前記第１トランジスタのソース領域とソース電圧
源との間に接続されるデプレッション型の第２トランジ
スタの形成領域の第２チャネル形成領域上に第２ゲート
絶縁膜を形成する工程と、前記第２チャネル形成領域に
前記第２トランジスタをデプレッション化するための不
純物イオンを注入する工程と、前記第１ゲート絶縁膜お
よび前記第２ゲート絶縁膜の上方に第１ゲート電極およ
び第２ゲート電極をそれぞれ形成する工程と、前記第１
トランジスタの第１ソース・ドレイン領域と前記第２ト
ランジスタの第２ソース・ドレイン領域を、前記第１ソ
ース領域と前記第２ドレイン領域とを接続させるように
形成する工程と、前記第１ドレイン領域に接続するビッ
ト線を形成する工程と、前記第２ソース領域に接続する
ソース線を形成する工程とを有する。
の半導体不揮発性記憶装置の製造方法は、ＮＯＲ型メモ
リセル構成を有する半導体不揮発性記憶装置の製造方法
であって、前記メモリセル中の第１トランジスタの形成
領域の第１チャネル形成領域上に第１ゲート絶縁膜を形
成し、前記第１トランジスタのソース領域とソース電圧
源との間に接続されるデプレッション型の第２トランジ
スタの形成領域の第２チャネル形成領域上に第２ゲート
絶縁膜を形成する工程と、前記第２チャネル形成領域に
前記第２トランジスタをデプレッション化するための不
純物イオンを注入する工程と、前記第１ゲート絶縁膜お
よび前記第２ゲート絶縁膜の上方に第１ゲート電極およ
び第２ゲート電極をそれぞれ形成する工程と、前記第１
トランジスタの第１ソース・ドレイン領域と前記第２ト
ランジスタの第２ソース・ドレイン領域を、前記第１ソ
ース領域と前記第２ドレイン領域とを接続させるように
形成する工程と、前記第１ドレイン領域に接続するビッ
ト線を形成する工程と、前記第２ソース領域に接続する
ソース線を形成する工程とを有する。
【００１７】上記の本発明の半導体不揮発性記憶装置の
製造方法は、メモリセル中の第１トランジスタの形成領
域の第１チャネル形成領域上に第１ゲート絶縁膜を形成
し、第１トランジスタの一方のソース・ドレイン領域と
ソース電圧源との間に接続される第２トランジスタの形
成領域の第２チャネル形成領域上に第２ゲート絶縁膜を
形成し、次に、第２チャネル形成領域に第２トランジス
タをデプレッション化するための不純物イオンを注入す
る。これにより、第２トランジスタをデプレッション型
とすることができる。次に、第１ゲート絶縁膜および第
２ゲート絶縁膜の上方に第１ゲート電極および第２ゲー
ト電極をそれぞれ形成し、第１トランジスタの第１ソー
ス・ドレイン領域と第２トランジスタの第２ソース・ド
レイン領域を、第１ソース領域と第２ドレイン領域とを
接続させるように形成する。次に、第１ドレイン領域に
接続するビット線を形成し、第２ソース領域に接続する
ソース線を形成する。
製造方法は、メモリセル中の第１トランジスタの形成領
域の第１チャネル形成領域上に第１ゲート絶縁膜を形成
し、第１トランジスタの一方のソース・ドレイン領域と
ソース電圧源との間に接続される第２トランジスタの形
成領域の第２チャネル形成領域上に第２ゲート絶縁膜を
形成し、次に、第２チャネル形成領域に第２トランジス
タをデプレッション化するための不純物イオンを注入す
る。これにより、第２トランジスタをデプレッション型
とすることができる。次に、第１ゲート絶縁膜および第
２ゲート絶縁膜の上方に第１ゲート電極および第２ゲー
ト電極をそれぞれ形成し、第１トランジスタの第１ソー
ス・ドレイン領域と第２トランジスタの第２ソース・ド
レイン領域を、第１ソース領域と第２ドレイン領域とを
接続させるように形成する。次に、第１ドレイン領域に
接続するビット線を形成し、第２ソース領域に接続する
ソース線を形成する。
【００１８】上記の本発明の半導体不揮発性記憶装置の
製造方法によれば、メモリセル中の第１トランジスタ
と、第１トランジスタのソース領域とソース電圧源との
間に接続されるデプレッション型の第２トランジスタを
形成することができる。第２トランジスタはデプレッシ
ョン型であり、ソース電圧源と各メモリトランジスタの
第１ソース領域は通常の状態においていつも接続してお
り、ソース電圧を各第１ソース領域に供給するように形
成することができる。これにより、ソース線接続のため
のソースコンタクトは通常ビットコンタクトを形成する
位置に形成することができ、ワード線をソースコンタク
ト近傍で迂回しない直線配線とすることができるので、
ワード線の湾曲によって生じる不均一な電界もなく、ソ
ースコンタクトと隣接するメモリセルのメモリトランジ
スタの動作特性を変動させるという問題が回避可能で、
素子寸法を大きくする問題も発生させない半導体不揮発
性記憶装置を形成することができる。半導体不揮発性記
憶装置としては、ゲート絶縁膜とゲート電極の間に電荷
蓄積層をさらに有し、蓄積した電荷に応じてデータを記
憶する、フローティングゲート型、あるいはＭＯＮＯＳ
型などの電気的消去および書き込みが可能な半導体不揮
発性記憶装置とすることができる。また、メモリトラン
ジスタの前記第１ソース・ドレイン領域の有無によりプ
ログラムを行う方法などにより、製造工程においてプロ
グラムを書き込むマスクＲＯＭを形成することができ
る。
製造方法によれば、メモリセル中の第１トランジスタ
と、第１トランジスタのソース領域とソース電圧源との
間に接続されるデプレッション型の第２トランジスタを
形成することができる。第２トランジスタはデプレッシ
ョン型であり、ソース電圧源と各メモリトランジスタの
第１ソース領域は通常の状態においていつも接続してお
り、ソース電圧を各第１ソース領域に供給するように形
成することができる。これにより、ソース線接続のため
のソースコンタクトは通常ビットコンタクトを形成する
位置に形成することができ、ワード線をソースコンタク
ト近傍で迂回しない直線配線とすることができるので、
ワード線の湾曲によって生じる不均一な電界もなく、ソ
ースコンタクトと隣接するメモリセルのメモリトランジ
スタの動作特性を変動させるという問題が回避可能で、
素子寸法を大きくする問題も発生させない半導体不揮発
性記憶装置を形成することができる。半導体不揮発性記
憶装置としては、ゲート絶縁膜とゲート電極の間に電荷
蓄積層をさらに有し、蓄積した電荷に応じてデータを記
憶する、フローティングゲート型、あるいはＭＯＮＯＳ
型などの電気的消去および書き込みが可能な半導体不揮
発性記憶装置とすることができる。また、メモリトラン
ジスタの前記第１ソース・ドレイン領域の有無によりプ
ログラムを行う方法などにより、製造工程においてプロ
グラムを書き込むマスクＲＯＭを形成することができ
る。
【００１９】上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、前記第１ゲート絶縁膜および第
２ゲート絶縁膜を形成する工程の後、前記第１ゲート電
極および前記第２ゲート電極を形成する工程の前に、前
記第１ゲート絶縁膜および前記第２ゲート絶縁膜の上層
に第１電荷蓄積層および第２電荷蓄積層をそれぞれ形成
する工程をさらに有する。これにより、蓄積した電荷に
応じてデータを記憶する、フローティングゲート型、あ
るいはＭＯＮＯＳ型などの電気的消去および書き込みが
可能な半導体不揮発性記憶装置とすることができる。
製造方法は、好適には、前記第１ゲート絶縁膜および第
２ゲート絶縁膜を形成する工程の後、前記第１ゲート電
極および前記第２ゲート電極を形成する工程の前に、前
記第１ゲート絶縁膜および前記第２ゲート絶縁膜の上層
に第１電荷蓄積層および第２電荷蓄積層をそれぞれ形成
する工程をさらに有する。これにより、蓄積した電荷に
応じてデータを記憶する、フローティングゲート型、あ
るいはＭＯＮＯＳ型などの電気的消去および書き込みが
可能な半導体不揮発性記憶装置とすることができる。
【００２０】また、上記の目的を達成するため、本発明
の半導体不揮発性記憶装置の製造方法は、ＮＯＲ型メモ
リセル構成を有する半導体不揮発性記憶装置の製造方法
であって、前記メモリセル中の第１トランジスタの形成
領域の第１チャネル形成領域上に第１ゲート絶縁膜を形
成し、前記第１トランジスタのソース領域とソース電圧
源との間に接続されるデプレッション型の第２トランジ
スタの形成領域の第２チャネル形成領域上に第２ゲート
絶縁膜を形成する工程と、前記第１ゲート絶縁膜および
前記第２ゲート絶縁膜の上層に第１電荷蓄積層および第
２電荷蓄積層をそれぞれ形成する工程と、前記第１電荷
蓄積層および前記第２電荷蓄積層の上方に第１ゲート電
極および第２ゲート電極をそれぞれ形成する工程と、前
記第１トランジスタの第１ソース・ドレイン領域と前記
第２トランジスタの第２ソース・ドレイン領域を、前記
第１ソース領域と前記第２ドレイン領域とを接続させる
ように形成する工程と、前記第１ドレイン領域に接続す
るビット線を形成する工程と、前記第２ソース領域に接
続するソース線を形成する工程と、前記第２電荷蓄積層
に電荷を蓄積させ、前記第２トランジスタをデプレッシ
ョン化する工程とを有する。
の半導体不揮発性記憶装置の製造方法は、ＮＯＲ型メモ
リセル構成を有する半導体不揮発性記憶装置の製造方法
であって、前記メモリセル中の第１トランジスタの形成
領域の第１チャネル形成領域上に第１ゲート絶縁膜を形
成し、前記第１トランジスタのソース領域とソース電圧
源との間に接続されるデプレッション型の第２トランジ
スタの形成領域の第２チャネル形成領域上に第２ゲート
絶縁膜を形成する工程と、前記第１ゲート絶縁膜および
前記第２ゲート絶縁膜の上層に第１電荷蓄積層および第
２電荷蓄積層をそれぞれ形成する工程と、前記第１電荷
蓄積層および前記第２電荷蓄積層の上方に第１ゲート電
極および第２ゲート電極をそれぞれ形成する工程と、前
記第１トランジスタの第１ソース・ドレイン領域と前記
第２トランジスタの第２ソース・ドレイン領域を、前記
第１ソース領域と前記第２ドレイン領域とを接続させる
ように形成する工程と、前記第１ドレイン領域に接続す
るビット線を形成する工程と、前記第２ソース領域に接
続するソース線を形成する工程と、前記第２電荷蓄積層
に電荷を蓄積させ、前記第２トランジスタをデプレッシ
ョン化する工程とを有する。
【００２１】上記の本発明の半導体不揮発性記憶装置の
製造方法によれば、ソース線接続のためのソースコンタ
クトは通常ビットコンタクトを形成する位置に形成する
ことができ、ワード線をソースコンタクト近傍で迂回し
ない直線配線とすることができるので、ワード線の湾曲
によって生じる不均一な電界もなく、ソースコンタクト
と隣接するメモリセルのメモリトランジスタの動作特性
を変動させるという問題が回避可能で、素子寸法を大き
くする問題も発生させない、ゲート絶縁膜とゲート電極
の間の電荷蓄積層に蓄積した電荷に応じてデータを記憶
する、フローティングゲート型、あるいはＭＯＮＯＳ型
などの電気的消去および書き込みが可能な半導体不揮発
性記憶装置を形成することができる。
製造方法によれば、ソース線接続のためのソースコンタ
クトは通常ビットコンタクトを形成する位置に形成する
ことができ、ワード線をソースコンタクト近傍で迂回し
ない直線配線とすることができるので、ワード線の湾曲
によって生じる不均一な電界もなく、ソースコンタクト
と隣接するメモリセルのメモリトランジスタの動作特性
を変動させるという問題が回避可能で、素子寸法を大き
くする問題も発生させない、ゲート絶縁膜とゲート電極
の間の電荷蓄積層に蓄積した電荷に応じてデータを記憶
する、フローティングゲート型、あるいはＭＯＮＯＳ型
などの電気的消去および書き込みが可能な半導体不揮発
性記憶装置を形成することができる。
【００２２】
【発明の実施の形態】以下に、本発明の半導体不揮発性
記憶装置およびその製造方法の実施の形態について、図
面を参照して下記に説明する。
記憶装置およびその製造方法の実施の形態について、図
面を参照して下記に説明する。
【００２３】第１実施形態 図１は本実施形態の半導体不揮発性記憶装置の要部平面
図であり、図２はその等価回路図である。例えばＬＯＣ
ＯＳ膜などの素子分離絶縁膜で分離されたシリコン半導
体基板の活性領域と、ワード線ＷＬ、ＷＬ’となるコン
トロールゲートＣＧ、ＣＧ’との交点（図１中の斜線部
分）において、コントロールゲートＣＧ、ＣＧ’とシリ
コン半導体基板のチャネル形成領域の間に電荷蓄積層と
して例えばフローティングゲートが形成されている。コ
ントロールゲートＣＧ、ＣＧ’の両側部の基板中にはソ
ース・ドレイン拡散層が形成されており、電界効果トラ
ンジスタであるメモリトランジスタＭＴａ〜ＭＴｃ、Ｍ
Ｔａ’〜ＭＴｃ’を形成する。これらのトランジスタ
は、半導体層からフローティングゲートにゲート絶縁膜
を通過させて電荷を注入、あるいはフローティングゲー
トから半導体層へ電荷を放出することでデータを記録す
ることができる。
図であり、図２はその等価回路図である。例えばＬＯＣ
ＯＳ膜などの素子分離絶縁膜で分離されたシリコン半導
体基板の活性領域と、ワード線ＷＬ、ＷＬ’となるコン
トロールゲートＣＧ、ＣＧ’との交点（図１中の斜線部
分）において、コントロールゲートＣＧ、ＣＧ’とシリ
コン半導体基板のチャネル形成領域の間に電荷蓄積層と
して例えばフローティングゲートが形成されている。コ
ントロールゲートＣＧ、ＣＧ’の両側部の基板中にはソ
ース・ドレイン拡散層が形成されており、電界効果トラ
ンジスタであるメモリトランジスタＭＴａ〜ＭＴｃ、Ｍ
Ｔａ’〜ＭＴｃ’を形成する。これらのトランジスタ
は、半導体層からフローティングゲートにゲート絶縁膜
を通過させて電荷を注入、あるいはフローティングゲー
トから半導体層へ電荷を放出することでデータを記録す
ることができる。
【００２４】上記の各メモリトランジスタＭＴａ〜ＭＴ
ｃ、ＭＴａ’〜ＭＴｃ’のソース・ドレイン拡散層の一
方は、各ビットコンタクトＢＣａ〜ＢＣｃ、ＢＣａ’〜
ＢＣｃ’を介してビット線ＢＬａ〜ＢＬｃにそれぞれ接
続している。他方の拡散層は図面上中央部に形成されて
いる共通の副ソース線ＳＳＬに接続している。副ソース
線は、コントロールゲートＣＧ（ワード線ＷＬ）方向に
例えば８ビットあるいは１６ビット毎に形成されたデプ
レッション型のソース線接続用トランジスタＳＴ（ＤＭ
ＯＳ）のチャネルとソースコンタクトＳＣを介して主ソ
ース線ＭＳＬからソース電圧を供給される。
ｃ、ＭＴａ’〜ＭＴｃ’のソース・ドレイン拡散層の一
方は、各ビットコンタクトＢＣａ〜ＢＣｃ、ＢＣａ’〜
ＢＣｃ’を介してビット線ＢＬａ〜ＢＬｃにそれぞれ接
続している。他方の拡散層は図面上中央部に形成されて
いる共通の副ソース線ＳＳＬに接続している。副ソース
線は、コントロールゲートＣＧ（ワード線ＷＬ）方向に
例えば８ビットあるいは１６ビット毎に形成されたデプ
レッション型のソース線接続用トランジスタＳＴ（ＤＭ
ＯＳ）のチャネルとソースコンタクトＳＣを介して主ソ
ース線ＭＳＬからソース電圧を供給される。
【００２５】上記の本実施形態の半導体不揮発性記憶装
置のメモリトランジスタ領域の図中Ｘ−Ｘ’に対応する
断面図およびソース線接続用トランジスタ領域の図中Ｙ
−Ｙ’に対応する断面図を図３に示す。メモリトランジ
スタ領域（Ｘ−Ｘ’）においては、例えばＬＯＣＯＳ素
子分離絶縁膜２０により素子分離されたｐ型のシリコン
半導体基板１０中のチャネル形成領域上に、例えば酸化
シリコンの薄膜のゲート絶縁膜２１が形成され、その上
層に例えばポリシリコンのフローティングゲート３０ａ
が形成され、その上層に例えばＯＮＯ膜（酸化膜−窒化
膜−酸化膜）の積層絶縁膜である中間絶縁膜２２ａが形
成され、その上層に例えばポリシリコンのコントロール
ゲート３１ａが形成されている。基板１０中のチャネル
形成領域の両側部にｎ型のソース・ドレイン拡散層１２
が形成されている。これによりコントロールゲート３１
ａと半導体基板１０中のチャネル形成領域の間に、絶縁
膜により絶縁されたフローティングゲート３０ａを有す
る電界効果トランジスタとなる。
置のメモリトランジスタ領域の図中Ｘ−Ｘ’に対応する
断面図およびソース線接続用トランジスタ領域の図中Ｙ
−Ｙ’に対応する断面図を図３に示す。メモリトランジ
スタ領域（Ｘ−Ｘ’）においては、例えばＬＯＣＯＳ素
子分離絶縁膜２０により素子分離されたｐ型のシリコン
半導体基板１０中のチャネル形成領域上に、例えば酸化
シリコンの薄膜のゲート絶縁膜２１が形成され、その上
層に例えばポリシリコンのフローティングゲート３０ａ
が形成され、その上層に例えばＯＮＯ膜（酸化膜−窒化
膜−酸化膜）の積層絶縁膜である中間絶縁膜２２ａが形
成され、その上層に例えばポリシリコンのコントロール
ゲート３１ａが形成されている。基板１０中のチャネル
形成領域の両側部にｎ型のソース・ドレイン拡散層１２
が形成されている。これによりコントロールゲート３１
ａと半導体基板１０中のチャネル形成領域の間に、絶縁
膜により絶縁されたフローティングゲート３０ａを有す
る電界効果トランジスタとなる。
【００２６】上記のトランジスタを例えば酸化シリコン
の層間絶縁膜２３が被覆しており、ソース・ドレイン拡
散層１２に達するビットコンタクトＢＣが開口されてお
り、コンタクトの内部に例えばタングステンの埋め込み
配線３２ａが埋め込まれ、ビット線３３ａに接続してい
る。
の層間絶縁膜２３が被覆しており、ソース・ドレイン拡
散層１２に達するビットコンタクトＢＣが開口されてお
り、コンタクトの内部に例えばタングステンの埋め込み
配線３２ａが埋め込まれ、ビット線３３ａに接続してい
る。
【００２７】一方、ソース線接続用トランジスタ領域
（Ｙ−Ｙ’）においては、ソース・ドレイン拡散層１２
の間のチャネル形成領域にｎ型拡散層１１が形成されて
いるためにトランジスタがデプレッション型となり、ま
た、層間絶縁膜にソースコンタクトＳＣが開口されてソ
ース・ドレイン拡散層１２から埋め込み配線３２ｂを介
してソース線３３ｂに接続している他は、基本的にメモ
リトランジスタ領域と同様である。
（Ｙ−Ｙ’）においては、ソース・ドレイン拡散層１２
の間のチャネル形成領域にｎ型拡散層１１が形成されて
いるためにトランジスタがデプレッション型となり、ま
た、層間絶縁膜にソースコンタクトＳＣが開口されてソ
ース・ドレイン拡散層１２から埋め込み配線３２ｂを介
してソース線３３ｂに接続している他は、基本的にメモ
リトランジスタ領域と同様である。
【００２８】かかる構造の半導体不揮発性記憶装置は、
メモリセルトランジスタの一つをデプレッション化し、
各メモリセルトランジスタのソース領域とソース電圧源
との間に接続するデプレッション型のソース線接続用ト
ランジスタとしているので、ソース線接続のためのソー
スコンタクトは通常ビットコンタクトを形成する位置に
形成することができ、ワード線をソースコンタクト近傍
で迂回しない直線配線としている。このため、ワード線
の湾曲によって生じる不均一な電界もなく、ソースコン
タクトと隣接するメモリセルのメモリトランジスタの動
作特性を変動させるという問題が回避できる。また、こ
の配置は素子寸法を大きくする問題も発生させない。
メモリセルトランジスタの一つをデプレッション化し、
各メモリセルトランジスタのソース領域とソース電圧源
との間に接続するデプレッション型のソース線接続用ト
ランジスタとしているので、ソース線接続のためのソー
スコンタクトは通常ビットコンタクトを形成する位置に
形成することができ、ワード線をソースコンタクト近傍
で迂回しない直線配線としている。このため、ワード線
の湾曲によって生じる不均一な電界もなく、ソースコン
タクトと隣接するメモリセルのメモリトランジスタの動
作特性を変動させるという問題が回避できる。また、こ
の配置は素子寸法を大きくする問題も発生させない。
【００２９】上記の半導体不揮発性記憶装置において
は、ソース線接続用トランジスタのデプレッション化の
方法として、ｎ型拡散層を設ける代わりに、ソース線接
続用トランジスタのフローティングゲート３０ａに電荷
を注入し、例えば電子を引き抜いてホールを注入してト
ランジスタの閾値を変動させ、デプレッション型とする
こともできる。
は、ソース線接続用トランジスタのデプレッション化の
方法として、ｎ型拡散層を設ける代わりに、ソース線接
続用トランジスタのフローティングゲート３０ａに電荷
を注入し、例えば電子を引き抜いてホールを注入してト
ランジスタの閾値を変動させ、デプレッション型とする
こともできる。
【００３０】次に、上記の本実施形態の半導体不揮発性
記憶装置の製造方法について説明する。まず、図４
（ａ）に示すように、図面上左側のメモリトランジスタ
形成領域と、図面上右側のソース線接続用トランジスタ
形成領域において、ｎ型シリコン半導体基板１０に対し
てＬＯＣＯＳ法などにより素子分離絶縁膜２０を形成
し、次に例えば熱酸化法により、半導体基板１０のチャ
ネル形成領域上に酸化シリコンのゲート絶縁膜２１を形
成する。次に、ソース線接続用トランジスタ形成領域を
レジスト膜Ｒ１で保護し、メモリトランジスタ形成領域
において、メモリトランジスタの閾値を調整するための
ｐ型の導電性不純物Ｄ１をイオン注入する。例えば、ホ
ウ素イオンを１×１０12ions/cm2のドーズ量で注入す
る。
記憶装置の製造方法について説明する。まず、図４
（ａ）に示すように、図面上左側のメモリトランジスタ
形成領域と、図面上右側のソース線接続用トランジスタ
形成領域において、ｎ型シリコン半導体基板１０に対し
てＬＯＣＯＳ法などにより素子分離絶縁膜２０を形成
し、次に例えば熱酸化法により、半導体基板１０のチャ
ネル形成領域上に酸化シリコンのゲート絶縁膜２１を形
成する。次に、ソース線接続用トランジスタ形成領域を
レジスト膜Ｒ１で保護し、メモリトランジスタ形成領域
において、メモリトランジスタの閾値を調整するための
ｐ型の導電性不純物Ｄ１をイオン注入する。例えば、ホ
ウ素イオンを１×１０12ions/cm2のドーズ量で注入す
る。
【００３１】次に、図４（ｂ）に示すように、メモリト
ランジスタ形成領域をレジスト膜Ｒ２で保護し、ソース
線接続用トランジスタ形成領域において、デプレッショ
ン化（ＤＭＯＳ化）するためのｎ型の導電性不純物Ｄ２
をイオン注入する。例えば、リンイオンを１×１０13io
n/cm2 以上のドーズ量で注入する。ここでは、ゲート絶
縁膜２１の絶縁破壊がない限り上限はなく、ＤＭＯＳと
しても閾値も低いほど好ましく、精度良く制御する必要
はない。また、導電性不純物Ｄ１およびＤ２は、ゲート
絶縁膜２１を形成する前に注入してもよく、この場合に
は、ゲート絶縁膜２１の絶縁破壊の問題はなくなる。
ランジスタ形成領域をレジスト膜Ｒ２で保護し、ソース
線接続用トランジスタ形成領域において、デプレッショ
ン化（ＤＭＯＳ化）するためのｎ型の導電性不純物Ｄ２
をイオン注入する。例えば、リンイオンを１×１０13io
n/cm2 以上のドーズ量で注入する。ここでは、ゲート絶
縁膜２１の絶縁破壊がない限り上限はなく、ＤＭＯＳと
しても閾値も低いほど好ましく、精度良く制御する必要
はない。また、導電性不純物Ｄ１およびＤ２は、ゲート
絶縁膜２１を形成する前に注入してもよく、この場合に
は、ゲート絶縁膜２１の絶縁破壊の問題はなくなる。
【００３２】次に、図４（ｃ）に示すように、メモリト
ランジスタ形成領域およびソース線接続用トランジスタ
形成領域において、ゲート絶縁膜２１の上層に、例えば
ＣＶＤ（Chemival Vapor Deposition ）法によりポリシ
リコンを堆積させ、フローティングゲート用層３０を形
成する。次に、その上層に例えばＣＶＤ法により、ＯＮ
Ｏ膜を堆積させ、中間絶縁膜２２を形成する。次に、そ
の上層に例えばポリシリコンを堆積させ、コントロール
ゲート用層３１を形成する。
ランジスタ形成領域およびソース線接続用トランジスタ
形成領域において、ゲート絶縁膜２１の上層に、例えば
ＣＶＤ（Chemival Vapor Deposition ）法によりポリシ
リコンを堆積させ、フローティングゲート用層３０を形
成する。次に、その上層に例えばＣＶＤ法により、ＯＮ
Ｏ膜を堆積させ、中間絶縁膜２２を形成する。次に、そ
の上層に例えばポリシリコンを堆積させ、コントロール
ゲート用層３１を形成する。
【００３３】次に、図５（ｄ）に示すように、フォトリ
ソグラフィー工程によりレジスト膜パターニングして、
ＲＩＥ（反応性イオンエッチング）などのエッチングを
施し、ゲート電極パターンを有するフローティングゲー
ト３０ａ、中間絶縁膜２２ａ、コントロールゲート３１
ａを形成する。
ソグラフィー工程によりレジスト膜パターニングして、
ＲＩＥ（反応性イオンエッチング）などのエッチングを
施し、ゲート電極パターンを有するフローティングゲー
ト３０ａ、中間絶縁膜２２ａ、コントロールゲート３１
ａを形成する。
【００３４】次に、図５（ｅ）に示すように、コントロ
ールゲート３１ａをマスクとしてｎ型の導電性不純物Ｄ
３をイオン注入し、ソース・ドレイン拡散層１２を形成
する。例えばリンイオンを高濃度に注入する。これによ
り、コントロールゲート３１ａと半導体基板１０中のチ
ャネル形成領域の間に、絶縁膜により絶縁されたフロー
ティングゲート３０ａを有する電界効果トランジスタを
形成することができる。ここで、ソース線接続用トラン
ジスタとしては、デプレッション型のトランジスタであ
る。
ールゲート３１ａをマスクとしてｎ型の導電性不純物Ｄ
３をイオン注入し、ソース・ドレイン拡散層１２を形成
する。例えばリンイオンを高濃度に注入する。これによ
り、コントロールゲート３１ａと半導体基板１０中のチ
ャネル形成領域の間に、絶縁膜により絶縁されたフロー
ティングゲート３０ａを有する電界効果トランジスタを
形成することができる。ここで、ソース線接続用トラン
ジスタとしては、デプレッション型のトランジスタであ
る。
【００３５】次に、これらトランジスタを被覆して全面
に例えばＣＶＤ法により酸化シリコンを堆積させ、層間
絶縁膜２３を形成する。次に、層間絶縁膜に対し、メモ
リトランジスタ形成領域においてはビットコンタクトＢ
Ｃを、ソース線接続用トランジスタ形成領域においては
ソースコンタクトＳＣを開口する。これらのコンタクト
は同時に開口することができる。次に、これらのコンタ
クトを例えばタングステンで埋め込んで埋め込み配線３
２ａ、３２ｂを形成し、さらにビット線３３ａ、ソース
線３３ｂをそれぞれ接続配線して、図３に示す構造に至
る。
に例えばＣＶＤ法により酸化シリコンを堆積させ、層間
絶縁膜２３を形成する。次に、層間絶縁膜に対し、メモ
リトランジスタ形成領域においてはビットコンタクトＢ
Ｃを、ソース線接続用トランジスタ形成領域においては
ソースコンタクトＳＣを開口する。これらのコンタクト
は同時に開口することができる。次に、これらのコンタ
クトを例えばタングステンで埋め込んで埋め込み配線３
２ａ、３２ｂを形成し、さらにビット線３３ａ、ソース
線３３ｂをそれぞれ接続配線して、図３に示す構造に至
る。
【００３６】上記の半導体不揮発性記憶装置の製造方法
においては、ソース線接続用トランジスタのデプレッシ
ョン化の方法として、ｎ型拡散層１１を設ける代わり
に、ビット線３３ａおよびソース線３３ｂの配線まで終
了した後に、ソース線接続用トランジスタのフローティ
ングゲート３０ａに電荷を注入し、例えば電子を引き抜
いてホールを注入してトランジスタの閾値を変動させ、
デプレッション型とすることもできる。
においては、ソース線接続用トランジスタのデプレッシ
ョン化の方法として、ｎ型拡散層１１を設ける代わり
に、ビット線３３ａおよびソース線３３ｂの配線まで終
了した後に、ソース線接続用トランジスタのフローティ
ングゲート３０ａに電荷を注入し、例えば電子を引き抜
いてホールを注入してトランジスタの閾値を変動させ、
デプレッション型とすることもできる。
【００３７】上記の本実施形態の半導体不揮発性記憶装
置の製造方法は、ソース線接続のためのソースコンタク
トは通常ビットコンタクトを形成する位置に形成するこ
とができ、ワード線をソースコンタクト近傍で迂回しな
い直線配線とすることができるので、ワード線の湾曲に
よって生じる不均一な電界もなく、ソースコンタクトと
隣接するメモリセルのメモリトランジスタの動作特性を
変動させるという問題が回避可能で、素子寸法を大きく
する問題も発生させない、ゲート絶縁膜とゲート電極の
間の電荷蓄積層に蓄積した電荷に応じてデータを記憶す
る電気的消去および書き込みが可能な半導体不揮発性記
憶装置を形成することができる。電荷蓄積層としては、
例えばポリシリコンより形成されるフローティングゲー
トの他、ＯＮＯ膜（酸化膜−窒化膜−酸化膜）などから
形成されるＭＯＮＯＳ構造とすることもできる。
置の製造方法は、ソース線接続のためのソースコンタク
トは通常ビットコンタクトを形成する位置に形成するこ
とができ、ワード線をソースコンタクト近傍で迂回しな
い直線配線とすることができるので、ワード線の湾曲に
よって生じる不均一な電界もなく、ソースコンタクトと
隣接するメモリセルのメモリトランジスタの動作特性を
変動させるという問題が回避可能で、素子寸法を大きく
する問題も発生させない、ゲート絶縁膜とゲート電極の
間の電荷蓄積層に蓄積した電荷に応じてデータを記憶す
る電気的消去および書き込みが可能な半導体不揮発性記
憶装置を形成することができる。電荷蓄積層としては、
例えばポリシリコンより形成されるフローティングゲー
トの他、ＯＮＯ膜（酸化膜−窒化膜−酸化膜）などから
形成されるＭＯＮＯＳ構造とすることもできる。
【００３８】第２実施形態 本実施形態の半導体不揮発性記憶装置は、コンタクトプ
ログラム方式で製造工程においてプログラムを書き込む
マスクＲＯＭである。図６は本実施形態の半導体不揮発
性記憶装置の要部平面図であり、図７はその等価回路図
である。例えばＬＯＣＯＳ膜などの素子分離絶縁膜で分
離されたシリコン半導体基板の活性領域と、ワード線Ｗ
Ｌ、ＷＬ’との交点（図６中の斜線部分）においてチャ
ネル形成領域を有し、その両側部の基板中にはソース・
ドレイン拡散層が形成されており、電界効果トランジス
タＴａ〜Ｔｃ、Ｔａ’〜Ｔｃ’を形成する。
ログラム方式で製造工程においてプログラムを書き込む
マスクＲＯＭである。図６は本実施形態の半導体不揮発
性記憶装置の要部平面図であり、図７はその等価回路図
である。例えばＬＯＣＯＳ膜などの素子分離絶縁膜で分
離されたシリコン半導体基板の活性領域と、ワード線Ｗ
Ｌ、ＷＬ’との交点（図６中の斜線部分）においてチャ
ネル形成領域を有し、その両側部の基板中にはソース・
ドレイン拡散層が形成されており、電界効果トランジス
タＴａ〜Ｔｃ、Ｔａ’〜Ｔｃ’を形成する。
【００３９】上記の各トランジスタＴａ〜Ｔｃ、Ｔａ’
〜Ｔｃ’のうち、書き込むプログラムに応じて選択され
たドレイン拡散層は、各ビットコンタクトＢＣａ、ＢＣ
ｃ、ＢＣａ’、ＢＣｂ’を介してビット線ＢＬａ〜ＢＬ
ｃにそれぞれ接続している。例えば、図中のセルＣ１に
おいてはコンタクトを形成して、ドレイン拡散層がビッ
ト線に接続しており、セルＣ２においてはコンタクトを
形成しないのでビット線に接続しない。各トランジスタ
Ｔａ〜Ｔｃ、Ｔａ’〜Ｔｃ’のソース拡散層は図面上中
央部に形成されている共通の副ソース線ＳＳＬに接続し
ている。副ソース線は、コントロールゲートＣＧ（ワー
ド線ＷＬ）方向に例えば８ビットあるいは１６ビット毎
に形成されたデプレッション型のソース線接続用トラン
ジスタＳＴ（ＤＭＯＳ）のチャネルとソースコンタクト
ＳＣを介して主ソース線ＭＳＬからソース電圧を供給さ
れる。
〜Ｔｃ’のうち、書き込むプログラムに応じて選択され
たドレイン拡散層は、各ビットコンタクトＢＣａ、ＢＣ
ｃ、ＢＣａ’、ＢＣｂ’を介してビット線ＢＬａ〜ＢＬ
ｃにそれぞれ接続している。例えば、図中のセルＣ１に
おいてはコンタクトを形成して、ドレイン拡散層がビッ
ト線に接続しており、セルＣ２においてはコンタクトを
形成しないのでビット線に接続しない。各トランジスタ
Ｔａ〜Ｔｃ、Ｔａ’〜Ｔｃ’のソース拡散層は図面上中
央部に形成されている共通の副ソース線ＳＳＬに接続し
ている。副ソース線は、コントロールゲートＣＧ（ワー
ド線ＷＬ）方向に例えば８ビットあるいは１６ビット毎
に形成されたデプレッション型のソース線接続用トラン
ジスタＳＴ（ＤＭＯＳ）のチャネルとソースコンタクト
ＳＣを介して主ソース線ＭＳＬからソース電圧を供給さ
れる。
【００４０】上記の構造の半導体不揮発性記憶装置は、
メモリセルトランジスタの一つをデプレッション化し、
各メモリセルトランジスタのソース領域とソース電圧源
との間に接続するデプレッション型のソース線接続用ト
ランジスタとしているので、ソース線接続のためのソー
スコンタクトは通常ビットコンタクトを形成する位置に
形成することができ、ワード線をソースコンタクト近傍
で迂回しない直線配線としている。このため、ワード線
の湾曲によって生じる不均一な電界もなく、ソースコン
タクトと隣接するメモリセルのメモリトランジスタの動
作特性を変動させるという問題が回避できる。また、こ
の配置は素子寸法を大きくする問題も発生させない。
メモリセルトランジスタの一つをデプレッション化し、
各メモリセルトランジスタのソース領域とソース電圧源
との間に接続するデプレッション型のソース線接続用ト
ランジスタとしているので、ソース線接続のためのソー
スコンタクトは通常ビットコンタクトを形成する位置に
形成することができ、ワード線をソースコンタクト近傍
で迂回しない直線配線としている。このため、ワード線
の湾曲によって生じる不均一な電界もなく、ソースコン
タクトと隣接するメモリセルのメモリトランジスタの動
作特性を変動させるという問題が回避できる。また、こ
の配置は素子寸法を大きくする問題も発生させない。
【００４１】上記の構造の半導体不揮発性記憶装置は、
第１実施形態の半導体不揮発性記憶装置の製造方法にお
いて、フローティングゲートおよび中間絶縁膜を形成せ
ず、ビットコンタクトを書き込むプログラムに応じたマ
スクを用いて開口し、それ以外はほぼ同様の工程で製造
できる。
第１実施形態の半導体不揮発性記憶装置の製造方法にお
いて、フローティングゲートおよび中間絶縁膜を形成せ
ず、ビットコンタクトを書き込むプログラムに応じたマ
スクを用いて開口し、それ以外はほぼ同様の工程で製造
できる。
【００４２】第３実施形態 本実施形態の半導体不揮発性記憶装置は、拡散層プログ
ラム方式で製造工程においてプログラムを書き込むマス
クＲＯＭである。図８は本実施形態の半導体不揮発性記
憶装置の要部平面図であり、図９はその等価回路図であ
る。例えばＬＯＣＯＳ膜などの素子分離絶縁膜で分離さ
れたシリコン半導体基板の活性領域と、ワード線ＷＬ、
ＷＬ’との交点（図６中の斜線部分）においてチャネル
形成領域を有する。チャネル形成領域の両側部の基板中
には、書き込むプログラムに応じて選択された領域にお
いてソース・ドレイン拡散層が形成されており、電界効
果トランジスタＴａ、Ｔｃ、Ｔａ’、Ｔｂ’を形成す
る。領域Ｔｂ、Ｔｃ’においては、上記のようにソース
・ドレイン拡散層を形成しないので、電界効果トランジ
スタとして完成させない。例えば、図中のセルＣ１にお
いてはソース・ドレイン拡散層を形成して、電界効果ト
ランジスタが形成されており、セルＣ２においてはソー
ス・ドレイン拡散層を形成しないので電界効果トランジ
スタを形成しない。
ラム方式で製造工程においてプログラムを書き込むマス
クＲＯＭである。図８は本実施形態の半導体不揮発性記
憶装置の要部平面図であり、図９はその等価回路図であ
る。例えばＬＯＣＯＳ膜などの素子分離絶縁膜で分離さ
れたシリコン半導体基板の活性領域と、ワード線ＷＬ、
ＷＬ’との交点（図６中の斜線部分）においてチャネル
形成領域を有する。チャネル形成領域の両側部の基板中
には、書き込むプログラムに応じて選択された領域にお
いてソース・ドレイン拡散層が形成されており、電界効
果トランジスタＴａ、Ｔｃ、Ｔａ’、Ｔｂ’を形成す
る。領域Ｔｂ、Ｔｃ’においては、上記のようにソース
・ドレイン拡散層を形成しないので、電界効果トランジ
スタとして完成させない。例えば、図中のセルＣ１にお
いてはソース・ドレイン拡散層を形成して、電界効果ト
ランジスタが形成されており、セルＣ２においてはソー
ス・ドレイン拡散層を形成しないので電界効果トランジ
スタを形成しない。
【００４３】上記の各トランジスタＴａ、Ｔｃ、Ｔ
ａ’、Ｔｂ’のドレイン拡散層は、各ビットコンタクト
ＢＣａ、ＢＣｃ、ＢＣａ’、ＢＣｂ’を介してビット線
ＢＬａ〜ＢＬｃにそれぞれ接続している。ここで、ビッ
トコンタクトの開口はずべてのメモリセルに対して行わ
れるので、ソース・ドレイン拡散層を形成しないセルに
おいてもビットコンタクトＢＣｂ、ＢＣｃ’が形成され
る。上記の各トランジスタＴａ、Ｔｃ、Ｔａ’、Ｔｂ’
のソース拡散層は図面上中央部に形成されている共通の
副ソース線ＳＳＬに接続している。副ソース線は、コン
トロールゲートＣＧ（ワード線ＷＬ）方向に例えば８ビ
ットあるいは１６ビット毎に形成されたデプレッション
型のソース線接続用トランジスタＳＴ（ＤＭＯＳ）のチ
ャネルとソースコンタクトＳＣを介して主ソース線ＭＳ
Ｌからソース電圧を供給される。
ａ’、Ｔｂ’のドレイン拡散層は、各ビットコンタクト
ＢＣａ、ＢＣｃ、ＢＣａ’、ＢＣｂ’を介してビット線
ＢＬａ〜ＢＬｃにそれぞれ接続している。ここで、ビッ
トコンタクトの開口はずべてのメモリセルに対して行わ
れるので、ソース・ドレイン拡散層を形成しないセルに
おいてもビットコンタクトＢＣｂ、ＢＣｃ’が形成され
る。上記の各トランジスタＴａ、Ｔｃ、Ｔａ’、Ｔｂ’
のソース拡散層は図面上中央部に形成されている共通の
副ソース線ＳＳＬに接続している。副ソース線は、コン
トロールゲートＣＧ（ワード線ＷＬ）方向に例えば８ビ
ットあるいは１６ビット毎に形成されたデプレッション
型のソース線接続用トランジスタＳＴ（ＤＭＯＳ）のチ
ャネルとソースコンタクトＳＣを介して主ソース線ＭＳ
Ｌからソース電圧を供給される。
【００４４】上記の構造の半導体不揮発性記憶装置は、
メモリセルトランジスタの一つをデプレッション化し、
各メモリセルトランジスタのソース領域とソース電圧源
との間に接続するデプレッション型のソース線接続用ト
ランジスタとしているので、ソース線接続のためのソー
スコンタクトは通常ビットコンタクトを形成する位置に
形成することができ、ワード線をソースコンタクト近傍
で迂回しない直線配線としている。このため、ワード線
の湾曲によって生じる不均一な電界もなく、ソースコン
タクトと隣接するメモリセルのメモリトランジスタの動
作特性を変動させるという問題が回避できる。また、こ
の配置は素子寸法を大きくする問題も発生させない。
メモリセルトランジスタの一つをデプレッション化し、
各メモリセルトランジスタのソース領域とソース電圧源
との間に接続するデプレッション型のソース線接続用ト
ランジスタとしているので、ソース線接続のためのソー
スコンタクトは通常ビットコンタクトを形成する位置に
形成することができ、ワード線をソースコンタクト近傍
で迂回しない直線配線としている。このため、ワード線
の湾曲によって生じる不均一な電界もなく、ソースコン
タクトと隣接するメモリセルのメモリトランジスタの動
作特性を変動させるという問題が回避できる。また、こ
の配置は素子寸法を大きくする問題も発生させない。
【００４５】上記の構造の半導体不揮発性記憶装置は、
第１実施形態の半導体不揮発性記憶装置の製造方法にお
いて、フローティングゲートおよび中間絶縁膜を形成せ
ず、ソース・ドレイン拡散層を書き込むプログラムに応
じたマスクを用いて形成し、それ以外はほぼ同様の工程
で製造できる。
第１実施形態の半導体不揮発性記憶装置の製造方法にお
いて、フローティングゲートおよび中間絶縁膜を形成せ
ず、ソース・ドレイン拡散層を書き込むプログラムに応
じたマスクを用いて形成し、それ以外はほぼ同様の工程
で製造できる。
【００４６】本発明の半導体不揮発性記憶装置およびそ
の製造方法は、上記の実施の形態に限定されない。例え
ば、第１実施形態において、コントロールゲート、フロ
ーティングゲートは１層構成としているが、ポリシリコ
ンとタングステンシリサイドの積層体であるポリサイド
などの２層構成、あるいは３層以上の多層構成としても
よい。また、ソース・ドレイン拡散層は、ＬＤＤ構造な
どの種々の構造を採用してよい。電荷の電荷蓄積層への
注入は、データの書き込み、消去のどちらに相当する場
合でも構わない。マスクＲＯＭとしては、第２実施形態
のコンタクトプログラム方式、第３実施形態の拡散層プ
ログラム方式の他、書き込むプログラムに応じて選択し
たメモリセルトランジスタのチャネル形成領域に不純物
イオンを注入し、選択したトランジスタをデプレッショ
ン化してプログラムを行うデプレッション方式で行うこ
ともできる。その他、本発明の要旨を逸脱しない範囲
で、種々の変更が可能である。
の製造方法は、上記の実施の形態に限定されない。例え
ば、第１実施形態において、コントロールゲート、フロ
ーティングゲートは１層構成としているが、ポリシリコ
ンとタングステンシリサイドの積層体であるポリサイド
などの２層構成、あるいは３層以上の多層構成としても
よい。また、ソース・ドレイン拡散層は、ＬＤＤ構造な
どの種々の構造を採用してよい。電荷の電荷蓄積層への
注入は、データの書き込み、消去のどちらに相当する場
合でも構わない。マスクＲＯＭとしては、第２実施形態
のコンタクトプログラム方式、第３実施形態の拡散層プ
ログラム方式の他、書き込むプログラムに応じて選択し
たメモリセルトランジスタのチャネル形成領域に不純物
イオンを注入し、選択したトランジスタをデプレッショ
ン化してプログラムを行うデプレッション方式で行うこ
ともできる。その他、本発明の要旨を逸脱しない範囲
で、種々の変更が可能である。
【００４７】
【発明の効果】本発明の半導体不揮発性記憶装置によれ
ば、素子寸法を大きくすることなく、ソースコンタクト
と隣接するメモリセルのトランジスタの動作特性の変化
を抑制することができる。
ば、素子寸法を大きくすることなく、ソースコンタクト
と隣接するメモリセルのトランジスタの動作特性の変化
を抑制することができる。
【００４８】本発明の半導体不揮発性記憶装置の製造方
法によれば、上記の本発明の半導体不揮発性記憶装置を
容易に製造することができ、素子寸法を大きくすること
なく、ソースコンタクトと隣接するメモリセルのトラン
ジスタの動作特性の変化を抑制した半導体不揮発性記憶
装置を製造することができる。
法によれば、上記の本発明の半導体不揮発性記憶装置を
容易に製造することができ、素子寸法を大きくすること
なく、ソースコンタクトと隣接するメモリセルのトラン
ジスタの動作特性の変化を抑制した半導体不揮発性記憶
装置を製造することができる。
【図１】図１は本発明の第１実施形態にかかる半導体不
揮発性記憶装置の要部平面図である。
揮発性記憶装置の要部平面図である。
【図２】図２は図１に示す半導体不揮発性記憶装置の等
価回路図である。
価回路図である。
【図３】図３は図１のＸ−Ｘ’およびＹ−Ｙ’での断面
図である。
図である。
【図４】図４は図３に示す半導体不揮発性記憶装置の製
造方法の製造工程を示す断面図であり、（ａ）はメモリ
トランジスタの閾値調整のためのイオン注入工程まで、
（ｂ）はソース線接続用トランジスタのデプレッション
化のイオン注入工程まで、（ｃ）はコントロールゲート
用層の形成工程までを示す。
造方法の製造工程を示す断面図であり、（ａ）はメモリ
トランジスタの閾値調整のためのイオン注入工程まで、
（ｂ）はソース線接続用トランジスタのデプレッション
化のイオン注入工程まで、（ｃ）はコントロールゲート
用層の形成工程までを示す。
【図５】図５は図４の続きの工程を示す断面図であり、
（ｄ）はゲートパターン加工工程まで、（ｅ）はソース
・ドレイン拡散層の形成工程までを示す。
（ｄ）はゲートパターン加工工程まで、（ｅ）はソース
・ドレイン拡散層の形成工程までを示す。
【図６】図６は本発明の第２実施形態にかかる半導体不
揮発性記憶装置の要部平面図である。
揮発性記憶装置の要部平面図である。
【図７】図７は図６に示す半導体不揮発性記憶装置の等
価回路図である。
価回路図である。
【図８】図８は本発明の第３実施形態にかかる半導体不
揮発性記憶装置の要部平面図である。
揮発性記憶装置の要部平面図である。
【図９】図９は図８に示す半導体不揮発性記憶装置の等
価回路図である。
価回路図である。
【図１０】図１０は従来例の半導体不揮発性記憶装置の
要部平面図である。
要部平面図である。
【図１１】図１１は図１０に示す半導体不揮発性記憶装
置の等価回路図である。
置の等価回路図である。
１０…半導体基板、１１…ｎ型拡散層、１２…ソース・
ドレイン拡散層、２０…素子分離絶縁膜、２１…ゲート
絶縁膜、２２、２２ａ…中間絶縁膜、２３…層間絶縁
膜、３０…フローティングゲート用層、３０ａ…フロー
ティングゲート、３１…コントロールゲート用層、３１
ａ…コントロールゲート、３２ａ、３２ｂ…埋め込み配
線、３３ａ…ビット線、３３ｂ…ソース線、ＷＬ、Ｗ
Ｌ’（ＣＧ、ＣＧ’）…ワード線（コントロールゲー
ト）、ＳＴ、ＳＴ’…ソース線接続用トランジスタ、Ｍ
Ｔａ〜ＭＴｃ、ＭＴａ’〜ＭＴｃ’…メモリトランジス
タ、、Ｔａ〜Ｔｃ、Ｔａ’〜Ｔｃ’…メモリセルトラン
ジスタ、ＢＬａ〜ＢＬｃ…ビット線、ＳＳＬ…副ソース
線、ＭＳＬ…主ソース線、ＢＣａ〜ＢＣｃ、ＢＣａ’〜
ＢＣｃ’…ビットコンタクト、ＳＣ、ＳＣ’…ソースコ
ンタクト。
ドレイン拡散層、２０…素子分離絶縁膜、２１…ゲート
絶縁膜、２２、２２ａ…中間絶縁膜、２３…層間絶縁
膜、３０…フローティングゲート用層、３０ａ…フロー
ティングゲート、３１…コントロールゲート用層、３１
ａ…コントロールゲート、３２ａ、３２ｂ…埋め込み配
線、３３ａ…ビット線、３３ｂ…ソース線、ＷＬ、Ｗ
Ｌ’（ＣＧ、ＣＧ’）…ワード線（コントロールゲー
ト）、ＳＴ、ＳＴ’…ソース線接続用トランジスタ、Ｍ
Ｔａ〜ＭＴｃ、ＭＴａ’〜ＭＴｃ’…メモリトランジス
タ、、Ｔａ〜Ｔｃ、Ｔａ’〜Ｔｃ’…メモリセルトラン
ジスタ、ＢＬａ〜ＢＬｃ…ビット線、ＳＳＬ…副ソース
線、ＭＳＬ…主ソース線、ＢＣａ〜ＢＣｃ、ＢＣａ’〜
ＢＣｃ’…ビットコンタクト、ＳＣ、ＳＣ’…ソースコ
ンタクト。
Claims (12)
- 【請求項１】ＮＯＲ型メモリセル構成を有する半導体不
揮発性記憶装置であって、 半導体層中に形成された第１チャネル形成領域と、前記
第１チャネル形成領域上に形成された第１ゲート絶縁膜
と、前記第１ゲート絶縁膜の上方に形成された第１ゲー
ト電極と、前記第１チャネル形成領域の両側の少なくと
も一方に形成された第１ソース・ドレイン領域とを有す
る前記メモリセル中のメモリセルトランジスタと、 前記第１チャネル形成領域と並列して前記半導体層中に
形成された第２チャネル形成領域と、前記第２チャネル
形成領域上に形成された第２ゲート絶縁膜と、前記第２
ゲート絶縁膜の上方に形成された第２ゲート電極と、前
記第２チャネル形成領域の両側に形成された第２ソース
・ドレイン領域とを有し、前記第１ソース領域とソース
電圧源との間に接続されたデプレッション型のトランジ
スタとを有する半導体不揮発性記憶装置。 - 【請求項２】前記デプレッション型のトランジスタが、
当該トランジスタのチャネル形成領域に導入された導電
性不純物によりデプレッション型とされた請求項１記載
の半導体不揮発性記憶装置。 - 【請求項３】前記第１ゲート絶縁膜と前記第１ゲート電
極の間に第１電荷蓄積層を有し、 前記第２ゲート絶縁膜と前記第２ゲート電極の間に第２
電荷蓄積層を有する請求項１記載の半導体不揮発性記憶
装置。 - 【請求項４】前記デプレッション型のトランジスタが、
前記第２電荷蓄積層の保持する電荷によりデプレッショ
ン型とされた請求項３記載の半導体不揮発性記憶装置。 - 【請求項５】前記第１電荷蓄積層が導電体からなる第１
フローティングゲートであり、 前記第２電荷蓄積層が導電体からなる第２フローティン
グゲートであり、 前記第１フローティングゲートと前記第１ゲート電極の
間に第１中間絶縁膜を有し、 前記第２フローティングゲートと前記第２ゲート電極の
間に第２中間絶縁膜を有する請求項３記載の半導体不揮
発性記憶装置。 - 【請求項６】前記第１電荷蓄積層が絶縁体を積層させて
形成された第１積層絶縁膜であり、 前記第２電荷蓄積層が絶縁体を積層させて形成された第
２積層絶縁膜である請求項３記載の半導体不揮発性記憶
装置。 - 【請求項７】前記メモリトランジスタの前記第１ソース
・ドレイン領域の有無によりプログラムを行う読み出し
専用半導体記憶装置である請求項１記載の半導体不揮発
性記憶装置。 - 【請求項８】前記第１ドレイン領域とビット線を接続す
るビットコンタクトの有無によりプログラムを行う読み
出し専用半導体記憶装置である請求項１記載の半導体不
揮発性記憶装置。 - 【請求項９】前記第１チャネル形成領域中の導電性不純
物によりプログラムを行う読み出し専用半導体記憶装置
である請求項１記載の半導体不揮発性記憶装置。 - 【請求項１０】ＮＯＲ型メモリセル構成を有する半導体
不揮発性記憶装置の製造方法であって、 前記メモリセル中の第１トランジスタの形成領域の第１
チャネル形成領域上に第１ゲート絶縁膜を形成し、前記
第１トランジスタのソース領域とソース電圧源との間に
接続されるデプレッション型の第２トランジスタの形成
領域の第２チャネル形成領域上に第２ゲート絶縁膜を形
成する工程と、 前記第２チャネル形成領域に前記第２トランジスタをデ
プレッション化するための不純物イオンを注入する工程
と、 前記第１ゲート絶縁膜および前記第２ゲート絶縁膜の上
方に第１ゲート電極および第２ゲート電極をそれぞれ形
成する工程と、 前記第１トランジスタの第１ソース・ドレイン領域と前
記第２トランジスタの第２ソース・ドレイン領域を、前
記第１ソース領域と前記第２ドレイン領域とを接続させ
るように形成する工程と、 前記第１ドレイン領域に接続するビット線を形成する工
程と、 前記第２ソース領域に接続するソース線を形成する工程
とを有する半導体不揮発性記憶装置の製造方法。 - 【請求項１１】前記第１ゲート絶縁膜および第２ゲート
絶縁膜を形成する工程の後、前記第１ゲート電極および
前記第２ゲート電極を形成する工程の前に、前記第１ゲ
ート絶縁膜および前記第２ゲート絶縁膜の上層に第１電
荷蓄積層および第２電荷蓄積層をそれぞれ形成する工程
をさらに有する請求項１０記載の半導体不揮発性記憶装
置の製造方法。 - 【請求項１２】ＮＯＲ型メモリセル構成を有する半導体
不揮発性記憶装置の製造方法であって、 前記メモリセル中の第１トランジスタの形成領域の第１
チャネル形成領域上に第１ゲート絶縁膜を形成し、前記
第１トランジスタのソース領域とソース電圧源との間に
接続されるデプレッション型の第２トランジスタの形成
領域の第２チャネル形成領域上に第２ゲート絶縁膜を形
成する工程と、 前記第１ゲート絶縁膜および前記第２ゲート絶縁膜の上
層に第１電荷蓄積層および第２電荷蓄積層をそれぞれ形
成する工程と、 前記第１電荷蓄積層および前記第２電荷蓄積層の上方に
第１ゲート電極および第２ゲート電極をそれぞれ形成す
る工程と、 前記第１トランジスタの第１ソース・ドレイン領域と前
記第２トランジスタの第２ソース・ドレイン領域を、前
記第１ソース領域と前記第２ドレイン領域とを接続させ
るように形成する工程と、 前記第１ドレイン領域に接続するビット線を形成する工
程と、 前記第２ソース領域に接続するソース線を形成する工程
と、 前記第２電荷蓄積層に電荷を蓄積させ、前記第２トラン
ジスタをデプレッション化する工程とを有する半導体不
揮発性記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9185191A JPH1131800A (ja) | 1997-07-10 | 1997-07-10 | 半導体不揮発性記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9185191A JPH1131800A (ja) | 1997-07-10 | 1997-07-10 | 半導体不揮発性記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1131800A true JPH1131800A (ja) | 1999-02-02 |
Family
ID=16166459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9185191A Pending JPH1131800A (ja) | 1997-07-10 | 1997-07-10 | 半導体不揮発性記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1131800A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100302190B1 (ko) * | 1999-10-07 | 2001-11-02 | 윤종용 | 이이피롬 소자 및 그 제조방법 |
| US7384845B2 (en) | 2003-08-13 | 2008-06-10 | Samsung Electronics Co., Ltd. | Methods of fabricating flash memory devices including word lines with parallel sidewalls |
| US7435649B2 (en) | 2004-08-11 | 2008-10-14 | Nec Electronics Corporation | Floating-gate non-volatile memory and method of fabricating the same |
| JP2010514168A (ja) * | 2006-12-22 | 2010-04-30 | シデンス・コーポレーション | マスクプログラム可能なアンチヒューズ構造 |
| JP2010232308A (ja) * | 2009-03-26 | 2010-10-14 | Citizen Holdings Co Ltd | 不揮発性半導体記憶装置 |
| US7902593B2 (en) | 2006-09-26 | 2011-03-08 | Samsung Electronics Co., Ltd. | Memory device and method of manufacturing the same |
-
1997
- 1997-07-10 JP JP9185191A patent/JPH1131800A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100302190B1 (ko) * | 1999-10-07 | 2001-11-02 | 윤종용 | 이이피롬 소자 및 그 제조방법 |
| US7384845B2 (en) | 2003-08-13 | 2008-06-10 | Samsung Electronics Co., Ltd. | Methods of fabricating flash memory devices including word lines with parallel sidewalls |
| US7435649B2 (en) | 2004-08-11 | 2008-10-14 | Nec Electronics Corporation | Floating-gate non-volatile memory and method of fabricating the same |
| US7902593B2 (en) | 2006-09-26 | 2011-03-08 | Samsung Electronics Co., Ltd. | Memory device and method of manufacturing the same |
| US8372712B2 (en) | 2006-09-26 | 2013-02-12 | Samsung Electronics Co., Ltd. | Memory device and method of manufacturing the same |
| JP2010514168A (ja) * | 2006-12-22 | 2010-04-30 | シデンス・コーポレーション | マスクプログラム可能なアンチヒューズ構造 |
| JP2010232308A (ja) * | 2009-03-26 | 2010-10-14 | Citizen Holdings Co Ltd | 不揮発性半導体記憶装置 |
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