DE69121775T2

DE69121775T2 - Auslöschbare programmierbare Speicheranordnung

Info

Publication number: DE69121775T2
Application number: DE69121775T
Authority: DE
Inventors: James L Paterson
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1990-06-01
Filing date: 1991-04-30
Publication date: 1997-01-30
Anticipated expiration: 2011-05-01
Also published as: US5394002A; EP0459164A2; EP0459164A3; EP0459164B1; DE69121775D1; JPH04230078A; JP3288399B2

Description

Die vorliegende Erfindung bezieht sich auf elektronische Halbleitervorrichtungen und insbesondere auf eine elektrisch löschbare, elektrisch programmierbare Festspeicherzelle des Typs, wie er im Oberbegriff des Anspruches 1 definiert ist.
Eine Speicherzelle dieses Typs ist in der US-A-4,924,437 offenbart.

HINTERGRUND DER ERFINDUNG

Nichtflüchtige Halbleiterspeichervorrichtungen auf der Grundlage von Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs) wurden zuerst im Jahre 1967 vorgeschlagen (siehe Sze, "Physics of Semiconductor Devices" (Wiley-Interscience, Seiten 496-506, 2. Aufl., 1981)). Diese Vorrichtungen speichern ein Informationsbit durch Vorhandensein oder Fehlen einer elektrischen Ladungsmenge auf einem schwebenden Gate, das so angeordnet ist, daß die Ladung die Schwellenspannung eines MOSFET beeinflußt. Derzeit umfassen nichtflüchtige MOSFET-Speichervorrichtungen EPROMs, EEPROMs und Flash- EEPROMs. EPROM-Zellen (löschbare, programmierbare Festspeicherzellen) speichern ein Informationsbit als Menge von Elektronen auf einem schwebenden Gate; die Elektronen werden in das schwebende Gate vom Drain-Ende des Zellen-Transistorkanals durch Lawineneinspritzung eingebracht und für sämtliche Zellen simultan durch Photoemission unter ultravioletter Bestrahlung gelöscht. Der Floating-gate-Avalanche-injection-MOS-Transistor wird typischerweise FAMOS-Transistor genannt. Die Dichte von EPROMs hat 1984 1 Megabit erreicht, der Nachteil des ultravioletten Löschens hat jedoch zur Entwicklung von EEPROMs und Flash-EEPROMs geführt.
EEPROMs (elektrisch löschbare, programmierbare Festspeicher) programmieren und löschen Information für eine einzige Speicherzelle durch Tunneln von Ladungen durch Isolatoren: Die FLOTOX-Version verwendet wie ein EPROM ein schwebendes Gate, jedoch mit einem dünnen Tunnel-Oxid zwischen dem schwebenden Gate und dem Transistor-Drain; die texturierte Poly-Version verwendet das Tunneln zwischen drei Polysilicium-Gates, wovon eines ein schwebendes Gate ist; schließlich verwendet die NMOS-Version ein Stapeloxid und Nitrid-Gate-Isolatoren, speichert Ladungen in Einfangstellen im Nitrid und programmiert und löscht durch Tunneln durch das Oxid in den Kanalbereich. Siehe allgemein S. Lai u. a., "Comparison and Trends in Today's Dominant E² Technologies", IEDM Tech. Digest, S. 580 (1986).
Flash-EEPROMs sind Hybride, die in der Weise entweder von EPROMs (Lawineneinspritzung) oder von EEPROMs (Tunneln) programmieren und in der Weise von EEPROMs (Tunneln) löschen, wobei jedoch die Löschung allgemein auf die elektrische Massenlöschung des gesamten Speichers analog zur Ultraviolettlichtlöschung eines EPROM eingeschränkt ist.
Das Bestreben zu höherer Integration hat kleine, dichtgepackte Speicherzellen mit geringerer Leistungsabstrahlung erforderlich gemacht, ferner hat der Wunsch nach einer Flexibilität für mehrfaches neues Programmieren dauerhafte Tunnel-Oxide erforderlich gemacht. Folglich sind viele Veränderungen an den grundlegenden EPROM-, EEPROM- und Flash-EEPROM-Zellen eingeführt worden. Beispielsweise zeigt McElroy im US-Patent Nr. 4,373,248 EPROM-Zellen in einer Matrix mit einer Gruppe von parallelen, kontinuierlichen, vergrabenen n&spplus;-Diffusionsleitungen in einem Siliciumsubstrat, die als Sources und Drains (Bitleitungen) für die Floating-Gate-Zellen wirken, wobei eine zweite Gruppe von parallelen, kontinuierlichen Polysilicium-Leitungen über den schwebenden Gates als Steuergates (Wortleitungen) wirken; die Polysilicium-Leitungen sind zu den vergrabenen Diffusionsleitungen senkrecht. Die Offenbarungen von J. Esquivel u. a., "High Density Contactless Self- Aligned EPROM Cell Array Technology", 1986, IEDM Tech. Dig. 592, von Mitchell im US-Patent Nr. 4,597,060 und von Sugiura u. a. im US-Patent Nr. 4,451,904 zeigen ebenfalls vergrabende Bitleitungen und senkrechte Polysilicium-Wortleitungen in einer EPROM-Matrix.
Miyamoto offenbart im US-Patent Nr. 4,642,673 eine Floating- Gate-EEPROM-Zellenmatrix mit parallelen, kontinuierlichen, vergrabenen Diffusionsleitungen, die als Steuergates wirken, wobei jede Zelle einen Floating-Gate-Transistor sowie einen Auswahltransistor in einer Serienschaltung mit dem schwebenden Gate besitzt, das sich über eine Diffusionsleitung erstreckt; die Source/Drain-Kontakte sind Metalleitungen (Bitleitungen und Source-Leitungen), die zu den Diffusionsleitungen senkrecht sind, während die Gates für die Auswahltransistoren Polysiliciumleitungen (Wortleitungen) sind, die zu den Diffusionsleitungen parallel sind. Es ist zu beachten, daß der Serien-Auswahltransistor hinzugefügt ist, um den Fall eines überlöschten Floating-Gate-Transistors zu vermeiden, der in den Verarmungsmodus überginge und selbst ohne an das Steuergate angelegte Spannung leitend wäre.
D. Guterman offenbart im US-Patent Nr. 4,590,504 eine EEPROM- Matrix, wovon jede Zelle einen vergrabenen Source-Bereich, der mit einer vergrabenen Masseleitung verbunden ist, und einen vergrabenen Drain-Bereich besitzt, der einen entfernten Drain- Abschnitt zum Tunneln in das schwebende Gate enthält, das mit einer Metall-Bitleitung, einer parallelen Polysilicium- Steuergate-Leitung und einer Auswahltransistorgate-Leitung verbunden ist.
F. Masuoka u. a. ,"A 256K Flash EEPROM Using Triple Polysilicon Technology", 1985, ISSCC Technical Dig. 168, offenbart eine Flash-EEPROM-Zellenmatrix mit einer ersten Ebene von Polysilicium-Löschleitungen, einer zweiten Ebene von Polysilicium-Floating-Gates und einer dritten Ebene von Steuergate- Leitungen (Wortleitungen); der Floating-Gate-Transistor und der Auswahltransistor sind vermischt, indem sie das schwebende Gate nur über einem Abschnitt des Kanalbereichs besitzen. Die Transistor-Source ist mit einer Diffusionsleitung verbunden, während der Drain mit einer Metalleitung über den Polysiliciumleitungen verbunden ist; die Diffusionsleitungen und die Wortleitungen sind parallel, während die Löschleitungen und die Metalleitungen zueinander parallel und zu den Diffusions- und Wortleitungen senkrecht sind. Das schwebende Gate wird durch Lawineneinspritzung wie im EPROM programmiert, während die Löschung des schwebenden Gates durch Tunneln in die angrenzende Löschleitung erfolgt.
In der EP-A-0 326 877 ist eine elektrisch löschbare, programmierbare ROM-Zelle oder eine EEPROM-Zelle in einem kontaktfreien Zellen-Layout in einem Anreicherungstransistor konstruiert, der mit einem Floating-Gate-Transistor gemischt ist, wobei der Floating-Gate-Transistor ein kleines Tunnel-Fenster besitzt, wodurch die Einfachheit der Fertigung und die Reduzierung der Zellengröße erhöht werden. In Patent Abstracts of Japan, Bd. 10, Nr. 50 und JP-A-60-206072 ist eine nichtflüchtige Halbleiterspeichervorrichtung beschrieben, in der die Kapazität zwischen dem ersten und dem zweiten Steuergate und einem schwebenden Gate ohne Erhöhung der Fläche erhöht werden kann, indem das schwebende Gate so angeordnet wird, daß es vom ersten und vom zweiten Steuergate sandwichartig umgeben ist.
Bei den bekannten EEPROMs und Flash-EEPROMs bestehen jedoch Probleme der großen Zellengröße, die die Packungsdichte begrenzt, der Isolation und der Programmierbarkeit für dichte Matrizen von Zellen sowie der komplexen Verarbeitung.

ZUSAMMENFASSUNG DER ERFINDUNG

Gemäß einem Aspekt der vorliegenden Erfindung wird eine elektrisch löschbare, elektrisch programmierbare Festspeicherzelle des oben definierten Typs geschaffen, die die Merkmale des kennzeichnenden Teils des Anspruches 1 besitzt.
Die vorliegende Erfindung ermöglicht eine kleinere Zelle, da der in einem gemischten Transistor vorhandene Auswahltransistor beseitigt worden ist. Das schwebende Gate liegt vollständig über dem Kanalbereich und steuert diesen, statt die Steuerung über dem Kanal mit dem Steuergate zu teilen, wie dies in einer gemischten Transistorzelle der Fall ist. Das bevorzugte Fertigungsverfahren der vorliegenden Erfindung ermöglicht die Bildung eines sub-mikrolithographischen Tunnel-Fensters mit präzise definierten Abmessungen, ohne daß Maskierungstechniken mit kritischer Ausrichtung notwendig sind.
Andere Aspekte der Erfindung sind in den Ansprüchen definiert.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Für ein vollständigeres Verständnis der vorliegenden Erfindung und deren Vorteile wird nun Bezug genommen auf die folgenden Beschreibungen, die in Verbindung mit den begleitenden Zeichnungen gegeben werden, in denen:
Fig. 1 eine Draufsicht eines Abschnitts eines EEPROM des Standes der Technik ist, wobei in den Draufsichten Strichlinien im allgemeinen Strukturen angeben, die durch die mit durchgezogenen Linien bezeichneten Strukturen verdeckt sind, während gestreifte Strukturen jene Strukturen sind, die wenigstens von den beiden mit Strichlinien bzw. mit durchgezogenen Linien bezeichneten Strukturen verdeckt sind;
Fig. 2a-2d Draufsichten bzw. Querschnittsansichten der Zelle von Fig. 1 sind;
Fig. 3a-3f ein Fertigungsverfahren des Standes der Technik für die Zelle von Fig. 1 veranschaulichen;
Fig. 4 eine Draufsicht eines Abschnitts eines Flash-EEPROM gemäß einer zweiten Ausführungsform des Standes der Technik ist;
Fig. 5a-5b eine Draufsicht bzw. eine Querschnittsansicht der Zelle von Fig. 4 ist;
Fig. 6 eine Draufsicht eines Abschnitts eines Flash-EEPROM einer dritten Ausführungsform des Standes der Technik ist;
Fig. 7a-7b eine Draufsicht bzw. eine Querschnittsansicht der Zelle von Fig. 6 ist; und
Fig. 8 ein elektrisches Schaltbild eines Abschnitts eines EEPROM gemäß einer ersten Ausführungsform der Erfindung ist;
Fig. 8a eine Draufsicht der Zelle von Fig. 8 ist;
Fig. 8b eine schematische Querschnittsansicht im wesentlichen längs der Linie 8b-8b von Fig. 8a ist; und
Fig. 8c-8e Querschnittsansichten eines bevorzugten Fertigungsverfahrens der Fig. 8b entsprechenden Ausführungsform von Fig. 8 sind, welche jedoch um der Deutlichkeit willen schematischer gezeichnet ist.

GENAUE BESCHREIBUNG DER ERFINDUNG

Die vorliegende Erfindung wird am besten verständlich unter Bezugnahme auf die Fig. 1 bis 8e der Zeichnungen, wobei für gleiche und entsprechende Teile der verschiedenen Zeichnungen gleiche Bezugszeichen verwendet werden.
Fig. 1 ist eine schematische Draufsicht eines EEPROM einer Ausführungsform des Standes der Technik, die einen Abschnitt der Matrix von Speicherzellen und der Peripherievorrichtungen veranschaulicht; die vollständige Matrix kann mehr als eine Million Zellen besitzen und kann auf einem Siliciumsubstrat mit einer Größe von ungefähr 60 Quadratmillimetern gefertigt sein. Jede Zelle ist ein Floating-Gate-n-Kanal-MOSFET 10 mit einer Source 11, einem Drain 12, einem schwebenden Gate 13 und einem Steuergate 14. Ein Informationsbit wird in einer Zelle 10 durch eine Nettoladung im schwebenden Gate 13 gespeichert: Ohne Nettoladung oder mit einer positiven Nettoladung auf dem schwebenden Gate 13 ist die Schwellenspannung für die Zelle 10 niedrig, während bei einer wesentlichen negativen Nettoladung auf dem schwebenden Gate 13 die Schwellenspannung hoch ist. Die Schwellenspannung der Zelle 10 wird einfach durch Anlegen einer Steuergate-Spannung (die zwischen den hohen und niedrigen Schwellenspannungen liegt) und durch Erfassen der Transistorkanal-Impedanz als hoch oder niedrig bestimmt. Der gelöschte Zustand für eine Zelle wird als der Zustand mit hoher Schwellenspannung angenommen (wesentliche negative Nettoladung am schwebenden Gate 13), während der programmierte Zustand als der Zustand mit einer niedrigen Schwellenspannung betrachtet wird.
Sämtliche Gates 14 in einer Zeile von Zellen sind mit einer Zeilenadreßleitung (Wortleitung) 15 verbunden, außerdem sind sämtliche Wortleitungen 15 mit einem Zeilendecodierer 16 verbunden. Sämtliche Source- und Drainelektroden 11 bzw. 12 in einer Spalte von Zellen sind mit einer Spaltenleitung (Bitleitung) 17 verbunden, wobei die Source- und Drain-Bitleitungen 17 mit einem Spaltendecodierer 18 verbunden sind. Die Funktionsweise der ersten bevorzugten Ausführungsform wird genauer in Verbindung mit der späteren Beschreibung der einzelnen Zellen betrachtet; die folgende kurzgefaßte Beschreibung der Funktionsweise schafft jedoch einen bequemen Überblick. Um eine ausgewählte Zelle zu lesen, legt der Spaltendecodierer 18 ungefähr +3 Volt an die mit dem Drain 12 der ausgewählten Zelle verbundene Bitleitung 17 und 0 Volt an sämtliche anderen Bitleitungen 17 an, während der Zeilendecodierer 16 ungefähr +5 Volt an die mit dem Steuergate 14 der ausgewählten Zelle verbundene Wortleitung 15 und 0 Volt an alle anderen Wortleitungen 15 anlegt; somit werden sämtliche Zellen mit Ausnahme der ausgewählten Zelle unabhängig von irgendwelchen Nettoladungen auf deren schwebenden Gates ausgeschaltet, während die ausgewählte Zelle in Abhängigkeit von der Nettoladung am schwebenden Gate 13 ein- oder ausgeschaltet wird. Somit gibt die Impedanz, die vom Spaltendecodierer 18 zwischen der an die Source der ausgewählten Zelle angeschlossenen Bitleitung 17 und der an den Drain der ausgewählten Zelle angeschlossenen Bitleitung 17 gesehen wird, das von der ausgewählten Zelle gespeicherte Informationsbit an. Signale an den Eingangsleitungen 19C bestimmen die Auswahl der Bitleitungen 17, während Signale an den Eingangsleitungen 19R die Auswahl der Wortleitung 15 bestimmen.
Im Blocklöschmodus legt der Spaltendecodierer 18 an sämtliche Bitleitungen 17 eine Spannung von ungefähr 0 Volt an. Um die Zeile von Zellen oder einen Block von Zellen zu löschen, der die Zelle 10 enthält, legt der Zeilendecodierer 16 einen Spannungsimpuls von ungefähr +13 Volt an die mit dem Steuergate 14 der ausgewählten Zeile verbundene Wortleitung 15 und ungefähr 0 Volt an sämtliche anderen Wortleitungen 15 an. Dadurch wird ein Tunneln von Elektronen vom Drain 12 in das schwebende Gate 13 für sämtliche Zellen in der Zeile hervorgerufen und hat eine Blocklöschung zum Ergebnis. Selbstverständlich können sämtliche Zeilen gleichzeitig gelöscht werden, indem der Spannungsimpuls an alle Wortleitungen angelegt wird, was eine Massenlöschung ergibt. Im Programmiermodus legt der Spaltendecodierer 18 eine Spannung von ungefähr +5 Volt an die mit dem Drain der ausgewählten Zelle verbundene Bitleitung 17 und ungefähr 0 Volt an sämtliche anderen Bitleitungen 17 an. Zum Ausführen der Programmierung legt der Zeilendecodierer 16 einen Spannungsimpuls von ungefähr -8 Volt an die mit dem Steuergate 14 der ausgewählten Zelle verbundene Wortleitung 15 und ungefähr 0 Volt an sämtliche anderen Wortleitungen 15 an. Elektronen tunneln aus dem schwebenden Gate 13 in den Drain 12 der ausgewählten Zelle.
Die Fig. 2a-2d sind schematische Draufsichten und Querschnittsansichten einer einzelnen Zelle, die allgemein mit 10 bezeichnet ist, wobei in Fig. 1 die Zellenpassivierung, die Kontakte, die Zwischenverbindungen, die Metallisierungen und die Gehäuse um der Deutlichkeit willen weggelassen worden sind. Die Zelle 10 enthält ein p-Siliciumsubstrat 32 mit < 100> -Orientierung, vergrabene n&spplus;-Bitleitungen 17, die die Source 11 und den Drain 12 ergeben, ein Feldoxid (Siliciumdioxid) 34, ein schwebendes Gate 13 mit n&spplus;-dotiertem Polysilicium (polykristallines Silicium), ein Zwischenebenen-Oxid 36, ein Zwischenebenen-Nitrid (Siliciumnitrid) 38, eine n&spplus;-dotierte Polysilicium-Wortleitung 15, die das Steuergate 14 wie in Fig. 2b angegeben ergibt, ein erstes Gateoxid 40 und ein zweites Gateoxid 42. Wie aus Fig. 2a hervorgeht, ist die Zelle 10 eine Kreuzungspunkt-Zelle (die Zelle befindet sich am Kreuzungspunkt einer Bitleitung und einer Wortleitung) und besitzt die folgenden Abmessungen, ausgedrückt durch eine skalierbare Länge λ: Der Kanalbereich zwischen der Source 11 und dem Drain 12 besitzt eine Breite λ und eine Länge 2λ, die vergrabenen Bitleitungen besitzen eine Breite 3λ, das schwebende Gate 13 besitzt eine Breite (vertikale Strecke in Fig. 2a) von 3λ und ist vom benachbarten schwebenden Gate um getrennt, der breiteste Abschnitt des schwebenden Gates 13 besitzt eine Länge 2λ, die Fläche 52 der Überlappung des schwebenden Gates 13 über dem Drain-Bereich 12 beträgt ungefähr (1/3) (λ²), die Fläche 54 der Überlappung des schwebenden Gates 13 über dem Kanalbereich beträgt ebenfalls ungefähr (1/3) (λ²), ferner beträgt die Gesamtfläche des schwebenden Gates 13 ungefähr 7λ². Somit belegt die Zelle 10 ungefähr 20λ². Typischerweise wurde λ für einen 1 Megabit-EEPROM ungefähr 1 µm betragen, wobei die später beschriebenen Oxid- und Nitrid-Dicken für ein solches λ geeignet sind.
Die Operation der Zelle 10 ist die folgende, wobei Spannungen unter der Annahme angegeben werden, daß die Oxid- und Nitrid- Dicken 100 Å für das erste Gateoxid 40, 200 Å sowohl für das Zwischenebenen-Oxid 36 als auch für das Zwischenebenen-Nitrid 38 und 400 Å für das zweite Gateoxid 42 betragen. Der Bereich zwischen der Source 11 und dem Drain 12 enthält einen gemischten Transistor mit dem Steuergate 14 über dem schwebenden Gate 13 auf dem ersten Gateoxid 40, wodurch ein Floating-Gate- Transistor gebildet wird, und mit dem Steuergate 14 auf dem zweiten Gateoxid 42, wodurch ein Auswahltransistor, der mit dem Floating-Gate-Transistor in Serie geschaltet ist, gebildet wird. Die Schwellenspannung (ohne Nettoladung auf dem schwebenden Gate 13) der Transistoren ist auf ungefähr 0,75 Volt eingestellt. Die Information in der Zelle 10 wird durch die Tatsache gespeichert, ob der gemischte Transistor durch die Steuergate-Spannung von 5 Volt eingeschaltet wird; die angelegte Drain-Spannung beträgt 3 Volt. Falls das schwebende Gate eine negative Nettoladung besitzt, die ausreicht, um den Schwellenwert des Floating-Gate-Transistors auf über 5 Volt anzuheben, reicht die Steuergate-Spannung von 5 Volt nicht aus, um den gemischten Transistor einzuschalten; falls jedoch das schwebende Gate 13 eine minimale Nettoladung besitzt, schaltet die Steuergate-Spannung von 5 Volt beide Transistoren ein. Falls hingegen die Steuergate-Spannung ungefähr 0 Volt beträgt, ist der Auswahltransistor ausgeschaltet; dadurch wird jegliche Überprogrammierung des Floating-Gate-Transistors kompensiert, die die Schwellenspannung unter 0 absenken könnte (Verarmungsmodus).
Die Zelle 10 wird durch Tunneln von Elektronen vorn Drain 12 in das schwebende Gate 13 unter den Bedingungen von +13 Volt auf der das Steuergate 14 enthaltenden Wortleitung 15, 0 Volt auf allen anderen Wortleitungen oder Wortleitungssegmenten, 0 Volt auf der den Drain 12 enthaltenden Bitleitung 17, und +5 Volt auf allen anderen Bitleitungen gelöscht (Setzen einer negativen Nettoladung am schwebenden Gate 13). Das Tunneln wird durch den anfänglichen Potentialabfall von ungefähr -10 Volt über dem dünnen Oxid (100 Å an der Drainkante) vorn Drain 12 zum schwebenden Gate 13 angesteuert. Andere Zellen in derselben Zeile werden nicht gelöscht, weil die Spannung von +5 Volt an allen anderen Bitleitungen zur Folge hat, daß der Potentialabfall vom Drain zum schwebenden Gate für solche Zellen nur ungefähr -5 Volt beträgt; alle anderen Zellen in anderen Zeilen werden nicht programmiert, weil die Steuergate-Spannung 0 Volt beträgt.
Die Zelle 10 wird durch Tunneln von Elektronen vorn schwebenden Gate 13 zum Drain 12 unter den Bedingungen -8 Volt auf der das Steuergate 14 enthaltenden Wortleitung 15, 0 Volt auf allen anderen Wortleitungen, +5 Volt auf der den Drain 12 enthaltenden Bitleitung 17 und 0 Volt auf allen anderen Bitleitungen programmiert (Reduzieren der Nettoladung am schwebenden Gate 13 auf minimale Pegel). Wiederurn wird das Tunneln durch den anfänglichen Potentialabfall von ungefähr +10 Volt über dem dünnen Oxid vom Drain 12 zum schwebenden Gate 13 angesteuert. Andere Zellen in derselben Zeile werden nicht programmiert, weil die Spannung von 0 Volt an allen anderen Bitleitungen zur Folge hat, daß der Potentialabfall vorn Drain zum schwebenden Gate für solche Zellen nur ungefähr +5 Volt beträgt; alle anderen Zellen in anderen Zeilen werden nicht programmiert, weil die Steuergate-Spannung 0 Volt beträgt.
Die für die Programmierung und Löschung der Zelle 10 erforderlichen Spannungen hängen von den relativen kapazitiven Kopplungen und angelegten Vorspannungen ab. Das schwebende Gate 13 ist ein Äquipotentialkörper, wobei die kapazitive Kopplung zwischen dem schwebenden Gate 13 und einem weiteren Element der Zelle 10 durch deren Überlappungsfläche, dividiert durch den Trennabstand und multipliziert mit der Dielektrizitätskonstante des Trennmaterials, approximiert werden kann. Die Kapazitäten im schwebenden Gate 13 lauten:
wobei die Kapazität zwischen dem schwebenden Gate 13 und der Bitleitung 17 für den Abschnitt der Bitleitung 17 unter dem Oxid 34 gilt und die Kapazität zwischen dem schwebenden Gate 13 und dem Drain 12 für den Abschnitt des Drains 12 der Bitleitung 17 unter dem ersten Gateoxid 40 gilt. Das Potential V&sub0; des schwebenden Gates 13 bei einem Satz von Vorspannungen an den anderen vier Elementen wird einfach abgeleitet aus:
C&sub0;V&sub0; = Qnet + CFDVD + CFSVS + CFCVC + CFBVB,
was die Nettoladung Qnet am schwebenden Gate 13 durch die Kapazitäten zwischen dem schwebenden Gate 13 und jedem der vier anderen Elemente sowie durch die Potentiale jedes der vier anderen Elemente zuzüglich der Gesamtkapazität (C&sub0;) und des Potentials (V&sub0;) für das schwebende Gate 13 angibt. Selbstverständlich verändern sich Qnet und V&sub0; während des Programmierens und Löschens mit der Zeit, wobei eine Lösung, die eine Zeitveränderung berücksichtigt, die Integration des Fowler- Nordheim-Tunnelstroms über die Zeit mit einem von V&sub0; - Vt abhängenden Tunnelstrom enthalten würde. Das Verhältnis von CFC zu CFD beträgt ungefähr 7, was zur Folge hat, daß ungefähr 85 % der Potentialdifferenz zwischen dem Steuergate 14 und dem Drain 12 über dem ersten Gateoxid 40 auftritt. Somit sind zwischen dem Steuergate 14 und dem Drain 12 nur 13 Volt notwendig, damit am ersten Gateoxid 40 ungefähr 10 Volt vorliegen, um ein effizientes Tunneln zu erzielen, weil dies ein elektrisches Feld von ungefähr 10 MV/cm für die Dicke von 100 Å für das erste Gateoxid 40 repräsentiert. Die Anordnung des schwebenden Gates 13 und des Steuergates 14 über dem Oxid 34 ergibt eine große Überlappungsfläche in einem kompakten Kreuzungspunkt-Entwurf für die Zelle 10; die Bildung des Drains 12 durch Diffusion von Störstellen während der Bildung des Oxids 34 ergibt eine kleine Überlappungsfläche des Drains 12 mit dem schwebenden Gate 13 (die Länge des Drains 12 ist sub-photolithographisch). Diese Faktoren ergeben das große Verhältnis der kapazitiven Kopplungen, was für die Programmierung und die Löschung niedrige Spannungen ermöglicht. Es wird darauf hingewiesen, daß der Bereich der Zelle 10 auf 5λ 3λ = 15λ² reduziert werden könnte, indem die seitliche (vertikal in Fig. 2a) Ausbauchung im Polysilicium beseitigt wird, dies würde jedoch das Verhältnis der kapazitiven Kopplung absenken und erhöhte Spannungen für die Programmierung und die Löschung erfordern.
Während des Löschens der Zelle 10 liegt das Steuergate 14 auf ungefähr 13 Volt und der Drain 12 auf ungefähr 0 Volt. Die den Drain 12 enthaltende Bitleitung 17 kann jedoch unter Verwendung der Wortleitung 15 auch als Source 11' des angrenzenden gemischten Transistors in derselben Zeile arbeiten (siehe Fig. 2b). Falls der Drain 12' des angrenzenden gemischten Transistors auf ungefähr 5 Volt vorgespannt ist, fließt in den angrenzenden gemischten Transistor ein Strom, wobei heiße Elektronen am Drain 12' unabsichtlich in das schwebende Gate 13' eingespritzt werden können (es ist zu beachten, daß die Spannung zwischen dem schwebenden Gate 13' und dem Drain 12' zu niedrig zum Tunneln ist), die das schwebende Gate 13' löschen. Diese Möglichkeit kann vermieden werden, indem in Blöcken von Zeilen gelöscht wird, d. h. eine Seitenmodus- Löschung.
Ein weiteres Verständnis des Standes der Technik ergibt sich aus der Betrachtung eines Fertigungsverfahrens, das die folgenden Schritte enthält, die in schematischen Querschnittsansichten in den Fig. 3a-3f veranschaulicht werden:
(a) Aufwachsenlassen eines Anschlußflecks bis zu einer Dicke von ungefähr 350 Å auf einem p-Siliciumsubstrat 32 mit < 100> -Orientierung; anschließend Schleuderauftragen eines Photolacks und Bemustern des Photolacks, um vergrabene Bitleitungen 17 zu definieren. Implantieren von Arsen mit einer Dosis von 8 10¹&sup5;/cm² mit 150 keV durch das Anschlußfleckoxid unter Verwendung des bemusterten Photolacks als Implantierungsmaske; siehe Fig. 3a. Der geplante Bereich für diese Implantierung beträgt ungefähr 800 Å, so daß die Spitzenkonzentration in das Silicium ungefähr 500 Å beträgt.
(b) Abziehen des Photolacks und des Anschlußfleckoxids. Aufwachsenlassen eines selbstausrichtenden dicken Oxids 34 über den Bitleitungen 17 bei 900 ºC; das stark mit Arsen dotierte Silicium (Bitleitungen 17) oxidiert in Dampf unterschiedlich, ungefähr mit der achtfachen Rate des schwach dotierten p- Siliciums 32. Somit hat das Aufwachsenlassen des Oxids 34 bis zu einer Dicke von 4000 Å über dem nichtdotierten Silicium nur ein Oxid 44 von 500 Å zur Folge. Ferner entmischt sich das implantierte Arsen während der Oxidation in das Silicium, so daß sich das Arsen vorzugsweise vor der fortschreitenden Oxid/Silicium-Grenzfläche ansammelt. Siehe Fig. 3b, die außerdem die Wirkung der seitlichen Diffusion des Arsens (durch die Pfeile angezeigt) zeigt, die die Bitleitungen 17 angrenzend an das Oxid 44 hält; die seitliche Diffusion schafft die Bereiche der Source 11 und des Drains 12 für die Zelle 10.
(c) Ätzen der Oxide 34 und 44, um 500 Å zu beseitigen, außerdem erfolgt eine Überätzung um 20 %, um Ungleichmäßigkeiten zu kompensieren. Dadurch wird das gesamte Oxid 44 entfernt, wobei ein Oxid 34 mit einer Dicke von ungefähr 3400 Å zurückbleibt. Die Ätzung kann eine Naßätzung mit HF oder eine Plasmaätzung mit CF&sub4; sein. Anschließend Aufwachsenlassen eines ersten Gateoxids 40 bis zu einer Dicke von 100 Å über dem Silicium 32. Die Dicke des Oxids 40 über der Source 11 und dem Drain 12 verändert sich kontinuierlich von 100 Å an der Grenze der Source 11 und dem Drain 12 mit dem restlichen Substrat 32 auf 800 Å an der Grenzfläche mit dem Oxid 34; selbstverständlich ist diese Veränderung durch die schnellere Oxidation des mit Arsen dotierten Siliciums zuzüglich der weiteren seitlichen Diffusion des Arsens bedingt. Das Wachstum erhöht die Dicke des Oxids 34 auf ungefähr 4000 Å; siehe Fig. 3c. Es ist zu beachten, daß dieser Schritt (c) vermieden werden könnte, wenn das Oxid im Schritt (b) bei einer niedrigeren Temperatur (800 ºC) aufwachsen würde, um das bevorzugte Oxidationsratenverhältnis auf ungefähr elf zu eins zu erhöhen, wobei außerdem ein dickeres erstes Gateoxid, beispielsweise ein 200 Å dickes erstes Gateoxid und ein 2200 Å dickes Feldoxid verwendet werden. Ein solches dickeres erstes Gateoxid würde unterschiedliche Spannungen für das Programmierungs- und Löschungstunneln erfordern, ferner würde ein solches dünneres Feldoxid die kapazitive Kopplung des schwebenden Gates mit der Bitleitung erhöhen.
(d) Ablagern von Polysilicium einer ersten Ebene bis zu einer Dicke von 3000 Å durch LPCVD (Niederdruck-Abscheidung aus der Dampfphase) und Implantieren oder Diffundieren von Phosphor, um n&spplus;-dotiertes Polysilicium herzustellen. Ablagern und Aufwachsenlassen des Zwischenebenenoxids bis zu einer Dicke von 200 Å und Ablagern des Zwischenebenennitrids bis zu einer Dicke von 200 Å, wobei jede Ablagerung durch LPCVD erfolgt. Schleuderauftragen eines Photolacks und Bemustern des Lacks, um genau die Kanten des schwebenden Gates 13 parallel zu den Bitleitungen 17 zu definieren; und Verwenden des bemusterten Photolacks als Ätzmaske, um das Nitrid, das Oxid und das Polysilicium mit einem CF&sub4;-Plasma anisotrop zu ätzen, um den Vorläufer des schwebenden Gates 13 mit dem abdeckenden Oxid 36 und dem abdeckenden Nitrid 38 zu bilden. Siehe Fig. 3d für die Querschnittsansicht und 3e für die Draufsicht; es ist zu beachten, daß die Plasmaätzung außerdem einen Abschnitt des freiliegenden Teils des ersten Gateoxids 40 entfernt. Der Rest des freiliegenden Abschnitts des ersten Gateoxids 40 wird mit HF abgezogen.
(e) Abziehen des bemusterten Photolacks und Aufwachsenlassen des zweiten Gateoxids 42 bis zu einer Dicke von 400 Å. Diese Oxidation bewirkt auch ein Aufwachsen des Oxids 50 bis zu einer Dicke von 600 Å auf den freiliegenden Enden des ersten Polysiliciums 13, aufgrund der Maskierung mit dem Nitrid 38 jedoch nirgendwo sonst. Siehe Fig. 3f.
(f) Konformes Ablagern eines zweiten Polysiliciums bis zu einer Dicke von 3000 Å durch LPCVD. Herstellen eines zweiten n&spplus;-dotierten Polysiliciums durch Phosphorimplantation oder -diffusion. Schleuderauftragen eines Photolacks und Bemustern des Lacks, um Wortleitungen 15 zu definieren, die Steuergates 14 enthalten, und Verwenden des bemusterten Photolacks als Ätzmaske, um das zweite Polysilicium sowie das Nitrid, das Oxid und das erste Polysilicium zu ätzen, um einen Stapel mit auf die Kante der Wortleitung 15 ausgerichteten Kanten zu bilden. Es ist zu beachten, daß die Ätzung einen Abschnitt des Substrats 32 entfernt, der sich zwischen den beiden ursprunglichen Kanten des ersten Polysiliciums vorn Schritt (d) und den Wortleitungen 15 befindet; siehe die Querschnittsansichten in den Fig. 2b-2d. Dadurch wird die Vorrichtung wie in den Fig. 2a-2d vervollständigt. Es ist zu beachten, daß die Verwendung der vergrabenen Bitleitungen zu einer im wesentlichen ebenen Vorrichtung führt, was die Bearbeitung vereinfacht.
Der EEPROM kann eine CMOS-vorrichtung mit der Matrix von Zellen 10 in der p-Wanne oder im Substrat sein, während die Peripherievorrichtungen wie etwa der Zeilendecodierer in CMOS ausgebildet sind; die vorangehende Beschreibung der Zelle 10 gilt auch für eine NMOS-Vorrichtung. Das Wechseln der Dotierungstypen und der Spannungspolaritäten liefert PMOS-Vorrichtungen und CMOS-Vorrichtungen mit der Matrix von Zellen in der n-Wanne.
Fig. 4 ist eine schematische Draufsicht eines zweiten Flash- EEPROM des Standes der Technik, die einen Abschnitt der Matrix von Speicherzellen und der peripheren Vorrichtungen veranschaulicht; die vollständige Matrix kann mehr als eine Million Zellen besitzen und auf einem Siliciumsubstrat mit einer Größe von ungefähr 50 mm² gefertigt werden. Jede Zelle ist ein Floating-Gate-Transistor 110 mit einer Source 111, einem Drain 112, einem schwebenden Gate 113, einem Steuergate 114 und einem Löschknoten 121. Ein Informationsbit wird in der Zelle 110 durch eine Nettoladung am schwebenden Gate 113 gespeichert; ohne Nettoladung am schwebenden Gate 113 ist die Schwellenspannung der Zelle 110 niedrig und mit einer wesentlichen negativen Nettoladung am schwebenden Gate 113 ist die Schwellenspannung hoch. Die Schwellenspannung der Zelle 110 wird als hoch oder als niedrig einfach durch Anlegen einer Spannung des Steuergates 114 und durch Erfassen der Impedanz bestimmt.
Sämtliche Gates 114 in einer Zeile von Zellen sind an eine Zeilenadreßleitung oder Wortleitung 115 angeschlossen, während sämtliche Wortleitungen 115 an einen Zeilendecodierer 116 angeschlossen sind. Sämtliche Source- und Drain-Elektroden 111 oder 112 in einer Spalte von Zellen sind an eine entsprechende Spaltenleitung oder Bitleitung 117 angeschlossen, während die Source- und Drain-Bitleitungen 117 an einen Spaltendecodierer 118 angeschlossen sind. Die Funktionsweise der zweiten Ausführungsform wird im einzelnen in Verbindung mit der späteren Beschreibung der einzelnen Zellen betrachtet; die folgende kurzgefaßte Beschreibung der Funktionsweise ergibt jedoch einen bequemen Überblick. Um eine ausgewählte Zelle zu lesen, legt ein Spaltendecodierer 118 an die mit dem Drain 112 der ausgewählten Zelle verbundene Bitleitung 117 ungefähr +3 Volt an und an alle anderen Bitleitungen 117 0 Volt an, während ein Zeilendecodierer 116 an die mit dem Steuergate 114 der ausgewählten Zelle verbundene Wortleitung 115 +5 Volt anlegt und an alle anderen Wortleitungen 115 0 Volt anlegt; somit werden sämtliche Zellen mit Ausnahme der ausgewählten Zelle und der die Bitleitung als Drain und die Wortleitung gemeinsam nutzenden Zelle unabhängig von irgendwelchen Nettoladungen an ihren schwebenden Gates ausgeschaltet, während die ausgewählte Zelle in Abhängigkeit von der Nettoladung am schwebenden Gate 113 ein- oder ausgeschaltet wird. Somit gibt die vom Zeilendecodierer 118 gesehene Impedanz zwischen der mit der Source der ausgewählten Zelle verbundenen Bitleitung 117 und der mit dem Drain der ausgewählten Zelle verbundenen Bitleitung 117 das Inforrnationsbit an, das von der ausgewählten Zelle gespeichert wird. Signale auf den Eingangsleitungen 119C bestimmen die Auswahl der Bitleitung 117, während Signale auf den Eingangsleitungen 119R die Auswahl der Wortleitung 115 bestimmen.
Die Fig. 5a-5b sind eine schematische Draufsicht bzw. eine schematische Querschnittsansicht einer einzelnen Zelle, die allgemein mit 110 bezeichnet ist, wobei um der Deutlichkeit willen die Passivierung, die Kontakte, die Zwischenverbindungen, die Metallisierungen und das Gehäuse weggelassen worden sind. Die Zelle 110 enthält ein p-Siliciumsubstrat 132 mit < 100> -Orientierung, vergrabene n&spplus;-Bitleitungen 117, die die Source 111 und den Drain 112 ergeben, ein Feldoxid (Siliciumdioxid) 134, ein Isolationsfeldoxid 135, ein schwebendes Gate 113 mit n&spplus;-dotiertem Polysilicium (polykristallines Silicium), ein Zwischenebenenoxid 136, ein Zwischenebenennitrid (Siliciumnitrid) 138, eine n&spplus;-dotierte Polysilicium-Wortleitung 115, die ein Steuergate 114 wie in Fig. 5b angegeben ergibt, ein erstes Gateoxid 140, ein zweites Gateoxid 142 und ein Löschtunneloxid 123. Wie aus Fig. 5a hervorgeht, ist die Zelle 110 eine Kreuzungspunkt-Zelle (die Zelle befindet sich am Kreuzungspunkt einer Bitleitung und einer Wortleitung, obwohl bei jeder dritten Bitleitung eine Feldoxid-Isolierung auftritt) und besitzt die folgenden Abmessungen, ausgedrückt durch eine skalierbare Länge λ: Der Kanalbereich zwischen der Source 111 und dem Drain 112 besitzt die Breite λ und die Länge λ, vergrabene Bitleitungen besitzen die Breite 2λ, das schwebende Gate 113 besitzt eine Breite (vertikaler Abstand in Fig. 5a) λ und ist von dem benachbarten schwebenden Gate um λ getrennt, das schwebende Gate 113 besitzt eine Länge 4λ, die Fläche 152 der Überlappung des schwebenden Gates 113 auf dem Drainbereich 112 beträgt ungefähr (1/3) (λ²), die Fläche 154 der Überlappung des schwebenden Gates 113 auf dem Kanalbereich beträgt ebenfalls ungefähr (1/3) (λ²) und die Gesamtfläche des schwebenden Gates 113 beträgt ungefähr 4λ². Somit belegt die Zelle 110 ungefähr 12λ². Typischerweise wäre λ ungefähr gleich 1 µm für einen 1-Megabit-Flash-EEPROM, außerdem sind die Oxid- und Nitriddicken wie oben angegeben für ein solches λ geeignet.
Die Funktionsweise der Zelle 110 ist die folgende, wenn die Spannungen unter der Annahme der Oxid- und Nitriddicken vorgegeben sind. Der Bereich zwischen der Source 111 und dem Drain 112 enthält einen gemischten Transistor mit dem Steuergate 114 über dem schwebenden Gate 113 auf dem ersten Gateoxid 140, wodurch ein Floating-Gate-Transistor gebildet wird, und mit dem Steuergate 114 auf dem zweiten Gateoxid 142, wodurch ein Auswahltransistor, der mit dem Floating-Gate-Transistor in Serie geschaltet ist, gebildet wird. Die Schwellenspannungen der Transistoren sind auf ungefähr 0,75 Volt eingestellt. Information in der Zelle 110 wird anhand der Tatsache gespeichert, ob der gemischte Transistor durch eine Steuergate- Spannung von 5 Volt eingeschaltet wird; die angelegte Drain- Spannung beträgt 3 Volt. Falls das schwebende Gate 113 eine negative Nettoladung besitzt, die ausreicht, um den Schwellenwert des Floating-Gate-Transistors auf mehr als 5 Volt anzuheben, reicht eine Steuergate-Spannung von 5 Volt nicht aus, um den gemischten Transistor einzuschalten; wenn hingegen das schwebende Gate 113 eine minimale Nettoladung besitzt, schaltet eine Steuergate-Spannung von 5 Volt beide Transistoren ein. Falls hingegen die Steuergate-Spannung ungefähr 0 Volt beträgt, ist der Auswahltransistor ausgeschaltet; dadurch wird jegliches Überlöschen des Floating-Gate-Transistors kompensiert, das die Schwellenspannung unter 0 (Verarmungsmodus) absenken könnte.
Im Blocklöschmodus legt der Spaltendecodierer 118 eine Spannung von ungefähr 0 Volt an sämtliche Bitleitungen 117 an. Um die Zeile von Zellen oder einen Block von Zellen, die die Zelle 110 enthalten, zu löschen, legt der Zeilendecodierer 116 an die mit dem steuergate 114 der ausgewählten Zeile verbundene Wortleitung 115 einen Spannungsimpuls von ungefähr +13 Volt und an alle anderen Wortleitungen 115 ungefähr 0 Volt an.
Dadurch wird ein Tunneln von Elektronen von der Bitleitung 117 durch das Tunnel-Oxid 123 in das schwebende Gate 113 für jede Zelle in der Zeile hervorgerufen, was eine Blocklöschung bewirkt. Selbstverständlich können sämtliche Zeilen gleichzeitig gelöscht werden, indem der Spannungsimpuls an alle Wortleitungen angelegt wird, was eine Massenlöschung ergibt.
Im Programmierungsmodus legt der Spaltendecodierer 118 an die mit der Source der ausgewählten Zelle verbundene Bitleitung 117 eine Spannung von ungefähr +5 Volt an und an alle anderen Bitleitungen 117 ungefähr 0 Volt an. Um die Programmierung auszuführen, legt der Zeilendecodierer 116 an die mit dem Steuergate 114 der ausgewählten Zelle verbundene Wortleitung 115 einen Spannungsimpuls von ungefähr -8 Volt und an alle anderen Wortleitungen 115 ungefähr 0 Volt an. Elektronen tunneln aus dem schwebenden Gate 113 durch das Tunnel-Oxid 123 in die Source 111 der ausgewählten Zelle.
Alternativ können heiße Elektronen in das schwebende Gate 113 eingespritzt werden, um die Programmierung auszuführen, während das Tunneln dazu verwendet wird, sie zu entfernen, um eine Löschung auszuführen. In diesem Fall entspricht eine negative Nettoladung am schwebenden Gate 113 und die daraus sich ergebende hohe Schwellenspannung dem programmierten Zustand, während die minimale Nettoladung am schwebenden Gate 113 und die daraus sich ergebende niedrige Schwellenspannung dem gelöschten Zustand entspricht. Somit wird die Zelle 110 zusammen mit allen anderen Zellen in der Matrix gelöscht (Reduzieren der Nettoladung am schwebenden Gate 113 auf minimale Pegel), indem Elektronen vom schwebenden Gate 113 zu der die Source 111 enthaltenden Bitleitung 117 unter den Bedingungen von 0 Volt an allen Wortleitungen 115 und von +15 Volt an allen die Sources 111 enthaltenden Bitleitungen 117 und an allen schwebenden (abgekoppelten) Bitleitungen, die mit den Drains 112 verbunden sind, tunneln. Das Tunneln wird durch den anfänglichen Potentialabfall von ungefähr +10 Volt über dem dünnen Tunnel-Oxid 123 angesteuert.
Die Zelle 110 wird programmiert (d. h. am schwebenden Gate 113 wird eine negative Nettoladung plaziert) durch Lawineneinspritzung von Elektronen von der Source 111 in das schwebende Gate 113 unter den Bedingungen von +13 Volt an der das Steuergate 114 enthaltenden Wortleitung 115, von 0 Volt an allen anderen Wortleitungen, von +10 Volt an der die Source 111 enthaltenden Bitleitung 117 und von 0 Volt an allen anderen Bitleitungen. Andere Zellen in derselben Zeile werden nicht programmiert, weil die Spannung von 0 Volt an allen anderen Bitleitungen zur Folge hat, daß kein Strom und keine heißen Elektronen fließen; alle anderen Zellen in anderen Zeilen werden nicht programmiert, weil die Steuergate-Spannung 0 Volt beträgt.
Die Zelle 110 kann durch das obenbeschriebene Verfahren mit den zusätzlichen Schritten (1) des Aufwachsenlassens eines Isolieroxids 135 vor der Implantierung und dem Aufwachsenlassen des Oxids 134 in Schritten, die zu den Schritten (a) und (b) analog sind, sowie (2) des Implantierens von weiterem Arsen, um die Bitleitung 117 unter dem Tunnel-Oxid 123 zu erweitern, entweder vor dem Aufwachsenlassen des ersten Gateoxids 140 und des Tunnel-Oxids 123 oder durch das Tunnel-Oxid 123 hindurch, gefertigt werden. Es ist zu beachten, daß diese weitere Arsen-Implantation durch den Kompromiß einer kleineren Flche zum L:schungstunneln und somit von längeren Löschzeiten vermieden werden kann.
Ein dritter Flash-EEPROM des Standes der Technik ist teilweise in einer schematischen Draufsicht in Fig. 6 gezeigt und enthält eine Matrix von Speicherzellen und Peripherievorrichtungen. Jede Zelle ist ein Floating-Gate-Transistor 210 mit einer Source 211, einem Drain 212, einem schwebenden Gate 213, einem Steuergate 214 und einem Löschknoten 221; d. h. mit denselben Elementen wie in einer Zelle 110. Die Zelle 210 besitzt jedoch den Löschknoten 221 auf einer separaten Diffusionsleitung 225 und beabstandet von der Source-Bitleitung 217. Sämtliche Gates 214 einer Zeile von Zellen sind an eine Wortleitung 215 angeschlossen, während sämtliche Wortleitungen 215 an einen Zeilendecodierer 216 angeschlossen sind. Sämtliche Sources 211 in einer Spalte von Zellen befinden sich in einer Source-Bitleitung 217, während die Source- und Drain-Bitleitungen 217 mit den Löschleitungen 225 verbunden sind. Die Funktionsweise dieser Zelle ist ähnlich derjenigen der obigen zweiten Zelle des Standes der Technik und wird im einzelnen in Verbindung mit der folgenden Beschreibung der einzelnen Zellen betrachtet.
Die Fig. 7a-7b sind schematische Drauf- und Querschnittsansichten einer einzelnen Zelle, die allgemein mit 210 bezeichnet ist, wobei um der Deutlichkeit willen die Passivierung, die Kontakte, die Zwischenverbindungen, die Metallisierungen und das Gehäuse weggelassen worden sind. Die Zelle 210 enthält ein p-Siliciumsubstrat 232 mit < 100> -Orientierung, vergrabene n&spplus;-Bitleitungen 217, die die Source 211 und den Drain 212 ergeben, ein Feldoxid 234, ein Isolierfeldoxid 235, ein schwebendes Gate 213 mit n&spplus;-dotiertem Polysilicium, ein Zwischenebenenoxid 236, ein Zwischenebenennitrid 238, eine Wortleitung 215 mit n&spplus;-dotiertem Polysilicium, die ein Steuergate 214 wie in Fig. 7b angegeben ergibt, ein erstes Gateoxid 240, ein zweites Gateoxid 242, ein Löschtunnel-Oxid 223 und eine vergrabene n&spplus;-Löschleitung 225. Wie aus Fig. 7a hervorgeht, ist die Zelle 210 angenähert eine Kreuzungspunkt-Zelle (die Zelle befindet sich am Kreuzungspunkt eines Bitleitungs/Löschleitungs-Paares und einer Wortleitung) und besitzt die folgenden Abmessungen, ausgedrückt durch eine skalierbare Länge λ: Der Kanalbereich zwischen der Source 211 und dem Drain 212 besitzt eine Breite und eine Länge von jeweils 2/3λ, die vergrabenen Source-Bitleitungen 217 besitzen eine Breite λ, die vergrabenen Drain-Bitleitungen 217 besitzen die Breite 2λ, das schwebende Gate 213 besitzt die Breite (vertikaler Abstand in Fig. 7a) λ und ist vom benachbarten schwebenden Gate um λ beabstandet, das schwebende Gate 213 besitzt eine Länge 4λ, die Fläche 252 der Überlappung des schwebenden Gates 213 über dem Drainbereich 212 beträgt ungefähr (1/3) (λ²), die Fläche 254 der Überlappung des schwebenden Gates 213 über dem Kanalbereich beträgt ebenfalls ungefähr (1/3) (λ²) und die Gesamtfläche des schwebenden Gates 213 beträgt ungefähr 4λ². Somit belegt die Zelle 210 ungefähr 12λ². Typischerweise wäre λ ungefähr gleich 1 µm für einen 1-Megabit-Flash-EEPROM, ferner sind die Oxid- und Nitrid-Dicken wie oben angegeben für ein solches λ geeignet.
Die Funktionsweise der Zelle 210 ist ähnlich derjenigen der Zelle 110, wobei jedoch die getrennte Löschleitung 225 eine zusätzliche Potentialsteuerung des schwebenden Gates 213 schafft, wie weiter unten deutlich wird. Wie bei den Zellen 10 und 110 enthält der Bereich zwischen der Source 211 und dem Drain 212 einen gemischten Transistor mit Steuergate 214 über dem schwebenden Gate 213 auf dem ersten Gateoxid 240, wodurch ein Floating-Gate-Transistor gebildet wird, und mit Steuergate 214 auf dem zweiten Gateoxid 242, wodurch ein mit dem Floating-Gate-Transistor in Serie geschalteter Auswahltransistor gebildet wird. Die Schwellenspannungen der Transistoren sind auf ungefähr 0,75 Volt eingestellt. Die Information in der Zelle 210 wird durch die Tatsache gespeichert, ob der gemischte Transistor durch eine Steuergate-Spannung von 5 Volt eingeschaltet wird; die angelegte Drainspannung beträgt 3 Volt. Falls das schwebende Gate 213 eine negative Nettoladung besitzt, die ausreicht, um den Schwellenwert des Floating-Gate- Transistors auf mehr als 5 Volt anzuheben, reicht eine Steuergate-Spannung von 5 Volt nicht aus, um den gemischten Transistor einzuschalten; falls hingegen das schwebende Gate 213 eine minimale Nettoladung besitzt, schaltet eine Steuergate- Spannung von 5 Volt beide Transistoren ein. Falls im Gegensatz dazu die Steuergate-Spannung ungefähr 0 Volt beträgt, ist der Auswahltransistor ausgeschaltet; dadurch wird jegliche Überlöschung des Floating-Gate-Transistors kompensiert, die die Schwellenspannung unter 0 (Verarrnungsmodus) absenken könnte. Während dieses Lesens der Zelle 210 wird die Löschleitung 225 auf 5 Volt gehalten, um das Potential des schwebenden Gates 213 anzuheben.
Im Blocklöschmodus legt der Spaltendecodierer 218 an sämtliche Bitleitungen 217 eine Spannung von ungefähr 0 Volt an, um die Zeile von Zellen oder den Block von Zellen, die die Zelle 210 enthalten, zu löschen, während der Zeilendecodierer 216 an die mit dem Steuergate 214 der ausgewählten Zeile verbundene Wortleitung 215 einen Spannungsimpuls von ungefähr +13 Volt anlegt und an alle anderen Wortleitungen 215 ungefähr 0 Volt anlegt. Dadurch wird ein Tunneln von Elektronen von der Bitleitung 217 durch das Tunnel-Oxid 123 in das schwebende Gate 213 für jede Zelle in der Zeile hervorgerufen, was eine Blocklöschung zur Folge hat. Selbstverständlich können sämtliche Zeilen gleichzeitig gelöscht werden, indem der Spannungsimpuls an alle Wortleitungen angelegt wird, woraus sich eine Massenlöschung ergibt.
Im Programmiermodus legt der Spaltendecodierer 218 an die mit der Source der ausgewählten Zelle verbundene Bitleitung 217 eine Spannung von ungefähr +5 Volt und an alle anderen Bitleitungen 217 ungefähr 0 Volt an. Zum Ausführen der Programmierung legt der Zeilendecodierer 216 an die mit dem Steuergate 214 der ausgewählten Zelle verbundene Wortleitung 215 einen Spannungsimpuls von ungefähr -8 Volt und an alle anderen Wortleitungen 215 ungefähr 0 Volt an. Elektronen tunneln aus dem schwebenden Gate 213 durch das Tunnel-Oxid 223 in die Source 211 der ausgewählten Zelle.
Alternativ können in das schwebende Gate 213 zum Programmieren heiße Elektronen eingespritzt werden, ferner wird das Tunneln verwendet, um diese zum Löschen zu entfernen. In diesem Fall entsprechen eine negative Nettoladung am schwebenden Gate 312 und die daraus sich ergebende hohe Schwellenspannung dem programmierten Zustand, während eine minimale Nettoladung am schwebenden Gate 213 und die daraus sich ergebende niedrige Schwellenspannung dem gelöschten Zustand entsprechen. Somit wird die Zelle 210 programmiert (negative Nettoladung am schwebenden Gate 213) durch Lawineneinspritzung von Elektronen von der Source 211 in das schwebende Gate 213 unter den Bedingungen von +13 Volt an der das Steuergate 214 enthaltenden Wortleitung 215, von 0 Volt an allen anderen Wortleitungen, von +10 Volt an der die Source 211 enthaltenden Bitleitung 217, von 1 Volt an allen anderen Bitleitungen (die die Bitleitung mit dem Drain 212 enthalten) und von 5 Volt an der Löschleitung 225. Die Vorspannung von 5 Volt an der Löschleitung 225 hebt das Potential des schwebenden Gates 213 an und verbessert die Ladungssammlung. Andere Zellen in derselben Reihe werden nicht programmiert, weil die Spannung von 1 Volt an allen anderen Bitleitungen keine heißen Elektronen zur Folge hat; alle anderen Zellen in anderen Zeilen werden nicht programmiert, weil die Steuergate-Spannung 0 Volt beträgt.
Die Zelle 210 wird zusammen mit allen anderen Zellen in der Matrix durch Tunneln von Elektronen vorn schwebenden Gate 213 in die Löschleitung 225 unter den Bedingungen von 0 Volt an allen wortleitungen 115, von +15 Volt an allen Löschleitungen 225 und unter der Bedingung des Schwebens (Abkopplung) sämtlicher Bitleitungen 217 gelöscht (d. h. die Nettoladung am schwebenden Gate 213 wird auf minimale Pegel reduziert). Das Tunneln wird durch den anfänglichen Potentialabfall von ungefähr +10 Volt über das dünne Tunnel-Oxid 223 angesteuert.
Fig. 8 ist eine schematische Draufsicht eines Flash-EEPROM gemäß einer ersten Ausführungsform, die einen Abschnitt der Matrix von Speicherzellen und periphere Vorrichtungen veranschaulicht; die vollständige Matrix kann über vier Millionen Zellen besitzen und kann auf einem Siliciumsubstrat mit einer Größe von ungefähr 50 mm² gefertigt sein. Jede Zelle ist ein Floating-Gate-Transistor 310 mit einer Source 311, einem Drain 312, einem Kanalbereich 313, der die Source 311 vom Drain 312 trennt, einem schwebenden Gate 314 und einem Steuergate 315. Ein Inforrnationsbit wird in der Zelle 310 durch das Vorhandensein einer Nettoladung am schwebenden Gate 314 gespeichert:
Ohne Nettoladung am schwebenden Gate 314 ist die Schwellenspannung für die Zelle 310 niedrig, was eine logische "1" angibt, während bei einer wesentlichen negativen Nettoladung am schwebenden Gate 314 die Schwellenspannung hoch ist, was eine logische "0" angibt. Die Schwellenspannung der Zelle 310 wird als hoch oder als niedrig einfach durch Anlegen einer Spannung an das Steuergate 315 und durch Erfassen der Impedanz zwischen der Source 311 und dem Drain 312 bestimmt. Sämtliche Gates 315 in einer Zeile von Zellen bilden eine Zeilenadreßwortleitung 316, wobei alle Wortleitungen 316 mit einem Zeilendecodierer 317 verbunden sind. Sämtliche Source- und Drainelektroden 311 bzw. 312 in einer Spalte von Zellen bilden ein Paar von Bitleitungen 318; die Source- und Drain-Bitleitungen 318 sind mit einem Spaltendecodierer 319 verbunden. In der Matrixkonfiguration sind Kanalbereiche 313 in Spaltenrichtung langgestreckt und trennen die Sources 311 und die Drains 312, die in jeder Spalte von Zellen enthalten sind.
Die Funktionsweise der Zelle gemäß der ersten Ausführungsform wird im einzelnen in Verbindung mit der späteren Beschreibung der einzelnen Zellen betrachtet; die folgende kurzgefaßte Beschreibung der Operation ergibt jedoch einen bequemen Überblick. Im Betrieb der Zelle gemäß der ersten Ausführungsform ist der gelöschte Zustand derjenige Zustand, bei dem keine Nettoladung oder eine positive Nettoladung am schwebenden Gate 314 vorhanden ist, während der programmierte Zustand derjenige Zustand ist, in dem am schwebenden Gate 314 eine wesentliche negative Nettoladung vorhanden ist.
Um eine ausgewählte Zelle zu lesen, legt der Spaltendecodierer 319 an die den Drain 312 der ausgewählten Zelle enthaltende Bitleitung 318 ungefähr +1 Volt an und an alle anderen Bitleitungen 318 0 Volt an, während der Zeilendecodierer 317 an die das Steuergate 315 der ausgewählten Zelle enthaltende Wortleitung 316 ungefähr +5 Volt und an alle anderen Wortleitungen 316 ungefähr 0 Volt anlegt. Die ausgewählte Zelle wird in Abhängigkeit von der Nettoladung am schwebenden Gate 314 ein- oder ausgeschaltet. Somit gibt die Impedanz, die vom Spaltendecodierer 319 zwischen den die Source 311 der ausgewählten Zelle enthaltenden Bitleitungen 318 und der mit dem Drain 312 der ausgewählten Zelle verbundenen Bitleitung 318 gesehen wird, das von der ausgewählten Zelle gespeicherte Informationsbit an. Alle anderen Zellen 310 in der Matrix sind unabhängig von irgendwelchen Nettoladungen an ihren schwebenden Gates ausgeschaltet. Signale an den Eingangsleitungen 320c bestimmen die Auswahl der Bitleitung 318, während Signale an den Eingangsleitungen 320r die Auswahl der Wortleitung 316 bestimmen.
Die Fig. 8a-8b sind schematische Draufsichten bzw. Querschnittsansichten einer einzelnen Zelle gemäß der ersten Ausführungsform, die allgemein mit 310 bezeichnet ist; die Passivierung, Kontakte, Zwischenverbindungen, Metallisierungen und das Gehäuse sind um der Deutlichkeit willen weggelassen worden. Die Zelle 310 enthält ein p-Siliciumsubstrat 321 mit < 100> -Orientierung, vergrabene n&spplus;-Bitleitungen 318, die die Source 311 und den Drain 312 ergeben, ein Feldoxid 322, ein dickes Isolierfeldoxid 323, ein schwebendes Gate 314 aus n&spplus;- dotiertem Polysilicium, ein Zwischenebenenoxid 324, ein Zwischenebenennitrid 325, eine Wortleitung 316 mit n&spplus;-dotiertem Polysilicium, die das Steuergate 315 ergibt, wie in Fig. 8b gezeigt ist, ein Gateoxid 326 und ein Tunnel-Oxid-Fenster 327. Die Zelle 310 ist im Stand der Technik als "1T"-Zelle bekannt, in der die Gesamtlänge des Kanals 313 zwischen der Source 311 und dem Drain 312 unter dem schwebenden Gate 314 liegt. Das gemischte Durchlaß-Gate, das einen Auswahltransistor über dem Kanalbereich bildet, ist weggelassen worden.
Wie aus Fig. 8a hervorgeht, ist die Zelle 310 angenähert eine Kreuzungspunkt-Zelle (die Zelle befindet sich am Kreuzungspunkt eines Bitleitungspaares und einer Wortleitung) und besitzt die folgenden Abmessungen, ausgedrückt durch eine skalierbare Länge λ: Der Kanalbereich 313 zwischen der Source 311 und dem Drain 312 besitzt eine Breite von 0,8λ und eine Länge von 0,9λ, die vergrabenen Source-Bitleitungen 318 besitzen eine Breite von 0,9λ, die vergrabenen Drain-Bitleitungen 318 besitzen eine Breite von 0,9λ, das schwebende Gate 314 besitzt eine Breite (vertikale Strecke in Fig. 8a) von 0,9λ und ist von den benachbarten schwebenden Gates 314 um 0,9λ entfernt, das schwebende Gate 314 besitzt eine Länge von ungefähr 3,5λ, die Fläche der Überlappung des schwebenden Gates 314 über dem Drainbereich 312 beträgt ungefähr 0,8λ², die Fläche der Überlappung des schwebenden Gates 314 über dem Kanalbereich beträgt ungefähr 0,7λ² und die Gesamtfläche des schwebenden Gates 314 beträgt ungefähr 3λ². Somit belegt die Zelle 310 ungefähr 8,6λ². Typischerweise wäre λ ungefähr gleich 1 µm für einen 4-Megabit-Flash-EEPROM, während die Oxid- und Nitriddikken wie oben angegeben für ein solches λ geeignet sind.
Die Funktionsweise der Zelle 310 ist ähnlich derjenigen der Zelle 10 und der Zelle 110, im Unterschied zu den Zellen 10 und 110 enthält jedoch die Zelle 310 keinen gemischten Transistor. In der Zelle 310 liegt das schwebende Gate 314 über der gesamten Kanalfläche 313 zwischen der Source 311 und dem Drain 312 und steuert diese. Die Auswahltransistoren, die in den Zellen 10 und 110 vorhanden sind, sind weggelassen worden. Die Schwellenspannung der Zelle 310 bei ungeladenem schwebenden Gate 314 ist auf ungefähr 0,75 Volt eingestellt. Die Information in der Zelle 310 wird durch die Tatsache gespeichert, ob die einzelne Zelle durch eine Steuergate-Spannung von 5 Volt eingeschaltet wird, wobei an den Drain 312 1 Volt und an die Source 311 0 Volt angelegt werden. Falls das schwebende Gate 314 eine negative Nettoladung besitzt, die ausreicht, um den Schwellenwert des Floating-Gate-Transistors auf mehr als 5 Volt anzuheben, reicht eine Steuergate-Spannung von 5 Volt nicht aus, um den Einzelzellentransistor einzuschalten, während dann, wenn das schwebende Gate 314 eine minimale Nettoladung besitzt, eine Steuergate-Spannung von 5 Volt den Transistor einschaltet.
Um eine Zeile von Zellen zu löschen, die die Zelle 310 enthält, legt ein Zeilendecodierer 317 an die das Steuergate 315 der ausgewählten Zeile enthaltende Wortleitung 316 einen Spannungsimpuls von ungefähr -11 Volt und an alle anderen Wortleitungen 316 ungefähr +5 Volt an. Der Spaltendecodierer 319 legt an alle Bitleitungen 318, die die Sources 311 enthalten, eine Spannung von ungefähr 5 Volt an und ermöglicht den die Drainbereiche 312 enthaltenden Bitleitungen 318 ein Schweben. Dadurch wird das Tunneln von Elektronen von den schwebenden Gates 314 längs der ausgewählten Wortleitung 316 durch das Tunneloxid-Fenster 327 zur Source 312 jeder Zelle in der Zeile ermöglicht, was eine Zeilenlöschung zur Folge hat. Selbstverständlich können sämtliche Zeilen gleichzeitig gelöscht werden, indern der Spannungsimpuls an sämtliche Wortleitungen angelegt wird.
Im Programmiermodus legt der Spaltendecodierer 319 an die die Source 311 der ausgewählten Zelle enthaltende Bitleitung 318 eine Spannung von ungefähr 18 Volt, an die die verbleibenden Sources 311 enthaltenden Bitleitungen 318 eine Spannung von ungefähr 7 Volt und an die den Drain 312 der ausgewählten Zelle enthaltende Bitleitung 318 eine Spannung von ungefähr o Volt an. Sämtliche Bitleitungen 318 einschließlich der verbleibenden Drains 312 können schweben. Ein Zeilendecodierer 317 legt an die das Steuergate 315 der ausgewählten Zelle enthaltende Wortleitung 316 einen Spannungsimpuls von ungefähr 18 Volt und an die anderen Wortleitungen 316 ungefähr 7 Volt an. Elektronen tunneln aus der ausgewählten Source 311 durch das Tunneloxid-Fenster 327 auf das schwebende Gate 314 der ausgewählten Zelle.
Die Zelle 310 kann in einer Weise gefertigt werden, die derjenigen der Zelle 10 im Verfahren des Standes der Technik ähnlich ist. In einem bevorzugten Fertigungsverfahren der Erfindung tritt jedoch im Verarbeitungsverfahren während der Bildung des Tunneloxid-Fensters 327 ein Hauptunterschied auf. Dieses Verfahren kann am besten mit Bezug auf die Fig. 8c-8d beschrieben werden. Wie in Fig. 8c gezeigt, wird auf der Oberfläche einer Substratschicht 321 eine Oxidschicht 328 abgelagert oder aufgewachsen. Dem folgt die Ablagerung einer Nitridschicht 329 auf der Oberseite der Oxidschicht 328. Die Nitridschicht 329 wird bemustert und geätzt, um eine aktive Vorrichtungsfläche 330 zu definieren, in der später der Sourcebereich 311, der Drainbereich 312 und ein Kanalbereich 313 der Zelle vorhanden sein werden.
Eine Bor-Implantation mit einer Dosis von ungefähr 8 10¹² cm&supmin;² wird ausgeführt, um (p)-Kanal-Sperrbereiche 331 zu erzeugen. Dann werden durch thermisches Aufwachsenlassen Isolieroxide 323 unter Verwendung eines lokalisierten Oxidationsprozesses bis zu einer Dicke von ungefähr 9000 Å erzeugt, indem das Substrat für mehrere Stunden einem Dampf mit ungefähr 900 ºC ausgesetzt wird, wobei irgendeine von mehreren herkömmlichen Techniken verwendet wird. Die Isolieroxide 323 wachsen unterhalb der Kanten der angrenzenden Nitridschichten 329, wodurch anstatt scharfer Übergänge Vogelschnäbel 332 erzeugt werden.
Wie in Fig. 8d gezeigt, sind die Nitridschicht 329 und die Oxidschicht 328 weggelassen. Eine (nicht gezeigte) Photolackschicht wird aufgebracht und bemustert, um als Implantationsmaske für eine Arsen-Implantation mit einer Dosis von ungefähr 6 10¹&sup4; cm² und mit einer Energie von ungefähr 130 keV zu wirken. Diese Implantation erzeugt den Sourcebereich 311 und den Drainbereich 312, die durch die Kanalfläche 313 beabstandet sind.
Nach der Implantation der Source 311 und des Drains 312 erfolgt ein weiterer thermischer Schritt, der mit Dampf bei 800 bis 900 ºC ausgeführt wird, um Feldoxide 322 unterschiedlich aufwachsen zu lassen. Die Oxide 322 wachsen bis zu einer Dicke von ungefähr 2500 bis 3500 Å. Gleichzeitig wird über dem Kanal eine dünnere Oxidschicht 333 gebildet, die eine Dicke von ungefähr 200 bis 300 Å besitzen kann. Oxidbereiche 322 wachsen mit einer schnelleren Rate als die dünne Oxidschicht 333, weil die Arsen-Störstellen in den Source- und Drainbereichen 311 bzw. 312 vorhanden sind. Die Bereiche 322 werden manchmal als unterschiedlich aufgewachsen bezeichnet, weil ihre Dicke eine positive Funktion der Menge der Arsen-Störstellen ist.
Wie weiterhin in Fig. 8e gezeigt, werden anschließend Tunneloxid-Fenster 327 im Oxid in den Übergangsbereichen 332 in der Nähe der Source 311 gebildet. Dies erfolgt durch Ätzen durch das Oxid über dem Übergangsbereich 332 bis zum Silicium unter Verwendung eines Photolacks als Maske und durch anschließendes erneutes Aufwachsenlassen dünnerer Tunneloxide 327, die eine Dicke von angenähert 100 Å besitzen. Gleichzeitig zu dieser Oxidation wächst die Oxidschicht 333 in Abhängigkeit von ihrer Dicke vor diesem Schritt auf angenähert 350 Å auf. Eine leichte Phosphorimplantation wird vorzugsweise durch das Tunneloxid 327 ausgeführt, um den Feldplatten-Durchbruch der Tunneldiode und die Operationen der Zelle zu verbessern. Die Breite des Tunneloxid-Fensters 327 kann durch Verändern der Länge der Zeit für die Ätzung durch Übergangsbereiche 332 gesteuert werden.
Das Verfahren zum Bilden des Tunneloxid-Fensters 327 verwendet den relativ dünnen "Kräusel"- oder Übergangsbereich zwischen dem dicken Isolieroxid 323 und dem unterschiedlich gewachsenen Feldoxid 322, um die Ätzung, die ein Fenster durch das Oxid öffnet, selbst auszurichten. Dadurch braucht die Photolackmaske nicht mehr kritisch ausgerichtet zu werden, um ein präzise definiertes Fenster zu erhalten.
Nach der Bildung der Tunneloxid-Fenster 327 wird die Verarbeitung in einer Weise, die der Fertigung der Zelle 10 ähnlich ist, fortgesetzt, wobei mit der Bildung und der Definition des Floating-Gate-Leiters 314 begonnen wird. Da die Einzelheiten dieser Verarbeitung im Zusammenhang mit der Fertigung der Zelle 10 im wesentlichen beschrieben worden sind, werden Einzelheiten hier nicht wiederholt.
Es können verschiedene Abwandlungen von den Vorrichtungen der bevorzugten Ausführungsform und von den Verfahren vorgenommen werden, während die Merkmale der vergrabenen Source- und Drainleitungen und der entfernten Substrat-Löschleitungen beibehalten werden, die eine planare Topographie und eine begrenzte Verwendung von Metalleitungen, eine große kapazitive Kopplung des schwebenden Gates mit dem Steuergate für einen Niederspannungsbetrieb und ein Kreuzungspunkt-Layout für hohe Packungsdichten mit einem gemischten Transistor sowie eine elektrische Programmierung und Löschung vorn schwebenden Gate aus Polysilicium zu einer darunterliegenden Diffusionsleitung schaffen. Beispielsweise könnten die Abmessungen und Formen der Zellen in der Weise verändert werden, daß die vergrabenen Leitungen und/oder die Wortleitungen anstatt gleichmäßig und geradlinig bauchig oder sinusförmig geformt sind, wobei die Wortleitungen Silicide besitzen, indem andere Halbleitermaterialien oder Substrate des Typs Silicium-auf-Isolator sowie die Isolatormaterialien verwendet werden.
Die Erfindung schafft die Vorteile einer hoher Packungsdichte und einer einfachen Fertigungsverarbeitung.

Claims

1. Elektrisch löschbare, elektrisch programmierbare Festspeicherzelle (310), die an einer Fläche einer Halbleiterschicht eines ersten Leitungstyps gebildet ist, enthaltend:

eine an der Fläche gebildete Source-Zone (311) eines dem ersten Leitungstyp entgegengesetzten zweiten Leitungstyps;

eine an der Fläche gebildete Drain-Zone (312) des zweiten Leitungstyps, die um eine Kanal-Zone (313) im Abstand von der Source-Zone liegt;

ein angrenzend an die Source-Zone gebildetes Tunnel-Oxid- Fenster (327);

einen Floating-Gate-Leiter (314), der isolierend in der gesamten Länge der Kanal-Zone und im Anschluß an das Tunnel- Oxid-Fenster gebildet ist;

eine die Source- und Drain-Zone von dem Floating-Gate-Leiter trennende Isolationszone (322, 323); und

einen Steuer-Gate-Leiter (315, 316), der isolierend neben und über dem Floating-Gate-Leiter angeordnet ist;

dadurch gekennzeichnet, daß sich der Floating-Gate-Leiter wenigstens über die gesamte Fläche der Source-, der Kanal- und der Drain-Zone erstreckt.

2. Speicherzelle nach Anspruch 1, bei welcher die Isolationszone enthält:

unterschiedlich aufgewachsene Isolationszonen (322), die über den jeweiligen Source-Drain-Zonen liegen; und

dicke Isolationszonen (323) angrenzend an die Source- und Drain-Zonen, wobei die dicken Isolationszonen entfernt von dem Kanalbereich liegen.

3. Speicherzelle nach Anspruch 2, bei welcher die unterschiedlich aufgewachsenen Isolationszonen und die dicken Isolationszonen aus Oxid gebildet sind.

4. Speicherzelle nach Anspruch 3, bei welcher das Tunnel- Oxid-Fenster zwischen der unterschiedlich aufgewachsenen Oxid-Zone über der Source-Zone und der dicken Isolationszone angrenzend an die Source-Zone gebildet ist.

5. Speicherzelle nach einem der Ansprüche 2 bis 4, bei welcher sich die Floating-Gate-Zone über die unterschiedlich aufgewachsenen Isolationszonen über der Source- und Drain- Zone erstreckt.

6. Speicherzelle nach einem der Ansprüche 2 bis 5, bei welcher sich die Floating-Gate-Zone über wenigstens Teile der dicken Isolationszonen angrenzend an die Source- und die Drain-Zone erstreckt.

7. Matrix aus elektrisch löschbaren, elektrisch programmierbaren Festspeicherzellen (310), wobei jede Speicherzelle gemäß einem vorhergehenden Anspruch ausgebildet ist, wobei die Zellen in Spalten und in einem Winkel zu den Spalten verlaufenden Zeilen an der Fläche einer Halbleiterschicht eines ersten Leitungstyps gebildet sind, wobei die Matrix enthält: für jede Spalte eine eine erste Bitleitung bildende längliche Drain-Zone (312) eines dem ersten Leitungstyp entgegengesetzten zweiten Leitungstyps;

für jede Spalte eine längliche Source-Zone (311) des zweiten Leitungstyps, wobei die Source-Zone eine zweite Bitleitung bildet, die im wesentlichen parallel zu der ersten Bitleitung verläuft und durch eine längliche Kanalzone (313) von dieser beabstandet verläuft, wobei ein Teil der Kanalzone jeder Zelle in der Spalte zugeordnet ist;

für jede Zelle ein an die Source-Zone angrenzendes Tunnel- Oxid-Fenster (327);

für jede Zelle eine Floating-Gate-Zone (314), die isolierend angrenzend an die gesamte Länge der Kanal-Zone und im Anschluß an das Tunnel-Oxid-Fenster liegt; und

für jede Zeile eine Steuer-Gate-Zone (315, 316), die isolierend angrenzend an die Floating-Gate-Zonen in der Zeile liegen;

dadurch gekennzeichnet, daß sich die Floating-Gate-Zone in jeder der Speicherzellen wenigstens über die gesamte Fläche der Source-Zone, der Kanal-Zone und der Drain-Zone erstreckt.

8. Verfahren zum Herstellen einer elektrisch löschbaren, elektrisch programmierbaren Festspeicherzelle gemäß den Ansprüchen 1 bis 6, enthaltend die Schritte:

Bilden erster und zweiter, im Abstand voneinander liegender dicker isolierender Oxid-Zonen (323) mit allmählichen Übergängen;

selektives Dotieren der Halbleiterschicht mit einem Dotierstoff eines dem ersten Leitungstyp entgegengesetzten zweiten Leitungstyps zur Erzeugung einer Drain-Zone (312) angrenzend an eine Isolationsoxidzone und eine Source-Zone (311) neben der anderen dicken Isolationsoxidzone, wobei die Source- und Drain-Zonen durch eine Kanal-Zone (313) voneinander getrennt sind;

unterschiedliches Aufwachsen von Oxiden (322) über der Source-Zone und der Drain-Zone abhängig von der Konzentration des Dotierstoffs des zweiten Leitungstyps, wobei die unterschiedlich aufgewachsenen Oxide die allmählichen Übergänge der angrenzenden dicken Isolationsoxidzonen zur Bildung eines dünnen Übergangsbereichs (327) treffen;

Öffnen eines Fensters (327) in dem Übergangsbereich zwischen dem unterschiedlich aufgewachsenen Oxid neben der Source- Zone;

Bilden eines dünnen Tunnel-Oxids in dem Fenster;

Bilden eines Floating-Gate-Leiters (314), der über dem Tunnel-Oxid liegt und sich isolierend neben der gesamten Länge der Kanal-Zone befindet; und

Bilden eines Steuer-Gate-Leiters (315, 316), der isolierend über dem Floating-Gate-Leiter liegt,

dadurch gekennzeichnet, daß das Bilden des Floating-Gate- Leiters das Bilden des Leiters über wenigstens der gesamten Fläche der Source-Zone, der Kanal-Zone und der Drain-Zone umfaßt.

9. Verfahren nach Anspruch 8, bei welchem das Öffnen des Fensters die folgenden Schritte umfaßt:

Maskieren der gesamten Fläche der Halbleiterschicht mit Ausnahme eines ausgewählten Abschnitts des dünnen Übergangsbereichs; und

Durchführen einer Ätzung durch den dünnen Übergangsbereich.

10. Verfahren nach Anspruch 8 oder Anspruch 9, bei welchem das Bilden des dünnen Tunnel-Oxids umfaßt:

Bilden einer Nitridschicht (329), die die aktive Fläche (330) der Zelle bedeckt;

Bilden der Isolationszonen durch einen thermischen Oxidationsprozeß in Bereichen angrenzend an die aktive Fläche der Zelle;

Entfernen der Nitridschicht;

Bilden einer Implantierungsmaske, die die Source- und Drain- Zonen bildet; und

Bilden der Source- und Drain-Zonen durch einen thermischen Oxidationsprozeß.