DE69810096T2

DE69810096T2 - Nichtflüchtiger speicher

Info

Publication number: DE69810096T2
Application number: DE69810096T
Authority: DE
Inventors: Ting-Wah Wong
Original assignee: Programmable Silicon Solutions
Current assignee: Programmable Silicon Solutions
Priority date: 1997-04-11
Filing date: 1998-04-06
Publication date: 2003-07-24
Anticipated expiration: 2018-04-07
Also published as: EP0974146A1; JPH10335502A; CN1252155A; EP1235226A2; US5926418A; EP0974146B1; US5896315A; US6277689B1; EP1244112A2; TW434895B; WO1998047150A1; CA2286193C; KR20010006137A; DE69810096D1; EP1244111A2; CA2286193A1; US5872732A

Description

Technischer Hintergrund der Erfindung

Die Erfindung betrifft allgemein nichtflüchtige Speicher und insbesondere elektrisch löschbare nichtflüchtige Speicher.
Nichtflüchtige Speicherzellen sind vorteilhaft, da sie aufgezeichnete Informationen auch dann bewahren, wenn die Stromversorgung des Speichers abgeschaltet wird. Es gibt mehrere unterschiedliche Typen von nichtflüchtigen Speichern, zu denen löschbare programmierbare Festwertspeicher (EFROMs), elektrisch löschbare und programmierbare Festwertspeicher (EE- PROMs) und sofort neu programmierbare bzw. Flash-EEPROM- Speicher gehören. EPROMs sind durch Lichteinwirkung löschbar, aber durch Kanal-Elektronen-Injektion auf ein schwebendes oder floating Gate elektrisch programmierbar. Herkömmliche EEPROMs weisen die gleiche Programmierungsfunktionalität auf, aber statt durch Licht löschbar zu sein, können sie durch Elektronendurchtunnelung gelöscht und programmiert werden. So können Informationen in diesen Speichern abgelegt und bei abgeschalteter Stromversorgung bewahrt werden, und die Speicher können nötigenfalls unter Anwendung geeigneter Verfahren zur Neuprogrammierung gelöscht werden. Flash-EEPROMs werden blockweise gelöscht, wodurch sie typischerweise bessere Lesezugriffszeiten als herkömmliche EEPROMs aufweisen.
Gegenwärtig haben Flash-Speicher eine beträchtliche Popularität erlangt. Zum Beispiel werden Flash-Speicher oft zur Bereitstellung eines chipintegrierten Speichers für Mikrocontroller, Modems und SMART-Karten und dergleichen genutzt, wo es wünschenswert ist, Codes zu speichern, die eine schnelle Aktualisierung erfordern.
Flash-Speicher und EEPROMs sind zwar eng miteinander verwandt, aber in vielen Fällen werden Flash-Speicher bevorzugt, da ihre kleinere Zellengröße bedeutet, daß sie wirtschaftlicher herzustellen sind. Flash-Speicher und EEPROMs haben jedoch oft sehr ähnliche Zelleneigenschaften.
Nichtflüchtige Speicherzellen unterscheiden sich in gewissen Punkten von den Transistoren, die allgemein in den als Logikbausteinen bezeichneten elektronischen Bauelementen, wie z. B. in Mikrocontrollern, die mit den Speicherzellen arbeiten, eingesetzt werden. Logikbausteine bestehen aus Transistoren, die einzelne Gateelektroden verwenden. Nichtflüchtige Speicher weisen gewöhnlich zwei Gateelektroden auf, die als Steuergate- bzw. floatende Gateelektrode bekannt sind und übereinander liegen. Wegen dieses Konstruktionsunterschieds werden nichtflüchtige Speicher und Logikbausteine unter Umständen nach verschiedenen Verfahren hergestellt. Dies kann zu einer erheblichen Steigerung der Komplexität des Verfahrens und der Fertigungskosten beitragen.
Besonders bei einem EEPROM erfordert das elektrische Programmieren der Zellen normalerweise das Anlegen beträchtlicher Potentiale an die Zellen. Diese Potentiale lösen eine Elektronendurchtunnelung von einem N&spplus;-Bereich zum floatenden Gate aus. Eine zusätzliche Komplexität kann durch die Notwendigkeit entstehen, wesentlich höhere Spannungen an Speicherzellen anzulegen, als sie für den normalen Transistorbetrieb benötigt werden.
Die Industrie hat zwar inzwischen die Notwendigkeit getrennter Verfahrenstechnologien für Logik- und nichtflüchtige Speicher akzeptiert, und die Leute in der Industrie haben auch erkannt, daß zum Programmieren von EEPROMs beträchtliche Spannungen und zum Programmieren von Flash-EEPROMs beträchtliche Stromstärken benötigt werden, aber es gäbe noch einen erheblichen Bedarf für einen nichtflüchtigen Speicher, der elektrisch sowohl löschbar als auch programmierbar wäre, ohne spezielle Verfahrenstechnologien oder relativ höhere Programmierungsspannungen und höhere Ströme zu benötigen.
Ferner erfordert bei den herkömmlichen Flash-EEPROMs die elektrische Programmierung der Zellen normalerweise das Anlegen einer hohen Stromstärke an die Zellen. Ein vergleichsweise winziger Anteil dieses Elektronenstroms wird vom Drain- Verarmungsgebiet bzw. Drain-Depletion auf das floatende Gate injiziert. Daher ist der Injektionswirkungsgrad (z. B. 10&supmin;&sup6; bis 10&supmin;&sup9;) relativ niedrig. Die Hochstrombedingung erhöht die Komplexität wegen der Konstruktion der bei niedriger Spannung betriebenen Hochstrompumpe.
US-A-5 301 150 betrifft eine elektrisch programmierbare und elektrisch löschbare Festwertspeicherzelle mit einer einzelnen. Polysiliciumschicht. Die Zelle nutzt einen N-Wannen- Inversionskondensator, der in einem Halbleitersubstrat als Steuergate ausgebildet ist. Eine Platte bzw. ein Belag des Kondensators ist aus der gleichen Polysiliciumschicht wie das floatende Gate des Speicherbausteins ausgebildet. Die Speicherzelle kann einen Ansteuertransistor aufweisen, der zum Programmieren und als Schutz gegen übermäßiges Löschen in einem EEPROM-Baustein vom Flash-Typ verwendet werden kann.

Zusammenfassung der Erfindung

Gemäß der vorliegenden Erfindung weist ein Verfahren zur Programmierung einer Speicherzelle den Schritt zum Einbetten einer P-Wanne in eine N-Wanne und zum Erzeugen von Substratelektronen in der P-Wanne mit Hilfe eines Bipolartransistors auf. Substratelektronen werden durch das elektrische Feld unter dem Kanal beschleunigt und auf das floatende Gate der Speicherzelle injiziert. Diese beschleunigten Elektronen werden als "heiße" Substratelektronen bezeichnet.
Ein elektrisch löschbarer und programmierbarer Festwertspeicher weist eine Lese- bzw. Abtastzelle mit einer floatenden Gateelektrode, einem Kanal, einer Source- und einer Drain-Elektrode auf. Ein Bipolartransistor ist so angepaßt, daß er Elektronen zur Programmierung der floatenden Gateelektrode durch Injektion heißer Substratelektronen durch das Kanalverarmungsgebiet auf die floatende Gateelektrode zuführt. Der Bipolartransistor ist so angeordnet, daß sein Kollektor auch das vorgespannte Verarmungsgebiet des Kanals der Abtastzelle ist.
Ein nichtflüchtiger Speicher weist eine Halbleiterschicht von einem ersten Leitfähigkeitstyp auf. In der Halbleiterschicht wird eine erste Wanne von einem zweiten Leitfähigkeitstyp ausgebildet, der dem ersten Leitfähigkeitstyp entgegengesetzt ist. Die erste Wanne ist eine N-Wanne, die auf ein gleiches oder stärker positives Potential als Vss vorgespannt ist. In die erste Wanne ist eine zweite Wanne des ersten Leitfähigkeitstyps eingebettet. Die zweite Wanne ist eine negativ vorgespannte P-Wanne. In der zweiten Wanne ist eine Speicherzelle ausgebildet. Die Zelle weist ein floatendes Gate, eine Source- und eine Drain-Elektrode auf. Die Source- und die Drain-Elektrode sind vom zweiten Leitfähigkeitstyp.
Eine Speicherzelle weist eine Halbleiterschicht mit einer N-Wanne auf. In die N-Wanne ist eine P-Wanne eingebettet. Der Abtasttransistor weist ein floatendes Gate und einen Bipolartransistor auf, der so eingerichtet ist, daß er Elektronen in das Substrat injiziert. Die injizierten (Pump-) Elektronen können durch das elektrische Feld unter dem Abtasttransistorkanal beschleunigt werden und werden auf das floatende Gate injiziert.
Nach einer bevorzugten Ausführungsform der vorliegenden Erfindung weist ein Verfahren zur Programmierung einer Speicherzelle einen Schritt zum Abschalten des Ansteuertransistors auf. Durch Injektion heißer Substratladungsträger wird eine Injektion von Ladungsträgern auf das floatende Gate veranlaßt.
Ein Verfahren zur Ausbildung einer Speicherzelle weist den Schritt zur Ausbildung eines floatenden Gates über einem Kanal in einem Substrat auf. In dem vom Kanal beabstandeten Substrat wird unter dem floatenden Gate und sich darunter erstreckend ein Diffusionsbereich ausgebildet. Für die Zelle werden eine Source- und eine Drainelektrode ausgebildet, die im wesentlichen quer zur Länge des floatenden Gates angeordnet sind.
Ein nichtflüchtiger Speicher weist einen Abtasttransistor mit einem floatenden Gate auf. An einem Ende des floatenden Gates ist ein Kopplungskondensator ausgebildet. Der Kopplungskondensator ist so eingerichtet, daß er das Potential des floatenden Gates steuert. Das floatende Gate weist keine darüberliegende Steuergateelektrode auf. An einem anderen Ende des floatenden Gates ist ein Durchtunnelungskondensator ausgebildet. Der Durchtunnelungskondensator bildet einen Weg für Elektronen, die aus dem floatenden Gate zu entfernen sind. Er wirkt außerdem als Teil eines Ladungsinjektors für die Zufuhr von Elektronen zum Kanalgebiet unter dem Abtasttransistor. Der Durchtunnelungskondensator weist einen Übergang auf, der den Emitter eines lateralen Bipolartransistors bildet, wobei das vorgespannte Verarmungsgebiet des Abtasttransistorkanals unter dem floatenden Gate als Kollektor des lateralen Bipolartransistors wirkt.

Kurze Beschreibung der Zeichnungen

Fig. 1 zeigt eine Schemazeichnung einer Ausführungsform;
Fig. 2 zeigt eine Draufsicht, die das Layout einer Halbleiter-Ausführung der in Fig. 1 dargestellten Ausführungsform darstellt;
Fig. 3 zeigt einen Schnitt, der im allgemeinen entlang der Linie 3-3 in Fig. 2 ausgeführt ist;
Fig. 4 zeigt einen Schnitt, der im allgemeinen entlang der Linie 4-4 in Fig. 2 ausgeführt ist; und
Fig. 5 zeigt eine Schemazeichnung einer Matrixkonfiguration für die in Fig. 1 dargestellte Zelle.

Beschreibung der bevorzugten Ausführungsform

Wie aus den Zeichnungen erkennbar, in denen überall in den verschiedenen Ansichten für gleiche Teile gleiche Bezugszeichen verwendet werden, weist eine in Fig. 1 dargestellte Speicherzelle 10 einen Durchtunnelungskondensator 18, einen Abtasttransistor 12, einen Ansteuertransistor 16 und einen Kopplungskondensator 14 auf. Diese Struktur wird vorteilhaft auf einer Halbleiterschicht realisiert, auf der sich ein elektrisch isoliertes floatendes Gate 22 befindet.
Der Durchtunnelungskondensator 18 wird durch den Flash- Knoten 24 gesteuert, und der Kopplungskondensator 14 wird durch den Steuerknoten 28 gesteuert. Die Drain-Elektrode 29 des Abtasttransistors 12 ist mit dem Drain-Knoten 26 verbunden, und die Source-Elektrode 31 des Ansteuertransistors 16 ist mit dem Source-Knoten 30 verbunden. Die Gate-Elektrode 33 des Ansteuertransistors 16 ist mit dem Ansteuerknoten 32 verbunden.
Ein Layout bzw. Strukturentwurf der Zelle 10, der in Fig. 2 dargestellt ist, weist den Flash-Knoten 24, der als Kontakt realisiert ist, und einen Diffusionsbereich 25 auf, der typischerweise ein N-leitender Diffusionsbereich ist. Das floatende Gate 22 erstreckt sich über den Diffusionsbereich 25, um den Durchtunnelungskondensator 18 zu definieren. Entsprechend erstreckt sich das floatende Gate 22 über den Diffusionsbereich 27, um den Kopplungskondensator 14 zu definieren.
Der Steuerknoten 28 für den Kopplungskondensator 14 kann durch einen Kontakt realisiert werden, wie in Fig. 2 dargestellt. Der Drain-Knoten 26 kann einen Kontakt aufweisen, wie in Fig. 2 dargestellt, der mit einem Diffusionsbereich 29 verbunden ist. Der Source-Knoten 30 kann durch einen Kontakt realisiert werden, wie dargestellt. Die Source-Elektrode des Abtasttransistors 12 und die Drain-Elektrode des Ansteuertransistors 16 sind zusammengeschaltet, wie bei 20 in Fig. 2 angedeutet. Die Gate-Elektrode des Ansteuertransistors 16 ist als leitfähige Schicht 33 ausgebildet, die mit einem Kontakt (nicht dargestellt) verbunden ist. Ein einziges Paar aus einem Source-Kontakt 30 und einem Drain-Kontakt 26 bildet zwei Transistoren mit getrennten Gates 22 und 33.
Die Beziehung zwischen den Abtasttransistor 12 und dem Ansteuertransistor 16 ist in Fig. 3 dargestellt. Das floatende Gate 22 bildet das Gate eines Transistors mit einer Drain- Elektrode 29 und einem gemeinsamen Übergang 20. Entsprechend steuert das Gate 33 die Leitung zwischen der Source-Elektrode 31 und dem gemeinsamen Übergang 20. Der Abtasttransistor 12 weist einen Kanal 47 auf, während der Ansteuertransistor 16 einen Kanal 35 aufweist. In der dargestellten Ausführungsform bestehen die Kanäle 47 und 35 aus P-leitendem Halbleitermaterial und sind Teil einer P-Wanne 34. Die P-Wanne 34 ist ihrerseits in einer N-Wanne 36 ausgebildet. Schließlich ist die N- Wanne 36 in einem P-leitenden Substrat 38 ausgebildet. Die P- Wanne kann negativ vorgespannt sein, wie bei 70 angedeutet, und die N-Wanne 36 kann positiv vorgespannt sein, wie bei 72 angedeutet. Die N-Wanne 36 kann auf ein gleiches oder stärker positives Potential als Vss vorgespannt sein.
Unter Bezugnahme auf Fig. 4 kann die Konfiguration des floatenden Gates 22 in Verbindung mit dem Durchtunnelungskondensator 18 und dem Kopplungskondensator 14 erläutert werden. Das floatende Gate 22 erstreckt sich über ein Paar Feldoxid- Bereiche 50, die im allgemeinen parallel zur Source-Drain- Richtung des Abtasttransistors 12 und des Ansteuertransistors 16 liegen. An einem Ende in Fig. 4 bildet das floatende Gate 22 durch seine Wechselwirkung mit dem darunterliegenden Bereich 25, der ein N&spplus;-Diffusionsbereich sein kann, den Durchtunnelungskondensator 18. Ein Tunneloxid 42 trennt das floatende Gate 22 vom Diffusionsbereich 25. Entsprechend trennt das, Gateoxid 40 das floatende Gate 22 von dem Kanal 47. Schließlich wird das floatende Gate 22 durch das Oxid 51 vom Diffusionsbereich 27 des Kopplungskondensators 14 getrennt. Daher ist das floatende Gate 22 Teil des Abtasttransistors 12 und der Kondensatoren 14 und 18.
Die Zelle 10 läßt sich als ein Flash-EEPROM beschreiben, der eine hocheffiziente Injektion heißer Substratelektronen für die Programmierung und den Fowler-Nordheim-Tunneleffekt zum Löschen nutzt. Der Prozeß der Injektion heißer Substratelektronen ist gut beschrieben in T. H. Ning, C. M. Osburn und H. W. Yu, "Emission Probability of Hot Electrons from Silicon into Silicon Dioxide" (Emissionswahrscheinlichkeit heißer Elektronen aus Silicium in Siliciumdioxid), J. Appl. Phys., Bd. 48, S. 286 (1977); Boaz Eitan, James L. McCreary, Daniel Amrany, Joseph Shappir, "Substrate Hot-electron Injection EPROM" (EPROM mit Injektion heißer Substratelektronen), IEEE Transactions on Electron Devices, Bd. ED-31, Nr. 7, S. 934 (Juli 1984); I. C. Chen, C. Kaya und J. Paterson, "Bandto-Band Tunneling Induced Substrate Hot-electron (BBISHE) Injection: A new Programming Mechanism for Nonvolatile Memory Devices" (Injektion von durch Band-Band-Durchtunnelung induzierten heißen Substratelektronen (BBISHE): Ein neuer Programmierungsmechanismus für nichtflüchtige Speicherbausteine), IEDM (1989), S. 263; und C. Y. Hu, D. L. Kencke, S. K. Benerjee, "Substrate-current-induced Hot Electron (SCIHE) Injection: A New Convergence Scheme for FLASH Memory" (Injektion von substratstrom-induzierten heißen Elektronen (SCIHE): Ein neues Konvergenzschema für FLASH-Speicher), IEDM (1995), S. 283. Jeder dieser Artikel wird hiermit ausdrücklich durch Verweis einbezogen.
Die Programmierung wird durch Injektion von heißen Substratelektronen mit hohem Wirkungsgrad erreicht. Wie in Fig. 4 erkennbar, werden bei 60 angedeutete Substratelektronen erzeugt, indem der Diffusionsbereich 25, der vom Abtasttransistor 12 durch das Feldoxid 50a getrennt ist, in Durchlaßrichtung vorgespannt wird. Einige von den Substratelektronen 60 diffundieren durch den Bereich unterhalb des Feldoxids 50a zum Kanalbereich 47 unterhalb des Abtasttransistors 12. Für Zellen, die programmiert werden müssen, wird der Kanalbereich 47 so vorgespannt, daß ein Verarmungsgebiet 48 entsteht. Wenn ein Elektron in das Verarmungsgebiet 48 gelangt, wird es durch ein elektrisches Feld Vcs, das gleich der Differenz zwischen dem Potential des Kanals 47 (Potential des Oberflächeninversionsbereichs) und dem Potential der P-Wanne 34 ist. Einige von diesen Elektronen erlangen eine ausreichende Energie, die das effektive Oxid-Sperrschichthöhenpotential übersteigt, und werden auf das floatende Gate 22 injiziert. Für Zellen, die nicht programmiert werden sollen, ist die Potentialdifferenz zwischen Kanal und P-Wanne kleiner als die effektive Oxid- Sperrschichthöhe. In einem solchen Fall erreichen die Elektronen keine ausreichende Energie, um die Sperrschichthöhe zu überwinden, und werden nicht auf das floatende Gate 22 injiziert.
Der Diffusionsbereich 25, der P-Bereich unter dem Feldoxid 50a und das vorgespannte Verarmungsgebiet 48 unter dem Abtasttransistor 12 bilden einen lateralen Bipolartransistor 62. Der Bipolartransistor 62 wirkt als Ladungsinjektor, der Substratelektronen aus dem Diffusionsbereich 25 auf das floatende Gate 22 injiziert. Mit dem Diffusionsbereich 25 als Emitter und dem P-Bereich unter dem Feldoxid 50a als Basis ist der Kollektor das Verarmungsgebiet 48. Das Verarmungsgebiet 48 wird durch die N&spplus;-Source-Elektrode 20 und die N&spplus;-Drain- Elektrode 29 sowie das Potential der P-Wanne 34 gesteuert. Da der Kanalbereich 47 während der Programmierung als Kanal zum Lesen des Abtasttransistors 12 und als Kollektor des Bipolartransistors 62 wirkt, wird ein kompaktes Zellen-Layout erreicht.
Der Wirkungsgrad der Injektion heißer Substratelektronen ist eine Funktion von einer Reihe charakteristischer Eigenschaften. Betrachtet man das Verarmungsgebiet 48, dann werden Elektronen durch Gitterphononenstreuung am Verarmungsgebiet 48 mit einer gewissen freien Elektronenweglänge gestreut. Einige von diesen Elektronen, die keine starke Streuung erfahren, erlangen eine ausreichende Energie, um die effektive Sperrschichthöhe zu überwinden, und werden auf das floatende Gate 22 injiziert. Einige Elektronen erlangen weniger Energie als die effektive Sperrschichthöhe und werden nicht auf das floatende Gate 22 injiziert. Der Injektionswirkungsgrad ist stark von den Dotierungskonzentrationen und der Potentialdifferenz Vcs zwischen Kanal und P-Wanne abhängig.
Da die Zelle 10 in einer P-Wanne 34 liegt, die in eine N-Wanne 36 eingebettet ist, wird während der Programmierung durch Anheben des Diffusionsbereichs 27 auf Vpp, das 7 bis 14 Volt betragen kann, das floatende Gate 22 über den Kopplungskondensator 14 kapazitiv an eine höhere Spannung gekoppelt. Die Spannung, die das floatende Gate 22 erreicht, ist eine Funktion von der Summe der am floatenden Gate anliegenden Spannung, wenn beide Knoten 24 und 28 an Masse liegen, und des Kopplungsverhältnisses, multipliziert mit der Spannung am Knoten 28. Das Kopplungsverhältnis ist in erster Näherung gleich der Kapazität des Kondensators 14, geteilt durch die Summe der Kapazitäten des Kopplungskondensators 14, des Durchtunnelungskondensators 18 und die Kapazität zwischen dem floatenden Gate 22 und dem Kanalbereich 47.
Wenn der Ansteuertransistor 16 gesperrt ist, kann das Potential der Drain-Elektrode 29 des Abtasttransistors zwangsweise an das Speisepotential Vcc angenähert oder auf einen höheren Wert gelegt werden. Da der Ansteuertransistor 16 gesperrt ist, folgt das Potential der Source-Elektrode 20 dem Potential des Kanals 47. Das Potential des Kanals 47 ist das · Potential des Oberflächeninversionsbereichs des Kanalbereichs. Wenn das Potential des floatenden Gates 22 um eine Schwellenspannung des Abtasttransistors 12 höher ist als das Potential der Drain-Elektrode 29, dann ist das Kanalpotential gleich dem Potential der Drain-Elektrode. Wenn andererseits das Potential des floatenden Gates 22 kleiner ist als die Summe aus dem Potential der Drain-Elektrode 29 und der Schwellenspannung des Abtasttransistors 12, dann ist das Kanalpotential die Differenz zwischen der Spannung des floatenden Gates 22 und der Schwellenspannung des Abtasttransistors 12.
Das Wannenpotential ist die an der P-Wanne 34 anliegende Spannung 70. Da die P-Wanne in eine N-Wanne 36 eingebettet ist und die N-Wanne an einer Spannung 72 liegt, die annähernd gleich Vss oder höher ist, kann das Potential Vp der P-Wanne negativ vorgespannt sein, typischerweise um minus ein bis minus zwei Volt. Außerdem ist es gewöhnlich kleiner als die effektive Oxidsperrschichthöhe, um ein etwaiges Potentialstörungsproblem zu vermeiden.
Die Potentialdifferenz zwischen dem Kanalbereich 47 und dem Potential (Vp) 70 der P-Wanne 34 ist die an dem Verarmungsgebiet 48 anliegende Spannung. Für zu programmierende Zellen wird die Spannung an der Drain-Elektrode 29 erhöht, typischerweise auf einen Wert nahe Vcc. Im Kanal 47 unterhalb des Abtasttransistors 12 wird ein Verarmungsgebiet 48 mit einem Spannungsabfall ausgebildet, der gleich dem Kanalpotential abzüglich des Potentials 70 der P-Wanne ist.
Für diejenigen Zellen, die nicht programmiert werden sollen, wird die Spannung an der Drain-Elektrode 29 auf null Volt gesetzt. Der Spannungsabfall am Verarmungsgebiet 48 ist dann gleich dem Absolutwert von Vp, d. h. typischerweise niedriger als die effektive Oxidsperrschichthöhe.
Das Löschen der Zelle 10 wird durch Fowler-Nordheimsche Durchtunnelung vom floatenden Gate 22 zum Knoten 24 erreicht. Der Knoten 24 wird daher als Flash-Knoten bezeichnet. Während des Löschens ist das floatende Gate 22 über den Kondensator 14 kapazitiv mit einem Potential nahe dem Massepotential gekoppelt, indem der Diffusionsbereich 27 zwangsweise an Masse gelegt wird. Was den Diffusionsbereich 25 betrifft, so wird er auf ein positives Potential (Vpp) von 7 bis 14 Volt aufgeladen. Die am Kondensator 18 anliegende Spannung ist die Differenz zwischen dem Potential des floatenden Gates 22 und dem Potential des Diffusionsbereichs 25. Wenn die Differenz 8 bis 10 Volt übersteigt, wird ein ausreichender Tunnelstrom erzeugt, und das floatende Gate 22 kann in den Zeitrahmen von wenigen Millisekunden bis zu einigen Sekunden, in Abhängigkeit von der Dicke des Tunneloxids 42, auf ein negatives Potential gelöscht werden.
Das Lesen des Programmierzustands der Zelle 10 kann wie folgt ausgeführt werden. Für die gewählte Zeile wird das floatende Gate 22 kapazitiv an ein höheres Potential gekoppelt, indem dem Diffusionsbereich 27 ein Potential von 1,8 bis 5 Volt eingeprägt wird. Das floatende Gate 22 wird an ein Potential Vfg gekoppelt, das sich als Summe aus dem Potential des floatenden Gates, wenn beide Knoten 24 und 26 auf Massepotential gehalten werden, und dem Potential des Steuerknotens 28, multipliziert mit dem Kopplungsverhältnis, berechnen läßt.
Das Potential der Drain-Elektrode 29 während des Lesens ist auf eine Spannung von weniger als 2 Volt begrenzt. Dadurch soll eine etwaige Störung des Lesevorgangs vermieden werden.
Zum Lesen der angesteuerten Zelle wird der Ansteuerknoten 32 an Vcc gelegt, und der Source-Knoten 30 wird an Masse gelegt. Die nicht angesteuerten Gates 33 und die Knoten 28, 30 und 32 werden auch an Masse gelegt. Die nicht angesteuerte Spalte 26 wird gleichfalls an Masse gelegt.
Wenn diese Potentiale an die angesteuerte Zelle angelegt werden, fließt ein Strom durch den Abtasttransistor 12. Dieser Strom wird dann in einen Stromabtastverstärker (nicht dargestellt) eingespeist. Wenn die Spannung an dem floatenden Gate 22 größer als die Schwellenspannung am Abtasttransistor 12 ist und ein stärkerer Strom fließt, der vielleicht größer als 20 uA ist, dann wird der Zellenzustand als leitender bzw. Durchlaßzustand erfaßt. Wenn das Potential des floatenden Gates niedriger als die Schwellenspannung ist, dann fließt ein niedrigerer Strom, z. B. von weniger als 1 uA, und es wird ein nichtleitender bzw. Sperrzustand erfaßt.
Ein erfaßter Durchlaßzustand kann als Eins-Zustand bezeichnet werden. Ein Sperrzustand kann als Null-Zustand bezeichnet werden.
Die Funktionsweise der Zelle beim Programmieren, Lesen und Löschen für eine typische Ausführungsform ist in dem folgenden Beispiel zusammengefasst: Funktionsweise der Zelle
*0 steht für nicht angesteuerte Spalte
Vs ist die Knotenspannung, die durch den Injektionsstrompegel eingestellt wird, der von einigen Nanoampere bis zu einigen -zig Mikroampere reicht, in Abhängigkeit von der erforderlichen Programmiergeschwindigkeit bzw. Programmierzeit. Typischerweise beträgt diese einige -zig Millisekunden bis -zig Mikrosekunden. Vbias ist die Vorspannung an der P-Wanne 34, die gleich Vss sein kann oder zwangsweise auf -1 bis -2 Volt gelegt werden kann, um den Wirkungsgrad der Injektion zu erhöhen. Eine geeignete chipintegrierte Schaltung zum Erzeugen von zwei negativen Vorspannungspotentialen, eines Potentials zum Vorspannen des Diffusionsbereichs 31 und des anderen zum negativen Vorspannen der P-Wanne 34, ist zu finden in L. A. Glasser und D. W. Dobberpuhl, "The Design and Analysis of VLSI-Circuits" (Entwurf und Analyse von höchstintegrierten Schaltkreisen) (Dez. 1985), veröffentlicht von Addison-Wesley, S. 301-329, hier ausdrücklich durch Verweis einbezogen. Vss ist das externe Massepotential.
Die Zelle 10 kann zwar als Einzelelement verwendet werden, wie in Fig. 1 dargestellt, kann aber auch als Matrix geschaltet werden, wie in Fig. 5 dargestellt. In der Matrix sind mehrere Zellen 10, 10a, 10b, 10c, 10d und 10e abgebildet. Der Flash-Knoten 24 wird gebildet, indem alle Flash-Knoten von Zellen in der gleichen Zeile zu einem einzigen Knoten zusammengeschaltet werden. Dadurch können alle Zellen in der gleichen Zeile gleichzeitig gelöscht und programmiert werden.
Der Steuerknoten 28 wird ausgebildet, indem alle Steuerknoten der einzelnen Zellen in der gleichen Zeile zu einem Knoten zusammengeschaltet werden. Dadurch läßt sich das floatende Gate 22 für alle Zellen in der gleichen Zeile während des Programmierens gleichzeitig auf ein relativ hohes Potential (Vpp), wie z. B. 7-14 Volt, und während des Lesens auf einen Wert nahe Vcc anheben. Alle Zellen in der gleichen Zeile (die Bytebreite oder Seitenbreite haben kann) können dann zusammen programmiert werden.
Der Source-Knoten 36 wird ausgebildet, indem die Source-Leitungen für alle Zellen in der gleichen Reihe zusammengeschaltet werden. Entsprechend kann der Ansteuergate-Knoten 32 ausgebildet werden, indem alle Zellen der gleichen Zeile zu einem Knoten zusammengeschaltet werden.
Der Drain-Knoten 26 wird ausgebildet, indem alle Drain- Knoten für Zellen in der gleichen Spalte zu einem einzigen Knoten zusammengeschaltet werden. Dieser Knoten führt zum Abtastverstärker (nicht dargestellt).
Die Zellen in der Matrix können unter Anwendung herkömmlicher Verfahrenstechnologien ausgebildet werden, wie z. B. des "single poly, double metal"-Verfahrens (eine Polysiliciumschicht, zwei Metallschichten). Da keine Steuergate- Elektrode vorhanden ist, kann eine Verfahrenstechnologie angewandt werden, die mit der Verfahrenstechnologie für normale Logikbausteine vollständig kompatibel ist.
Die hier zur Erläuterung angeführten Parameter sind für eine Strukturgröße von 0,35 um oder mehr bei Vcc-Potentialen von 2,7 Volt oder mehr gedacht. In dem Maße, wie die Technologie die Absenkung von Spannungen und kleinere Strukturgrößen gestattet, würden sich die hier angegebenen Parameter entsprechend maßstäblich ändern.
Das Ausgangsmaterial für das Substrat ist typischerweise p-leitendes (100) Silicium, z. B. mit einem Bereich des spezifischen Widerstandes von 10-25 Ohm·cm. Die P-Wanne 34 wird in dem sogenannten Dreiwannenverfahren in eine N-Wanne 36 eingebettet. Die P-Wanne 34 hat z. B. eine typische Wandtiefe von 2 bis 4 um bei einer mittleren Dotierungskonzentration beispielsweise im Bereich von 1 · 10¹&sup6; bis 5 · 10¹&sup6; Atomen pro Kubikzentimeter.
Die N-Wanne hat z. B. eine typische Wandtiefe von 4-8 um. Die Dotierungskonzentration kann 4 · 10¹&sup5; bis 1 · 10¹&sup6; Atome pro Kubikzentimeter betragen. Die Dreifachwanne wird dadurch ausgebildet, daß die P-Wanne 34 die N-Wanne 36 gegendotiert. Die Elemente in der Dreifachwanne werden wie folgt ausgebildet. Eine Implantation der N-Wanne wird z. B. mit Phosphor (P31) mit einer typischen Dosis von 1,0 bis 1,5 · 10¹³ Atomen pro Quadratzentimeter und mit Energien von 160 keV bis etwa 100 keV ausgeführt. Die Implantation der N-Wanne wird durch Anwendung eines Hochtemperaturschritts mit einer Dauer von typischerweise 6 bis 12 Stunden bei Temperaturen von 1125 bis 1150ºC ausgeführt. Dann wird die N-Wanne 36 mit einer P- Wannen-Implantation gegendotiert. Typische Dosierungen für die P-Wannen-Implantation könnten 1,5 bis 2,5 · 10¹³ Atome pro Quadratzentimeter betragen, bei Energien von 30 keV bis 180 keV, unter Verwendung einer Spezies wie z. B. Bor (B11).
Dann werden die N-Wanne 36 und die P-Wanne 34 eingebracht, typischerweise innerhalb von 6 bis 10 Stunden bei 1125 bis 1150ºC. Dadurch werden die Wannen auf die gewünschten Dotierungskonzentrationen und Tiefen eingestellt.
Nach der Wannenbildung werden die normalen Schritte zur Feldoxid-Ausbildung für Logikbausteine und zur Kanalstopper- Ausbildung angewandt. Das Feldoxid 50 und die Implantationsdosierungen werden so eingestellt, daß eine Feldschwellenspannung von 7 bis 14 Volt erzielt wird, die durch den Vpp-Pegel für das Programmieren und Löschen und die erreichbare Fertigungsgenauigkeit für Logikbausteine festgelegt wird. Nach der Ausbildung des Feldoxids und des Kanalstoppers werden die N&spplus;- Diffusionsbereiche 25 und 27 ausgebildet, wobei eine Ionenimplantation angewandt wird, wie z. B. eine Phosphorimplantation mit einer Energie von 30-60 keV und einer Dosis von 1,2 · 10¹&sup4; bis 2,5 · 10¹&sup4; Atomen pro Quadratzentimeter. Daran kann sich ein Ausheizzyklus von 15 bis 35 Minuten Dauer bei 925 bis 1000ºC anschließen.
Nach der Ausbildung der N&spplus;-Diffusionsbereiche 25 und 27 werden das Gateoxid 40 und das Tunneloxid 42 ausgebildet. Zum Beispiel kann man quer über den Wafer eine Trockenoxidschicht von 70 bis 90 Å aufwachsen lassen und anschließend einen Resist-Maskierungsschritt ausführen. Der Resist kann alles außer dem Tunneloxidbereich 42 und den peripheren N-Kanal- und P- Kanal-Bereichen abdecken. Dann werden in allen Bereichen, die nicht durch Resist abgedeckt sind, die Implantationen zur Einstellung der N- und P-Kanal-Schwellenspannung ausgeführt. Zum Wegätzen des Oxids in dem nicht mit Resist abgedeckten Bereich wird eine gepufferte Oxidätzung (BOE) angewandt. Nach dem Entfernen des Resists läßt man eine Trockenoxidschicht bis zu einer Dicke von 85 bis 100 Å aufwachsen, z. B. bei 900ºC in partieller Sauerstoffatmosphäre mit anschließendem Ausheizen bei 975 bis 1050ºC. Dadurch werden eine Gateoxidschicht 40 mit einer typischen Dicke von 120 bis 150 Å und eine Tunneloxidschicht 42 von 85 bis 100 Å ausgebildet.
Nach dem Aufwachsen der Oxidschicht 40 kann dann das floatende Gate aus Polysilicium, Silicid oder Metallen ausgebildet werden. Es wird eine normale Gatestrukturierung mit daran anschließenden Source/Drain-Implantationsschritten angewandt. Durch diese Sequenz werden zwei Kondensatoren und zwei Transistoren ausgebildet. Die Tunneloxidschicht 42 ist zwischen zwei Elektroden eingefügt, den N&spplus;-Diffusionsbereich 25 und das floatende Gate 22. Dadurch wird der Durchtunnelungskondensator 18 ausgebildet. Das zwischen das floatende Gate 22 und den N&spplus;-Diffusionsbereich 27 geschichtete Gateoxid 40 bildet den Kopplungskondensator 14. Das zwischen das floatende Gate und den Kanalbereich 47 geschichtete Gateoxid 40 bildet den Abtasttransistor 12. Der Ansteuertransistor 16 wird durch das Gateoxid 40 und das Ansteuergate 33 gebildet.
Mit der Fertigstellung dieser Kondensator- und Transistorstrukturen erfolgt die gesamte Weiterverarbeitung für Kontakte und Verbindungsschichten nach normalen Endverarbeitungsverfahren für Logikbausteine.
In der vorstehenden Beschreibung wurden zwar eine Anzahl von Parametern und Konzentrationen angegeben, aber der Fachmann wird erkennen, daß diese Parameter und Konzentrationen lediglich zu Erläuterungszwecken dienen. Zum Beispiel kann durch Umkehrung der Leitfähigkeitstypen der dotierten Übergänge und der Vorspannungspolaritäten eine Zellenstruktur unter Anwendung einer Injektion von heißen Substratlöchern realisiert werden. Es ist beabsichtigt, daß die beigefügten Patentansprüche alle Modifikationen und Abänderungen erfassen, die innerhalb des Umfangs der vorliegenden Erfindung liegen.

Claims

1. Verfahren zum Programmieren einer Speicherzelle (10) mit einem Kanal (47), mit den folgenden Schritten:

Einbetten einer P-Wanne (34) in eine N-Wanne (36); wobei das Verfahren gekennzeichnet ist durch:

Erzeugen von Substratelektronen (60) in der P-Wanne (34) mit einem Bipolartransistor (62); und

Injektion der Elektronen (60) auf ein floatendes Gate (22) der Speicherzelle (10) unter Anwendung der Injektion heißer Substratelektronen durch den Kanal (47).

2. Verfahren nach Anspruch 1, das den Schritt zum negativen Vorspannen der P-Wanne (34) aufweist.

3. Verfahren nach Anspruch 1 oder 2, das den Schritt zum Sperren eines Ansteuertransistors (16) aufweist.

4. Verfahren nach einem der Ansprüche 1 bis 3, das den Schritt zur Steuerung des Betriebs des floatenden Gates (22) ohne Verwendung eines darüberliegenden Steuergates aufweist.

5. Verfahren nach einem der Ansprüche 1 bis 4, wobei das floatende Gate (22) mit einem darunterliegenden Diffusionsbereich (25) einen Kondensator (18) bildet, wobei das Verfahren den Schritt zur Steuerung des floatenden Gates (22) mit Hilfe des Kondensators (18) aufweist.

6. Verfahren nach einem der Ansprüche 1 bis 5 mit dem Schritt zum Vorspannen in Durchlaßrichtung des Emitters eines Bipolartransistors (62), der als Quelle von Elektronen (60) zur Injektion heißer Substratelektronen verwendet wird.