DE69830647T2

DE69830647T2 - Speicher mit schwebendem Gate mit durch Band-zu-Band-Tunneleffekt induzierter Einspritzung heisser Elektronen aus dem Substrat

Info

Publication number: DE69830647T2
Application number: DE69830647T
Authority: DE
Inventors: Jyh-Chyurn Guo; W. J. Tsai
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 1998-03-13
Filing date: 1998-04-03
Publication date: 2006-05-04
Anticipated expiration: 2018-04-04
Also published as: US20010002052A1; DE69830647D1; US6352886B2; EP0948058A1; EP0948058B1; US6009017A

Description

HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich auf nicht-flüchtige Speichereinrichtungen und genauer gesagt auf einen verbesserten nicht-flüchtigen Speicher, der auf Floating-Gate-Transistoren mit schneller Programmierung beruht.
Beschreibung der verwandten Technik
Flashspeicher sind eine Klasse von integrierten Schaltkreisen mit nicht-flüchtigem Speicher, die auf Floating-Gate-Transistoren basiert. Der Speicherzustand einer Floating-Gate-Zelle wird von der Konzentration der Ladung bestimmt, die in dem Floating-Gate eingeschlossen ist. Der Betrieb eines Flashspeichers ist im Großen und Ganzen abhängig von den Techniken, die zum Injizieren oder Entfernen von Ladung aus dem Floating-Gate verwendet werden.
Sowohl niedriger Stromverbrauch, Anpaßbarkeit an Betrieb mit niedriger Spannung als auch schnelles Schreiben und Lesen stellen die wünschenswerten Eigenschaften für Flashspeicher hoher Dichte dar, die als Massenspeichermedien in tragbaren Systemen Verwendung finden sollen.
Viel Aufwand wurde in die Entwicklung von Flashspeichern hoher Dichte und hoher Leistungsfähigkeit gesteckt. Es bleiben jedoch immer noch einige wichtige Aspekte zu verbessern. Zwei davon sind Betrieb bei niedriger Spannung und hohe Haltbarkeit bzw. Standfestigkeit gegenüber periodischen Programmierung/Lösch-(PGM/ERS-)Durchläufen. Flashspeicher verwenden im allgemeinen einen Fowler-Nordheim-(FN)-Tunneleffekt, um Elektronen durch Tunneloxid hindurch zu injizieren und zu emittieren. Das bedeutet, daß eine hohe elektrische Feldstärke nötig ist, damit Flashspeicher hohe PGM/ERS-Geschwindigkeiten erreichen, und hohe Spannungen werden zumindest innerhalb des Chips benötigt. Die Erfordernisse von sowohl hoher Feldstärke als auch hoher Spannung stehen dem Betrieb mit niedriger Spannung und der hohen Dauerhaltbarkeit gegenüber periodischen PGM/ERS-Durchläufen entgegen.
Mit jedem der verschiedenen Programmier-(PGM-)Operationsschemata zum Einspeisen von Elektronen in das Floating-Gate nach dem Stand der Technik sind Nachteile verbunden. Kanalinjektion heißer Elektronen (Channel Hot Elektron Injection, CHEI) erfordert hohe Stromstärke, hohe Leistung und verursacht das Problem der Injektion heißer Löcher (Hot Hole Injection, HHI) für übermäßig gelöschte Zellen. Der Lawineneffekt heißer Ladungsträger an der Drain (Drain Avalanche Hot Carrier, DAHC) ist von geringer Geschwindigkeit und leidet unter dem durch HHI induzierten Zuverlässigkeitsproblem. Der Fowler-Nordheim-(FN)-Tunneleffekt leidet unter einem Zielkonflikt zwischen Geschwindigkeit und Zuverlässigkeit. Hohe Geschwindigkeit führt zu starker Beanspruchung und Verminderung der Zuverlässigkeit wegen der hohen Feldstärken. Der Kanal-FN-Tunneleffekt leidet unter dem Nachteil, daß Substrat-HHI bei steigender FN-Stromstärke nicht vermieden werden kann. Das Kanten-FN-Tunneln leidet unter durch Band-zu-Band-Tunneln herbeigeführtem HHI, was zu kritischen Zuverlässigkeitsproblemen führt.
Chen I. C. et al: "Band-to-Band Tunneling Induced Substrate Hot-Electron (BBISHE) Injection: A New Programming Mechanism for Nonvolatile Memory Devices" Proceedings of the International Electron Devices Meeting, Washington, 3.–6. Dez. 1989, 3. Dezember 1989, Seiten 263–266, XP000447650 Institute of Electrical and Electronics Engineers, offenbart eine Technik für durch Band-zu-Band-Tunneln induzierte Substratinjektion heißer Elektronen, bei der eine hohe Gatespannung und Drainspannung angelegt wird, um einen p-artigen Bereich in tiefe Entleerung zu bringen, ein Band-zu-Band-Tunnel-Strom an einem Drain-Bereich gesammelt bzw. aufgenommen wird und ein Injektionsstrom an einem Gate gesammelt wird.
US-A-5 610 550 offenbart einen Potentialzwischengenerator mit reduziertem Stromverbrauch.
Dementsprechend ist es wünschenswert, ein Zelldesign und eine Betriebstechnik für einen Flashspeicher zur Verfügung zu stellen, das bzw. die die Geschwindigkeit und Effizienz beim Programmieren eines Floating-Gate-Speicherarray erhöht, um die Gesamtleistungsfähigkeit der Einrichtung zu verbessern. Weiterhin ist es wünschenswert, daß die Betriebstechnik für einen Flashspeicher mit niedrigen Versorgungsspannungen geeignet ist.
ZUSAMMENFASSUNG DER ERFINDUNG
Ausführungsformen der vorliegenden Erfindung stellen eine neue Flashspeicher-Zellstruktur und einen Ansatz mit einer Betriebsvorspannung zur Verfügung, um Programmieroperationen wesentlich schneller und effizienter als bisherige Ansätze zu ermöglichen, basierend auf der Verwendung einer durch Band-zu-Band-Tunneln herbeigeführten Injektion heißer Elektronen (Band-to-Band Tunneling Induced Hot Electron Injection, BBTHEI) in zu programmierende Zellen, und in einer Ausführungsform basierend auf der Verwendung von Dreifach-Well-Floating-Gate-Speicher-Strukturen.
Gemäß einem ersten Aspekt der vorliegende Erfindung wird ein Verfahren zum Injizieren eines Elektronenflusses in ein Floating-Gate eines Floating-Gate-Transistors in einem Halbleiterkörper bereitgestellt, der dafür ausgelegt ist, daß er ein Vorspannungspotential aufnimmt, wobei der Halbleiterkörper sich auf einem Halbleitersubstrat befindet und durch eine Isolierstruktur zwischen dem Halbleiterkörper und dem Halbleitersubstrat von dem Halbleitersubstrat isoliert ist, wobei der Floating-Gate-Transistor einen Kanal, eine Source und eine Drain in dem Halbleiterkörper und ein Floating-Gate und ein Steuer-Gate hat, wobei das Verfahren die Schritte aufweist: Injizieren eines Band-zu-Band-Tunnelstromes von dem Halbleiterkörper in die Source oder die Drain nahe dem Kanal durch Anlegen eines Referenzpotentials entweder an die Source oder die Drain und als Vorspannungspotential Anlegen einer negativen Vorspannung, die kleiner ist als eine Verbindungsstellen- bzw. Knotenpunktdurchbruchspannung einer Verbindung der Source oder der Drain des Kanals zu dem Halbleiterkörper, und Anlegen einer positiven Vorspannung an das Steuer-Gate, um eine Injektion heißer Elektronen in das Floating-Gate herbeizuführen.
Gemäß den bevorzugten Ausführungsformen der Erfindung wird ein Verfahren zum Programmieren von Floating-Gate-Speicherzellen zur Verfügung gestellt, bei dem die Zellen in einem Kanalwell innerhalb eines Isolationswells in einem Halbleitersubstrat gebildet werden. Zum Beispiel wird in einem p-Typ-Halbleitersubstrat ein tiefer Isolationswell vom n-Typ gebildet. Innerhalb des Isolationswells wird ein Kanalwell vom p-Typ gebildet. Die Floating-Gate-Speicherzellen werden innerhalb des Kanalwells gebildet, so daß sich die Kanalbereiche der Zellen in dem Kanalwell befinden. Die Erfindung kann auch in anderen Halbleiterkörpern angewandt werden, die in der Lage sind, ein Vorspannungspotential aufzunehmen.
In bevorzugten Ausführungsformen weist das Verfahren ein Injizieren eines Band-zu-Band-Tunnelstromes von dem Halbleiterkörper in die Source oder die Drain nahe dem Kanal und ein Anlegen einer positiven Vorspannung an das Steuer-Gate auf, um eine Injektion heißer Elektronen in das Floating-Gate herbeizuführen. Der jeweils andere von den Source- und Drain-Anschlüssen ist potentialfrei bzw. hochohmig, das heißt, nicht angeschlossen, so daß kein Strom durch diesen Anschluß fließt.
Der Band-zu-Band-Tunnelstrom wird durch Anlegen eines Referenzpotentials entweder an die Source oder die Drain injiziert, welches im Verhältnis zu der negativen Vorspannung auf dem Halbleiterkörper ausreicht, um Bedingungen für den Band-zu-Band-Tunnelstrom aufzubauen. Zum Beispiel wird ein Referenzpotential von ungefähr 0 Volt an die Drain, eine negative Vorspannung von ungefähr –4 Volt bis –8 Volt an den Halbleiterkörper und eine positive Spannung an das Steuer-Gate angelegt, die in dem Bereich von ungefähr +6 Volt bis ungefähr +10 Volt liegt.
In einem bevorzugten Beispiel liegt der Band-zu-Band-Tunnelstrom durch entweder die Source oder die Drain, die das Referenzpotential aufnimmt, in einem Bereich von ungefähr 1 bis 10 Nanoampere während des Schritts des Injizierens des Band-zu-Band-Tunnelstroms, und der induzierte Injektionsstrom heißer Elektronen beträgt ungefähr 0,5 bis 1% des Band-zu-Band-Tunnelstroms. Die an das Steuer-Gate angelegte positive Vorspannung wird während eines Intervalls von ungefähr 5 bis 100 Mikrosekunden von einem anfänglichen Niveau auf ein endgültiges Niveau hochgefahren. Als ein Beispiel wird die Steuer-Gate-Spannung über ein 10 Mikrosekunden Intervall von ungefähr 6,5 Volt auf ungefähr 10 Volt rampenartig hochgefahren.
Gemäß einem zweiten Aspekt der vorliegenden Erfindung wird eine Floating-Gate-Speichereinrichtung vorgesehen, die aufweist: einen Halbleiterkörper mit einer ersten Konzentration eines ersten Typs eines Dotiermittels auf einem Halbleitersubstrat und von diesem durch eine Isolationsstruktur zwischen dem Halbleiterkörper und dem Halbleitersubstrat isoliert; eine Source in dem Halbleiterkörper mit einer ersten Konzentration eines zweiten Typs eines Dotiermittels; einer Drain in dem Halbleiterkörper mit einer zweiten Konzentration des zweiten Typs eines Dotiermittels; einem Kanal in dem Halbleiterkörper zwischen der Source und der Drain, wobei der Kanal eine Konzentration des ersten Typs eines Dotiermittels in einem Bereich von ungefähr 1 × 10¹⁸/cm³ oder höher nahe der Oberfläche des Kanals aufweist; und Einrichtungen, um einen Band-zu-Band-Tunnelstrom von dem Halbleiterkörper zur Source oder zur Drain nahe dem Kanal zu induzieren, indem ein Referenzpotential an die Source oder die Drain angelegt wird, und als ein Vorspannungspotential eine negative Vorspannung kleiner einer Verbindungsstellen- bzw. Knotenpunktausfallspannung einer Verbindungsstelle zwischen entweder der Source oder der Drain oder dem Kanal zu dem Halbleiterkörper angelegt wird, und um eine positive Vorspannung an das Steuer-Gate anzulegen, um eine Injektion heißer Elektronen in ein Floating-Gate zu induzieren.
Die erhöhte Konzentration von Dotiermittel nahe der Oberfläche des Kanals wird verwendet, um den Band-zu-Band-Tunneleffekt zu verbessern. Unter den oben beschriebenen Bedingungen stellt sich heraus, daß wesentlicher Band-zu-Band-Tunnelstrom auftritt, wenn die Dotiermittelkonzentration ein Niveau in der Größenordnung von 1 × 10¹⁸ bis 1 × 10¹⁹/cm³ erreicht. Auch bei MOS-Einrichtungen wie Floating-Gate-Transistoren, bei denen die Gate-Elektrode über der Kanalverbindung entweder an der Source oder an der Drain angeordnet ist, wird Band-zu-Band-Tunnelstrom stark durch die Gate-Vorspannung beeinflußt.
Es stellt sich heraus, daß Band-zu-Band-Tunnelstrom durch Anwenden einer niedrigen bzw. flachen Zell-Implantierungsdosis in einem Kanal verbessert wird, um die Dotierkonzentration nahe der Oberfläche des Kanals zu verbessern. Daher hat gemäß einer Implementierung der vorliegenden Erfindung der Halbleiterkörper eine Konzentration des ersten Typs eines Dotiermittels, die innerhalb von ungefähr 0,2 Mikrometer von der Oberfläche in einem Bereich von 1 × 10¹⁸/cm³ oder höher liegt. Diese erhöhte Konzentration des ersten Typs eines Dotiermittels wird aufgebaut durch ein flaches Implantat von Dotiermittel mit einer Konzentration in der Größenordnung von 1 × 10¹³/cm² bei einer Energie zwischen ungefähr 70 keV (Kilo-Elektronenvolt) und 40 keV, und ungefähr 50 keV in einem Beispiel, in Kombination mit einem tieferen Implantat von Dotiermittel mit einer Konzentration in der Größenordnung von 10¹³/cm² bei einer Energie zwischen ungefähr 100 keV und 150 keV, und ungefähr 125 keV in einem Beispiel.
Gemäß einem dritten Aspekt der vorliegenden Erfindung wird ein Verfahren zur Herstellung einer Floating-Gate-Speichereinrichtung zur Verfügung gestellt, das die Schritte aufweist: Bilden eines Halbleiterkörpers mit einem ersten Typ eines Dotiermittels auf einem Halbleitersubstrat und von diesem isoliert, das ein dotiertes Halbleitermaterial eines ersten Leitfähigkeitstyps durch relativ tiefes Implantieren eines Dotiermittels eines zweiten Typs aufweist, um einen tiefen Well eines zweiten Leitfähigkeitstyps in dem Substrat zu bilden, und durch Implantieren eines Dotiermittels eines ersten Typs, um als einen Halbleiterkörper einen Well des ersten Leitfähigkeitstyps in dem tiefen Well zu bilden; Implantieren des zweiten Typs eines Dotiermittels in Source- und Drainbereichen in dem Halbleiterkörper; Implantieren des ersten Typs eines Dotiermittels in dem Halbleiterkörper in einem Kanalbereich zwischen den Source- und Drainbereichen, so daß eine Konzentration des ersten Typs von Dotiermitteln nahe einem Raum des Kanalbereiches ausreichend ist, um den Band-zu-Band-Tunnelstrom zwischen dem Halbleiterkörper und dem Source- oder dem Drainbereich zu verbessern; und Bilden eines Tunneldielektrikums über den Kanalbereich und eines Überganges zu entweder dem Source- oder dem Drainbereich, eines Floating-Gate über dem Tunneldielektrikum, eines zweiten Dielektrikums über dem Floating-Gate und eines Steuer-Gate über dem zweiten Dielektrikum.
Der Schritt des Implantierens des ersten Typs eines Dotiermittels in dem Halbleiterkörper innerhalb des Kanalbereichs weist vorzugsweise das Implantieren von Dotiermitteln des ersten Leitfähigkeitstyps mit der Konzentration in der Größenordnung von 10¹³/cm² bei einer Energie zwischen ungefähr 70 keV und 40 keV in dem Kanal und das Implantieren von Dotiermitteln des ersten Leitfähigkeitstyps mit einer Konzentration in der Größenordnung von 10¹³/cm² bei einer Energie zwischen ungefähr 100 keV und 150 keV auf.
Dementsprechend wurde ein neuartiges Programmierschema für Floating-Gate-Speicher bereitgestellt, das eine Programmierung der Einrichtung mit sehr niedrigem Strom und bei niedriger Leistung ermöglicht. Es kann ein Programmierstrom von weniger als 1 Mikroampere pro Byte realisiert werden, indem die Techniken der vorliegenden Erfindung verwendet werden. Darüber hinaus führt eine niedrige Gate-Vorspannung zu niedrigerer Oxidbeanspruchung während der Programmierung. Mit einer Gate-Vorspannung von weniger als 10 Volt ist eine schnelle Programmierung von ungefähr 10 bis 15 Mikrosekunden pro Byte erreichbar. Ferner kann eine sehr hohe Effizienz bei der Injektion heißer Elektronen erreicht werden. Ein Verhältnis von Gate- zu Drain-Strom von ungefähr 1 zu 100 ist erreichbar.
Andere Aspekte und Vorzüge von Ausführungsformen der vorliegenden Erfindung erkennt man bei Betrachtung der Figuren, der detaillierten Beschreibung und der anhängenden Ansprüche.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1 ist ein Querschnitt einer Dreifach-Well-Flashspeicher-Zelle gemäß einer Ausführungsform der vorliegenden Erfindung.
2 stellt das Profil des implantierten Bors für eine Zelle dar, die gemäß einer Ausführungsform der vorliegenden Erfindung mit verschiedenen flachen Implantat-Dotierungen hergestellt wurde.
3 ist ein Graph, der die Profile der Bor-Umverteilung nach dem vollen Lauf eines thermischen Zyklus' einer Zelle darstellt, die gemäß einer Ausführungsform der vorliegenden Erfindung hergestellt wurde.
4 ist ein Graph, der Charakteristiken des Gate-Stroms gegen die Gate-Spannung von Techniken der Kanalinjektion heißer Elektronen bzw. Channel Hot Electron Injection (CHEI) und Lawineneffekttechniken heißer Ladungsträger an der Drain (Drain Avalanche Hot Carrier (DAHC)) darstellt, die zur Programmierung in Einrichtungen nach dem Stand der Technik verwendet werden.
5 ist ein Graph, der den gemessenen Band-zu-Band-Tunnelstrom und den heißen Elektronenstrom gegen die Gate-Spannung für eine Einrichtung gemäß einer Ausführungsform der vorliegenden Erfindung darstellt, wobei hohe Effizienz der Gate-Strom-Injektion dargestellt wird.
6 ist ein vereinfachtes Layout für eine Flashspeicher-Einrichtung, die eine Mehrzahl von Kanalwells und Speicherzellarrays gemäß einer Ausführungsform der vorliegenden Erfindung beinhaltet.
7 ist ein vereinfachtes Layout-Diagramm für eine Flashspeicher-Einrichtung mit einem einzigen Kanalwell.
8 ist ein vereinfachtes Blockdiagramm eines integrierten Flashspeicher-Schaltkreises gemäß einer Ausführungsform der vorliegenden Erfindung.
9 ist ein Graph, der den gemessenen, durch Substrat-Band-zu-Band-Tunneleffekt induzierten Injektionsstrom heißer Elektronen mit negativer Substrat-Vorspannung darstellt.
10A ist ein Graph der Floating-Gate-Ladung gegen eine Zeitsimulation für eine Flashzelle mit Substrat-Vorspannung von –7 Volt und mit einem Rampenintervall der Steuer-Gate-Spannung von 50 Mikrosekunden und einem Rampenintervall von 100 Mikrosekunden.
10B ist ein Graph der Floating-Gate-Ladung gegen eine Zeitsimulation für eine Flashzelle mit Substrat-Vorspannung von –7,5 Volt und mit einem Rampenintervall der Steuer-Gate-Spannung von 5 Mikrosekunden und einem Rampenintervall von 10 Mikrosekunden.
10C ist ein Graph der Floating-Gate-Ladung gegen eine Zeitsimulation für eine Flashzelle mit Substrat-Vorspannung von –8 Volt und mit einem Rampenintervall der Steuer-Gate-Spannung von 5 Mikrosekunden, 8 Mikrosekunden und 10 Mikrosekunden.
11 stellt transiente Programmier-Charakteristiken für eine Flashzelle mit anderen Dotierkonzentrationen, als in den 10A–10C simuliert, dar.
12A ist ein Graph des Band-zu-Band-Tunnelstroms und der Gate-Spannung gegen die Zeit für eine erste Simulation einer Zelle gemäß einer Ausführungsform der vorliegenden Erfindung.
12B ist ein Graph des Band-zu-Band-Tunnelstroms und der Gate-Spannung gegen die Zeit für eine zweite Simulation einer Zelle gemäß einer Ausführungsform der vorliegenden Erfindung.
12C ist ein Graph des Band-zu-Band-Tunnelstroms und der Gate-Spannung gegen die Zeit für eine dritte Simulation einer Zelle gemäß einer Ausführungsform der vorliegenden Erfindung.
13 ist ein Graph einer anderen transienten Simulation des Band-zu-Band-Tunnelstroms und der Gate-Spannung gegen die Zeit für eine Flash-Zelle, die gemäß einer Ausführungsform der vorliegenden Erfindung implementiert ist.
DETAILLIERTE BESCHREIBUNG VON AUSFÜHRUNGSFORMEN DER VORLIEGENDEN ERFINDUNG
Es wird eine detaillierte Beschreibung von bevorzugten Ausführungsformen der vorliegenden Erfindung unter Bezug auf die Figuren gegeben, wobei 1 die Basisstruktur der Floating-Gate-Speicherzelle mit Dreifachwell gemäß einer Ausführungsform der vorliegenden Erfindung darstellt. Wie in 1 gezeigt ist, ist ein Halbleitersubstrat 10 von einem ersten Leitfähigkeitstyp. Vorzugsweise ist das Substrat 10 Silizium mit einer Dotierung vom p-Typ. Eine tiefer n-Typ-Well NWD 11 wird in dem Substrat 10 gebildet. Innerhalb des tiefen n-Typ-Wells 11 ist ein p-Typ-Well PWI 12 enthalten. Eine n-Typ-Source 13 und eine n-Typ-Drain 14 sind innerhalb des p-Typ-Wells 12 enthalten. Eine Floating-Gate-Struktur einschließlich eines Floating-Gate 15 und eines Tunnelisolators 16 wird über einem Kanalbereich zwischen der Source 13 und der Drain 14 gebildet. Eine Steuer-Gate-Struktur einschließlich eines Steuer-Gate 17 und einer Isolationszwischenschicht aus Polysilicium 18 wird über dem Floating-Gate 15 gebildet.
Der tiefe n-Typ-Well 11 fungiert als ein Isolationswell für die Einrichtung. Der p-Typ-Well 12 stellt einen Kanalwell bereit, die als ein Halbleiterkörper für die Zelle fungiert. Die n-Typ-Source- und Drain-Strukturen werden innerhalb des p-Typ-Wells 12 gebildet und errichten einen Kanal in dem p-Typ-Well, der von dem Substrat 10 durch den Isolationswell 11 isoliert ist.
In 1 sind Vorspannungspunkte 20 bis 24 für die Struktur dargestellt. Der Vorspannungspunkt 20 ist an den tiefen n-Typ-Well 11 angeschlossen, die zur Isolierung verwendet wird. Der Kontaktpunkt 21 ist an den Sourceanschluß 13 angeschlossen. Der Kontakt 22 ist an das Steuer-Gate der Zelle angeschlossen. Der Kontakt 23 ist an den Drainbereich 14 angeschlossen. Der Kontakt 24 ist an den Kanalwell 12 angeschlossen. Diese Anschlüsse werden mit Vorspannung versehen, um Programmierung, Vorprogrammierung und Löschung zu erreichen.
Somit wird die Flashspeicher-Zelle mittels eines Dreifach-Well-CMOS-Prozesses hergestellt. Die Dicken des Tunneloxids und des Zwischen-Dielektrikums aus Polysilicium sind zum Beispiel 100 Å bzw. 160 Å. Die Zelle wird in dem p-Well mit umgebendem tiefem n-Well gebildet. Es werden zweifache Kanal-Implantierungen durchgeführt: eine von ihnen wird als flache Zellimplantierung mit kleinerer Implantierungsenergie von ungefähr 50 keV bezeichnet, und die andere wird als tiefe Zellimplantierung mit höherer Implantierungsenergie über 100 keV bezeichnet. Die Implantatsorte ist vom p-Typ, vorzugsweise Bor, sowohl für die flache als auch für die tiefe Zellimplantierung. Dies führt zu einem Bereich, der schematisch durch "p+"-Symbole repräsentiert wird und der durch die gestrichelte Linie 32 skizziert ist und der nahe der Oberfläche des Kanals eine höhere Konzentration des p-Typ-Dotierungsmittels hat, wie etwa ungefähr 1 × 10¹⁸/cm³ oder größer, um den BBT-Strom und die Erzeugung von Elektron-/Loch-Paaren 33 zum Induzieren der HEI zu verbessern.
Die Haupteigenschaften einer beispielhaften Flashzelle gemäß einer Ausführungsform der vorliegenden Erfindung sind (1) der Dreifach-Well wird erzeugt, indem zuerst ein N-Well durch P³¹-Implantierung gebildet wird und anschließend eine Hochtemperaturbehandlung und Langzeit-Temperung erfolgt, (2) zweifach Zellimplantierungen werden durch B¹¹-Implantierung mit zwei Energien und zwei Dosiermengen durchgeführt, die als flache Zellimplantierung (Energie ~50 keV) und tiefe Zellimplantierung (Energie 100 keV) bezeichnet werden. Der jeweilige Zweck ist eine V_T-Einstellung der Zelle und verbesserte BBT-Bedingungen, die durch die flache Zellimplantierung realisiert werden, und die Verhinderung von Durchbruch, was durch die tiefe Zellimplantierung erreicht wird, (3) eingegrabene Source/Drain (S/D) werden durch S/D-Implantierung mit starker Dosierung von As⁷⁵ gebildet und anschließend folgt das thermische Programm mit Naßoxidierung. Wegen des Mechanismus' der Verstärkungs-Oxidation des Dotiermittels werden Feld-Oxid-artige Bereiche über der Source und der Drain gebildet (eingegrabenes Source-Oxid bsox oder eingegrabenes Drain-Oxid bdox).
Der Band-zu-Band-Tunneleffekt (BBT) wird in dieser Struktur beträchtlich, wenn die Kanal-Dotierkonzentration ein gewisses Niveau in der Größenordnung von ungefähr 1 × 10¹⁸ bis 1 × 10¹⁹ cm^–3 erreicht. Wie für MOS-Einrichtungen mit einer Gate-Elektrode, die über der Kanal-zu-S/D-Verbindungsstelle liegt, wird der BBT durch die Gate-Vorspannung stark beeinflußt. In dieser Arbeit wird gezeigt, daß BBT durch Vergrößern der Dosis (bzw. Dotierung) der flachen Zellimplantierung verbessert werden kann.
2 stellt die Profile des Bor im implantierten Zustand dar, die sich aus den geteilten zweifachen Zellen-Implantierungen ergeben (Profil im implantierten Zustand bezeichnet das Profil, das sich in dem Moment der Ionen-Implantierung ergibt, ohne daß irgendein thermischer Prozeß durchlaufen wird). In dieser Simulation sind die Bedingungen für das tiefe Implantat mit 125 keV und 1,5 × 10¹³ cm^–3 festgelegt, während die verschiedenen Dosiermengen für die flachen Zellimplantate bei 5 × 10¹², 7,5 × 10¹², 1,0 × 10¹³ bzw. 2,0 × 10¹³ cm^–3 eingestellt sind. Diese eindimensionalen Darstellungen sind Schnitte entlang des zentralen Kanalbereichs von der Si-Oberfläche zu Masse. Wie bei den letztendlichen Profilen, die nach der kompletten thermischen Behandlung erzeugt werden, wird ein kompliziertes Diffusionsmodell verwendet, um die Bor-Umverteilung aufgrund der extensiven thermischen Zyklen zu berechnen (Tunnel-Oxid-Wachstum, bsox-Zunahme, Zell-Neuoxidation, Einwandern von Dotiermittel in Polysilicium, Gate-Oxidation, Source/Drain-Implantat-Tempern etc.). Die in 3 abgebildeten Simulationsergebnisse weisen klar darauf hin, daß die erwähnten vollständig durchlaufenen thermischen Zyklen zu einer Bor-Umverteilung aus dem Inneren zur Oberfläche führen: die Bor-Oberflächen-Konzentration ist wesentlich erhöht, wenn wir 2 und 3 vergleichen. Wie zuvor erwähnt, wird BBT beträchtlich, wenn die Dotierkonzentration ein bestimmtes Niveau von der Größenordnung von 1 × 10¹⁸ bis 1 × 10¹⁹ cm^–3 erreicht. Eine adäquate flache Zellimplantat-Dosis von nicht weniger als 2,0 e¹³cm^–2, um das erforderliche Niveau der Dotierkonzentration von ungefähr 1 × 10¹⁸/cm³ innerhalb von ungefähr 0,2 Mikrometer von der Oberfläche für dieses Beispiel zu erreichen, ist in 3 dargestellt.
Ebenso in 1 dargestellt sind die Diodensymbole 30 und 31, die die P-N-Verbindung zwischen dem Kanalwell PWT 12 und dem Isolationswell NWD 11 bzw. dem P-N-Übergang zwischen dem Substrat 10 und dem Isolationswell darstellen. Solange das Substrat 10 mit einer Vorspannung auf einem Niveau nahe oder kleiner als das des Isolationswells 11 versehen ist, ist die durch das Diodensymbol 31 dargestellte P-N-Verbindung nicht leitend. Ebenso ist die durch das Diodensymbol 30 dargestellte P-N-Verbindung nicht leitend, solange der Kanalwell 12 mit einer Vorspannung nahe oder unterhalb des Isolationswells versehen ist.
Die Vorspannungsschaltkreise 35 legen Potentiale an die Anschlüsse 20 bis 24 zur durch Band-zu-Band-Tunneleffekt hervorgerufenen Injektion heißer Elektronen wie unten beschrieben an.
Die Programmiervorspannung für Einrichtungen vom n-Typ in einem p-Typ-Substrat 10, die an Masse 25 angeschlossen ist, wird für ein Beispiel folgendermaßen in Tabelle 1 gezeigt:
Zum Vergleich zeigt Tabelle 2 die Vorspannungsbedingung für Programmiertechniken in n-Typ-Einrichtungen nach dem Stand der Technik und für BBT-HEI gemäß einer Ausführungsform der vorliegenden Erfindung.
(V_T ist die Schwellwert-Spannung der Zelle.)
Die Größenordnung des elektrischen Feldes über dem Tunneloxid, in Tabelle 2 als ε_ox bezeichnet, wird entsprechend einer bestimmten PGM-Geschwindigkeit angegeben. Für Kanal-FN und/oder Flanken-FN wird ein ε_ox von nicht kleiner als 10 Mv/cm (Megavolt pro Zentimeter) benötigt, um die PGM-Zeit in der Größenordnung von 1~10 ms (Millisekunden) zu halten. Wie bei CHEI kann eine sehr kurze PGM-Zeit in der Größenordnung von 10 μs (Mikrosekunden) mit einem ε_ox von nicht mehr als 5 Mv/cm erzielt werden. Jedoch werden der Stromverbrauch und der Belastungseffekt, die von dem großen Kanal-Leitungs- bzw. -Konduktionsstrom herrühren, zu einer Hürde für CHEI hinsichtlich Anwendungen mit niedrigem Stromverbrauch. DAHC wird im allgemeinen wegen des wesentlich kleineren Gate-Stroms im Vergleich zu CHEI eher für Soft-PGM als für PGM verwendet. Der von DAHC gebotene Vorteil ist die Reduktion des Kanal-Leitungsstroms, was für Soft-PGM mit großer Sektorgröße vorteilhaft ist; jedoch kann Injektion heißer Löcher (Hot-Hole-Injection, HHI) während DAHC nicht vermieden werden, und HHI führt zur Verschlechterung der Zuverlässigkeit der Zelle.
4 stellt die Charakteristiken des Gate-Stroms I_G gegen die Gate-Spannung V_G dar, die CHEI und DAHC bei einer Drain-Spannung von 6,6 Volt bis 7 Volt für CHEI und 5,4 bis 7,0 Volt für DAHC und für zwei Temperaturen entspricht. Diese Ansätze führen zu relativ hohen Drain-Strömen. In bevorzugten Ausführungsformen der vorliegenden Erfindung bietet Substrat-BBT-induzierte HEI eine wesentlich bessere Gate-Strom-Injektionseffizienz in der Größenordnung von ungefähr 10^–2 wie in 5 gezeigt. Es wird ein hoher Gate-Strom bei kleinem Substratstrom geliefert; das ist für eine Anwendung mit hoher Geschwindigkeit und niedrigem Stromverbrauch vorteilhaft.
Zwei grundlegende Architekturen sind in 6 und 7 für das Anlegen des Isolationswells und des Kanalwells gemäß Ausführungsformen der vorliegenden Erfindung dargestellt. 6 stellt eine Ausführungsform dar, bei der es eine Mehrzahl von Kanalwells zusammen mit einer entsprechenden Mehrzahl von separaten Arrays von Floating-Gate-Speicherzellen gibt. In 6 wird das Halbleitersubstrat durch den äußeren Rahmen 100 repräsentiert. Der Isolationswell ist der schattierte Rahmen 101. Die Kanalwells in der Figur umfassen den Kanalwell 102, den Kanalwell 103 und den Kanalwell 104. Wie in der Figur dargestellt, kann es eine Anzahl von Kanalwells mit entsprechenden Arrays von Floating-Gate-Speicherzellen in jedem der Wells geben. Die Arrays von Floating-Gate-Speicherzellen in der Einrichtung von 6 sind in einem vereinfachten Format dargestellt, wobei die Drain- und Source-Diffusionsbereiche und die Wortleitungen abgebildet sind. Die globalen Bitleitungen, Blockauswahlschaltungen und andere Schaltkreise, die zum Komplettieren der Struktur erforderlich und in der Figur nicht dargestellt sind, liegen für Fachleute, die sich auf diesem Gebiet auskennen, auf der Hand. Zum Beispiel kann diese Architektur wie im US-Patent-Nr. 5.399.891, US-Patent-Nr. 5.414.664 oder US-Patent-Nr. 5.526.307 beschrieben implementiert werden, die alle hier per Bezugnahme so einbezogen werden, als wenn sie hier vollständig dargelegt wären. Obwohl die Drain-Source-Drain-Struktur der 6 und 7 gegenwärtig bevorzugt wird, sind auch andere Strukturen wie eine virtuelle Massestruktur mit kontinuierlichen Arrays geeignet.
In diesem Beispiel ist eine Mehrzahl von Drain-Source-Drain-Strukturen in dem Kanalwell 102 abgebildet, bei denen eine Drain-Diffusion 106, eine Source-Diffusion 107 und eine Drain-Diffusion 108 zwei Spalten von Zellen definieren, und in der die Wortleitungen 110, 111, 112, 113, die Drain-Diffusion 106, die Source-Diffusion 107 und die Drain-Diffusion 108 über Speicherstellen schneiden. Innerhalb des Kanalwells 102 sind zusätzliche Drain-Source-Drain-Strukturen 115, 116 enthalten, um ein Array innerhalb des Kanalwells 102 darzustellen. Wie in der Figur durch Schattierung dargestellt, haben der Isolationswell 101, die Drain-Diffusionsbereiche 106 und 108 und die Source-Diffusionsbereiche 107 alle denselben Leitfähigkeitstyp, vorzugsweise vom n-Typ. Das Substrat 100 und der Kanalbereich 102 sind beide vom selben Leitfähigkeitstyp, vorzugsweise vom p-Typ.
Die Arrays in den anderen Kanalwells 103 und 104 sind in einer ähnlichen Struktur ausgelegt. Daher ist eine Mehrzahl von Wortleitungen 120 für den Kanalwell 103 enthalten. Die Drain-Source-Drain-Strukturen 121, 122, 123 innerhalb des Kanalwells 103, die von den Wortleitungen 120 geschnitten werden, bilden das Array von Flashspeicher-Zellen.
In ähnlicher Art und Weise enthält der Kanalwell 104 ein Array von Flashspeicher-Zellen, die aus den Wortleitungen 130 und den Drain-Source-Drain-Strukturen 131, 132 und 133 bestehen.
Diese Architektur ist für Systeme geeignet, bei denen es wünschenswert ist, Arrays mit einer Blockgröße gleich derjenigen des Kanalwells wie etwa des Kanalwells 103 zu löschen. Die Kanalwells können individuell mit Vorspannung belegt werden, um eine Störung nicht ausgewählter Zellen zu vermeiden und die Belastung auf peripheren Einrichtungen auf dem Substrat außerhalb des Array zu reduzieren.
Für eine kleinere Arraygröße und eine kleine Gesamtgröße des integrierten Schaltkreises ist die Architektur nach 7 geeignet. Gemäß der Architektur von 7 hat das Substrat 200 einen ersten Leitfähigkeitstyp wie etwa den p-Typ. Ein Isolationswell 201 hat einen zweiten Leitfähigkeitstyp, vorzugsweise n-Typ. Ein Kanalwell 202 wird innerhalb des Isolationswells 201 mit einem Leitfähigkeitstyp gebildet, der derselbe ist wie der des Substrats. Eine Mehrzahl von Blöcken von Floating-Gate-Speicherzellen wird innerhalb des Kanalwells 202 gebildet, um ein großes Array herzustellen. Daher beinhaltet ein erster Block einen Satz von Drain-Source-Drain-Strukturen 210, 211, 212 und einen Satz von Wortleitungen 213. Die individuellen Flashspeicher-Zellen befinden sich zwischen den Source- und Drain-Diffusionen und unterhalb der Wortleitungen in dem Array. Ein zweiter Block von Zellen basiert auf den Drain-Source-Drain-Strukturen 220, 221 und 222 mit den Wortleitungen 223. Ein dritter Satz von Zellen basiert auf den Drain-Source-Drain-Strukturen 230, 231 und 232 mit den Wortleitungen 233.
8 stellt ein vereinfachtes Diagramm einer Speichereinrichtung aus integrierten Schaltkreisen dar, die ein Floating-Gate-Speicherarray beinhaltet, das die Dreifach-Well-Architektur der vorliegenden Erfindung verwendet. Daher beinhaltet ein Halbleitersubstrat 400 ein Isolationswell 401 und einen Satz von Kanalwells 402-1, 402-2, 402-3 und 402-4 für ein Array 403 von Floating-Gate-Speicherzellen. In der bevorzugten Ausführungsform ist das Substrat 400 vom p-Typ. Der Isolationswell 401 ist vom n-Typ. Die Kanalwells 402-1 bis 402-4 sind vom p-Typ, und die Source- und Drain-Bereiche der Zellen in dem Floating-Gate-Speicherarray 403 sind vom n-Typ.
Die Architektur des Array kann gemäß derjenigen von 6 oder derjenigen von 7 implementiert werden abhängig von einer bestimmten Verwendung, für die die Einrichtung ausgelegt ist. In 8 ist die Architektur von 6 bei den Kanalwells 402-1, 402-2, 402-3 und 402-4 dargestellt.
Periphere Schaltungen auf dem Substrat 400 sind an das Array 403 angeschlossen. Die peripheren Schaltungen beinhalten den Steuerungsautomaten 418 einschließlich Logik zum Steuern und Ausführen von durch Band-zu-Band-Tunneleffekt hervorgerufener Injektion heißer Elektronen sowohl zum Programmieren als auch für Lösch- und Lese-Operationen. Die Daten-Eingabe-/-Ausgabe-Logik 410 ist an einen Source-Dekoder/Y-Dekoder 411 angeschlossen. Der Source-Dekoder/Y-Dekoder 411 ist an die Bitleitungen 419 und die Source-Leitungen (nicht abgebildet) des Array 403 angeschlossen und gewährt Zugang zu dem Array für das Lesen und Programmieren.
Die peripheren Schaltungen beinhalten auch einen X-Dekoder 412, der Wortleitungs- und Blockauswahl-Treiber für das Array 403 umfaßt. Der X-Dekoder 412 ist an die Wortleitungen 413 und andere Steuerleitungen zum Zugriff auf Zeilen und Blöcke von Zellen in dem Floating-Gate-Speicheraary 403 angeschlossen. Die Adreß-Eingabe-/-Ausgabe-(I/O)-Logik 414 ist an den X-Dekoder 412 und über Leitung 415, Leitung 416 und Leitung 417 an den Y-Dekoder 411 angeschlossen. Ebenso ist die Adreß-I/O-Logik 414 an den Automaten 418 angeschlossen.
Das Substrat 400 beinhaltet auch Stromversorgungsschaltkreise 420. Die Stromversorgungsschaltkreise sind an eine externe Masse auf Leitung 421 und eine externe Versorgungsspannung VDD auf Leitung 422 angeschlossen. Die externe Versorgungsspannung VDD kann in bevorzugten Systemen im Bereich von ungefähr 2 Volt oder niedriger bis ungefähr 5 Volt liegen. Die Stromversorgungsschaltkreise 420 werden verwendet, um Masse, VDD, hohe positive und hohe negative Spannung an den Isolationswell 401, der Kanalwell 402, die Source- und Drain-Bereiche in dem Array 403 und die Wortleitungen 413 zu liefern, um die oben diskutierten Vorspannungsbedingungen für die Dreifach-Well-Architektur zu erreichen.
Daher beinhalten die Stromversorgungsschaltkreise 420 Spannungsteiler, Ladungspumpen und andere Schaltungen, die verwendet werden, um Vorspannungs-Spannungen zu erzeugen, um die Programmier-, Lösch-, Vorprogrammier- und Leseoperationen für die Speichereinrichtung zu treiben. Daher sind die Stromversorgungsschaltkreise 420 wie in 8 dargestellt an den X-Dekoder 412 auf Leitung 425 zum Steuern des Vorspannungsniveaus über die Wortleitungen 413 an den Steuer-Gates der Zellen in dem Array angeschlossen. Die Stromversorgungsschaltkreise 420 sind außerdem an den Source-Dekoder/Y-Dekoder 411 auf Leitung 429 angeschlossen um die Vorspannung an den Source- und Drain-Anschlüssen der Zellen über die Bitleitungen 419 zu steuern bzw. zu regeln. In alternativen Systemen kann das Source-Potential angelegt werden, und die Sources können durch spezielle Source-Vorspannungsleitungen unabhängig von den Bitleitungen hochohmig bzw. offen gemacht werden.
Die Stromversorgungsschaltkreise 420 sind mit dem Isolationswell 401 auf Leitung 427 verbunden. Die Stromversorgungsschaltkreise 420 sind mit der Mehrzahl von Kanalwells 402-1 bis 402-4 über die Versorgungsleitungen 428 verbunden, eine für jeden Kanalwell, die individuell steuerbar sind. Der Automat 418 steuert die Versorgungsschaltkreise, um die ausgewählten Kanalwells, den Isolationswell und andere Anschlüsse auf die geeignete Vorspannung zu bringen.
Wie in der Figur abgebildet ist der p-Typ-Kanalwell in 6 Einheiten 402-1 bis 402-4 gemäß der Architektur von 6 implementiert. Ein alternatives System beinhaltet die Architektur von 7, bei der eine einzelne Vorspannungsleitung für den Kanalwell benötigt wird.
9 stellt I_D und I_G gegen V_D, gemessen für eine 16M-Flashzellen-Einrichtung, dar. Die Vorspannung ist mit der Source im schwebenden bzw. floating Zustand, und mit negativen Vorspannungen, die an dem Substrat angelegt ist (V_B = –5, –6 V). Es wird ein extrem hohes Verhältnis für die Gate-Strominjektion von ungefähr 10^–2 erreicht. Es ist in 9 klar dargestellt, daß man I_G mit ungefähr 50 pA bei einem sehr kleinen Drain-Strom (I_D) von 5 nA erhält.
1 stellt eine n-Kanal-Flashzellen-Einrichtung mit Stapel-Gate, sowie das vorgeschlagene, neue Vorspannungsschema für Hochgeschwindigkeits-PGM mit niedrigem Strom dar. Eine Simulation wird auf Basis der ausgebildeten Strukturen der Einrichtung und des vorgeschlagenen Vorspannungsschemas durchgeführt.
Die 10A, 10B und 10C stellen die Übergangs-Charakteristiken bei PGM dar, die durch Simulation für eine Zelleinrichtung mit SC2e13DC1,5e13 (flache Zellen-SC/tiefe Zellen-DC-Dosen = 2 × 10¹³/cm² und 1,5 × 10¹³/cm²) berechnet sind. Negative Substratvorspannungen von –7 V, –7,5 V bzw. –8 V sind für die 10A, 10B bzw. 10C angelegt. Positive Gate-Vorspannungen, die an das Steuer-Gate angelegt sind, werden in einer Rampe von 6,5 V auf 10 V hochgefahren (V_CG = 6,5 V, hochgefahren auf 10 V). Die Hochfahrzeiten werden entsprechend der Größe der negativen Substratvorspannung (|V_B|) variieren. Je höher |V_B| ist, desto größer ist I_G, und desto schneller ist die PGM-Geschwindigkeit, so daß kleinere Hochfahrzeiten benötigt werden. Die optimierte Hochfahrzeit ist so spezifiziert, daß I_G und I_D während des Hochfahrens konstant gehalten werden. Für einen anderen Satz von Zellimplantat-Bedingungen: SC1e13DC3e13, sind die Übergangs-Charakteristiken bei PGM mit verschiedenen Hochfahrraten bzw. Rampengeschwindigkeiten in 11 abgebildet. Die PGM-Zeit ist als die Zeit definiert, die benötigt wird, um eine Floating-Gate-Ladung von 15 fC/μm, d. h. Q_FG = –15 fC/μm zu erzielen, und I_BBT.MAX ist der maximale Drain- Leckstrom bzw. -Fehlerstrom während des Hochfahrens. Die PGM-Zeit und I_BBT,MAX für alle geteilten Implantierungs-Bedingungen der geteilten Zelle mit verschiedenen Vorspannungsbedingungen und Hochfahrraten sind in Tabelle 3 zusammengefaßt.
Tabelle 3
<Notation>

SC:

Flaches Zellimplantat

DC:

Tiefes Zellimplantat

V_G und V_B:

Steuer-Gate- und Substrat-Vorspannungen

V_BD:

Gate-unterstützte Drain-zu-Substrat-Verbindungs-Ausfallspannung

Q_FG:

im Floating-Gate (FG) gespeicherte Ladungsdichte

I_BBT,MAX:

Maximaler BBT-Strom. d. h. maximaler Drain-Leck- bzw. -Fehlerstrom im Ausschaltzustand.

Die 12A, 12B und 12C stellen die I_D- und I_G-Charakteristiken während PGM dar, berechnet durch Simulation für eine Zelleinrichtung mit SC2e13DC1,5e13. Die Vorspannungsschemata wurden für die 10A–10C beschrieben. Offensichtlich ist für V_B = –8 V die optimierte Hochfahrzeit ungefähr 10 μs, um Überschwingen von I_D und I_G während des Hochfahrens von V_CG zu verhindern. 13 zeigt das Ergebnis für SC1e13DC3e13 mit V_B = –7,5 V. Die optimierte Hochfahrzeit ist ungefähr 20–50 μs. In Tabelle 4 sind I_D = I_BBT, I_G = I_HE und das Gate-Injektionsverhältnis für einige Sätze von Zellimplantatbedingungen zusammengefaßt. Die berechneten Gate-Injektionsverhältnisse liegen im Bereich von ungefähr 0,5 bis 1 × 10^–2, was mit den in 9 gezeigten gemessenen Ergebnissen konsistent ist.
Tabelle 4
<Notation>

I_BBT:

Maximaler BBT-Strom. d. h. Leck- bzw. Fehlerstrom im Ausschaltzustand

I_HE:

BBT-induzierter Injektionsstrom heißer Elektronen

N_S:

Dotierkonzentration an der Zellkanaloberfläche

N⁺ V_D:

An abrupten N⁺-Drain-Diffusionsbereich angelegte Drain-Vorspannung

DDV_S:

An den doppelt-diffundierten Source-Bereich angelegte Source-Vorspannung

Eine p-Typ-Alternative basiert auf p-Kanal-Zelleinrichtungen, in denen umgekehrte Vorspannung an einen P-Source- oder -Drain-Bereich angelegt wird. BBT tritt auf wegen der starken Bandkrümmung, die von der an die P-Source oder -Drain angelegte negative Vorspannung und die an das Gate angelegte positive Vorspannung begünstigt bzw. verstärkt wird. Man erkennt deutlich, daß BBT zur Erzeugung von Elektronen-Loch-Paaren und dem GIDL (Gate-induzierte-Drain-Leckage) genannten Drain-zu-Substrat-Leckstrom führt. Zum GIDL der p-Kanal-Einrichtung trägt der Löcherstrom bei, der durch die mit negativer Vorspannung versehenen Drain abfließt, während die zurückgelassenen Elektronen in das Gate injiziert werden können, das mit positiver Vorspannung versehen ist. Ein solcher Mechanismus, der für den Gate-Strom verantwortlich ist, wird BBT-induzierte Injektion heißer Elektronen (BBT-HEI) genannt. Zusammengefaßt tritt BBT-HEI nicht nur in n-Kanal-, sondern auch in p-Kanal-Einrichtungen auf. Man beachte hier, daß das Source-/Drain-Dotierprofil im allgemeinen durch eine Gauss-Funktion mit einem Diffusionsschwanz modelliert wird, in dem das Konzentrationsniveau in der Größenordnung von 1 × 10¹⁸ bis 1 × 10¹⁹ cm^–3 vorliegen muß.
Dementsprechend wird ein neuartiges Elektroneninjektionsschema für Flashspeicher-Zell-Einrichtungen bereitgestellt. Die durch Band-zu-Band-Tunneln BBT im Substrat induzierte Injektion heißer Elektronen wird genutzt, um einen Programmiervorgang mit niedrigem Strom, niedriger Spannung bzw. Leistung, hoher Geschwindigkeit und frei von Injektion heißer Löcher zu realisieren. Eine Programmiergeschwindigkeit von ungefähr 10 bis 15 Mikrosekunden pro Byte oder kleiner kann mit extrem niedrigem Leckstrom von weniger als einem Mikroampere pro Byte erreicht werden. Somit ermöglichen die bevorzugten Ausführungsformen der vorliegenden Erfindung extrem hohe Programmiergeschwindigkeit von zum Beispiel 15 Nanosekunden pro Byte mit einem Leckstrom über den gesamten Chip von weniger als einem Milliampere, wenn parallele Programmierung mit einem Kilobyte verwendet wird. Eine Gate-Vorspannung von nicht mehr als 10 Volt, 0 Drain-Vorspannung und eine umgekehrte Substratvorspannung von weniger als die Durchbruchspannung des Übergangs wird als die Vorspannungs-Konfiguration für dieses neue Schema eingesetzt. Wegen des kleinen Spannungsabfalls über das Oxid, der für dieses neue Programmierschema benötigt wird, wird die Belastung des Oxids verglichen mit Ansätzen nach dem Stand der Technik zum großen Teil abgebaut. Ferner werden automatisch die Zuverlässigkeitsprobleme gelöst, die von den durch Belastung induzierten Oxideinfangstellen in dem Tunneloxid bei Ansätzen nach dem Stand der Technik herrühren. Darüber hinaus verhindert die umgekehrte Substratvorspannung, die für dieses neue Schema verwendet wird, nicht nur die Injektion heißer Löcher, sondern verbessert auch die Effizienz der Injektion heißer Elektronen. Somit erhält man eine hoch-zuverlässige Zelle mit sehr hoher Programmiergeschwindigkeit.
Die vorstehende Beschreibung einer bevorzugten Ausführungsform der Erfindung wurde für Zwecke der Veranschaulichung und Beschreibung präsentiert. Sie ist nicht dazu gedacht, erschöpfend zu sein oder die Erfindung auf die genauen offenbarten Formen einzuschränken. Offensichtlich liegen viele Abwandlungen und Veränderungen für die auf diesen Gebiet erfahrenen Fachleute auf der Hand.

Claims

Verfahren zum Induzieren eines Stroms von Elektronen in ein Floating-Gate (potentialfreies Gate) eines Transistors mit Floating-Gate in einem Halbleiterkörper (12), der dafür ausgelegt ist, ein Vorspannpotential aufzunehmen, wobei der Halbleiterkörper sich auf einem Halbleitersubstrat (10) befindet und von diesem durch eine Isolationsstruktur (11) zwischen dem Halbleiterkörper und dem Halbleitersubstrat isoliert ist, wobei der Transistor mit Floating-Gate einen Kanal, eine Source (13) und eine Drain (14) in dem Halbleiterkörper hat und ein Floating-Gate (15) sowie ein Steuergate (17) hat, wobei das Verfahren die Schritte aufweist: Induzieren eines Band-zu-Band-Tunnelstroms von dem Halbleiterkörper entweder zu der Source oder zu der Drain in der Nähe des Kanals durch Anlegen eines Referenzpotentials (V_D, V_S) an entweder der Source oder der Drain und als Vorspannpotential Anlegen einer negativen Vorspannung (V_B), die geringer ist als die Durchbruchspannung eines Übergangs zwischen der Source, der Drain oder des Kanals zu dem Halbleiterkörper, und Anlegen einer positiven Vorspannung an dem Steuergate, um eine Injektion heißer Elektronen in das Floating-Gate zu induzieren.
Verfahren nach Anspruch 1, welches das Potentialfreimachen des jeweils anderen der Source oder der Drain umfaßt, um einen Strom von der Source zu der Drain durch den Kanal zu verhindern.
Verfahren nach Anspruch 1 oder 2, wobei das Referenzpotential, welches an der Source oder der Drain angelegt wird, etwa 0 V beträgt.
Verfahren nach einem der vorstehenden Ansprüche, wobei der Schritt des Induzierens eines Band-zu-Band-Tunnelns umfaßt: Anlegen des Referenzpotentials von etwa 0 V an der Drain und Anlegen der negativen Vorspannung von etwa –4 V bis –8 V an dem Halbleiterkörper.
Verfahren nach einem der vorstehenden Ansprüche, wobei der Schritt des Induzierens des Band-zu-Band-Tunnelns umfaßt: Anlegen des Referenzpotentials von etwa 0 V an der Drain und Anlegen der negativen Vorspannung von etwa –4 V bis –6 V an dem Halbleiterkörper und dafür Sorgen, daß die am Steuergate angelegte positive Vorspannung in einen Bereich von etwa +6 V bis etwa +10 V fällt.
Verfahren nach einem der vorstehenden Ansprüche, wobei der Schritt des Induzierens von Band-zu-Band-Tunneln umfaßt, daß ein Strom durch entweder die Source oder die Drain in einem Bereich von etwa 1 bis 10 Nanoampere verursacht wird.
Verfahren nach Anspruch 6, wobei der Schritt des Induzierens des Band-zu-Band-Tunnelns umfaßt, daß ein Heißelektronenstrom bewirkt wird, der etwa 0,5 bis 1% des Band-zu-Band-Tunnelstroms beträgt.
Verfahren nach einem der vorstehenden Ansprüche, wobei der Schritt des Anlegens der positiven Vorspannung an dem Steuergate das rampenartige Hochfahren der positiven Vorspannung während eines Zeitintervalls von 5 bis 100 Mikrosekunden von einem Anfangsniveau zu einem Endniveau umfaßt.
Speichereinrichtung mit Floating-Gate, welche aufweist: einen Halbleiterkörper (12), der eine erste Konzentration eines ersten Typs eines Dotiermittels enthält und der sich auf einem Halbleitersubstrat (10) befindet und von diesem durch eine Isolationsstruktur (11) zwischen Halbleiterkörper und Halbleitersubstrat isoliert ist, eine Source (13) in dem Halbleiterkörper, die eine erste Konzentration eines zweiten Typs eines Dotiermittels enthält, eine Drain (14) in dem Halbleiterkörper, die eine zweite Konzentration des zweiten Typs von Dotiermitteln enthält, einen Kanal in dem Halbleiterkörper zwischen der Source und der Drain, wobei der Kanal eine Konzentration des ersten Dotiermittels in einem Bereich von etwa 1 × 10¹⁸/cm³ oder höher in der Nähe der Oberfläche des Kanals enthält, und Einrichtungen, um einen Band-zu-Band-Tunnelstrom von dem Halbleiterkörper entweder zu der Drain oder der Source in der Nähe des Kanals zu induzieren, indem ein Referenzpotential (V_D, V_S) entweder an der Source oder der Drain angelegt wird, und als Vorspannpotential Anlegen einer negativen Vorspannung (V_B), die geringer ist als eine Übergangsdurchbruchspannung eines Übergangs zwischen entweder der Source, der Drain oder dem Kanal zu dem Halbleiterkörper, und Anlegen einer positiven Vorspannung an dem Steuergate, um eine Heißelektroneninjektion in ein Floating-Gate (15) zu induzieren.
Floating-Gate-Transistor nach Anspruch 9, wobei der Halbleiterkörper einen Well ("Grube") aufweist, welcher die erste Konzentration des ersten Typs von Dotiermittel aufweist, wobei der Well innerhalb der Isolationsstruktur liegt, die einen tieferen Well aufweist, welcher eine Konzentration des zweiten Typs von Dotiermittel in einem Halbleitersubstrat hat, welches eine Konzentration des ersten Typs von Dotiermittel aufweist.
Floating-Gate-Speichereinrichtung nach Anspruch 9 oder 10, wobei der erste Typ des Dotiermittels ein p-Typ-Dotiermittel aufweist und der zweite Typ eines Dotiermittels ein n-Typ-Dotiermittel aufweist.
Floating-Gate-Speichereinrichtung nach einem der Ansprüche 9 bis 11, wobei der Halbleiterkörper Silizium aufweist.
Floating-Gate-Speichereinrichtung nach einem der Ansprüche 9 bis 12, wobei die Konzentration des ersten Typs von Dotiermittel in dem Kanal innerhalb eines Bereiches von etwa 0,2 Mikrometer von der Oberfläche des Kanals in einen Bereich von etwa 1 × 10¹⁸/cm³ oder höher fällt.
Verfahren zum Herstellen einer Speichereinrichtung mit Floating-Gate, welches die Schritte aufweist: Ausbilden eines Halbleiterkörpers (12), der ein erstes Dotiermittel enthält, auf einem Halbleitersubstrat (10) und isoliert gegenüber diesem Halbleitersubstrat, welches ein dotiertes Halbleitersubstrat eines ersten Leitfähigkeitstyps aufweist, durch Implantieren eines Dotiermittels eines zweiten Dotiermitteltyps relativ tief, um einen tiefen Well (11) eines zweiten Leitfähigkeitstyps in dem Substrat auszubilden, und Implantieren eines Dotiermittels des ersten Dotiermitteltyps, um als Halbleiterkörper einen Well des ersten Leitfähigkeitstyps in dem tiefen Well auszubilden, Implantieren des zweiten Dotiermitteltyps in Source- und Drain-Bereichen (13, 14) in dem Halbleiterkörper, Implantieren des ersten Typs von Dotiermittel in dem Halbleiterkörper in einem Kanalbereich zwischen den Source- und Drain-Bereichen, so daß eine Konzentration des ersten Typs von Dotiermittel in der Nähe einer Oberfläche des Kanalbereichs ausreichend ist, um einen Band-zu-Band-Tunnelstrom zwischen dem Halbleiterkörper und entweder dem Source- oder dem Drain-Bereich zu verstärken, und Ausbilden eines Tunnel-Dielektrikums (16) über dem Kanalbereich und eines Übergangs zu einem der Source- und Drainbereiche, eines potentialfreien (Floating-)Gates (15) über dem Tunnel-Dielektrikum, eines zweiten Dielektrikums (18) über dem Floating-Gate und eines Steuergates (17) über dem zweiten Dielektrikum.
Verfahren nach Anspruch 14, wobei der Schritt des Implantierens des ersten Typs von Dotiermittel in dem Halbleiterkörper umfaßt: Implantieren von Dotiermitteln des ersten Leitfähigkeitstyps mit einer Konzentration in der Größenordnung von 10¹³/cm² bei einer Energie zwischen etwa 70 keV und 40 keV in dem Kanal, und Implantieren von Dotiermitteln des ersten Leitfähigkeitstyps mit einer Konzentration in der Größenordnung von 10¹³/cm² bei einer Energie zwischen etwa 100 keV und 150 keV.
Verfahren nach einem der Ansprüche 14 oder 15, wobei die Konzentration des ersten Typs von Dotiermittel in der Nähe einer Oberfläche des Kanals in einen Bereich von etwa 1 × 10¹⁸/cm³ oder höher fällt.
Verfahren nach einem der Ansprüche 14 bis 16, wobei die Konzentration des ersten Typs von Dotiermittel in der Nähe einer Oberfläche des Kanals innerhalb etwa 0,2 Mikrometer von der Oberfläche des Kanals in einen Bereich von etwa 1 × 10¹⁸/cm³ oder höher fällt.