DE19910890A1

DE19910890A1 - Split Gate-MOS-Transistor

Info

Publication number: DE19910890A1
Application number: DE19910890A
Authority: DE
Inventors: Albert Bergemont
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1998-03-18
Filing date: 1999-03-11
Publication date: 1999-10-14
Also published as: US6118157A; KR100328551B1; KR19990077883A

Abstract

Ein MOS-Splitgate-Transistor umfaßt zwei getrennte, jedoch sich teilweise überlappende Gates, um das elektrische Feld in der Nähe des Drain-Kanal-Grenzflächenbereichs zu verringern, wodurch sich eine erhöhte gategesteuerte Diodendurchbruchsspannung ergibt.

Description

Viele integrierte Schaltkreise (ICs) benötigen für ihren Betrieb eine hohe Spannung. Zu die sen ICs gehören die sogenannten nicht flüchtigen Speicher-ICs, einschließlich EPROMs, EE- PROMs und Flash-EPROMs. In einem nicht flüchtigen Speicher-IC wird eine hohe Span nung, die entweder intern erzeugt oder extern vorgesehen wird, benötigt, um die Speichertran sistoren, die zum Speichern von Daten verwendet werden, zu programmieren oder zu löschen.

In den vergangenen Jahren entstand das Bedürfnis, verschiedene Funktionsklassen zu inte grieren, für die noch bis vor kurzem mehrere verschiedene ICs notwendig waren. Die Kombi nation dieser Funktionen, die von verschiedenen ICs ausgeführt werden, in einem einzigen IC erfordert die Entwicklung neuer Transistorstrukturen, die unter verschiedenen Vorspannungs bediengungen arbeiten können. ICs, welche sowohl nicht flüchtige Speichereinrichtungen, z. B. Speichertransistoren und die unterstützenden Schaltkreise, sowie Schaltungen enthalten, welche verschiedene analoge und digitale Funktionen ausführen, sind heute auf dem Markt erhältlich. Ferner verwendet eine neue Generation von ICs Flash-EPROM-Speichertransisto ren zum Programmieren oder Löschen einer programmierbaren Logik, die innerhalb dessel ben ICs ausgebildet ist.

In den meisten derartigen ICs liegen einer oder mehrere MOS-Transistoren mit P-Kanal oder N-Kanal üblicherweise in dem Pfad, der eine hohe Spannung zu den Speichertransistoren bringt. MOS-Transistoren werden in dem Hochspannungspfad verwendet, um während eines Programmier/Löschzyklus entweder die hohe Spannung an den Speichertransistor anzulegen oder zu verhindern, daß die hohe Spannung an ihn angelegt wird. Wenn ein MOS-Transistor mit N-Kanal verwendet wird, um zu verhindern, daß eine hohe positive Spannung an einen Speichertransistor angelegt wird, muß er die hohe Spannung aushalten können, die an seinen Drainanschluß angelegt wird, ohne in einen gategesteuerten (gated) Diodendurchbruchsbe reich zu kommen.

Fig. 1 zeigt die Vorspannungsbedingung, die ein MOS-Transistor 10 mit N-Kanal erfährt, wenn er zum Sperren einer hohen Spannung 30 verwendet wird, die an sein Drainanschluß 24 angelegt wird. Wie man in Fig. 1 sehen kann, sind ein Gateanschluß 22 und ein Sourcean schluß 26 des Transistors 10 mit Masse verbunden, während eine Hochspannung 30 an den Drainanschluß 24 des Transistors angelegt wird.

Um zu verhindern, daß der Transistor 10 in einen gategesteuerten Diodendurchbruchsbereich kommt, muß das elektrische Feld in der Nähe der Grenzfläche zwischen dem Drain 14 und dem Kanal 18 reduziert werden.

Ein Verfahren zum Reduzieren des elektrischen Feldes in der Nähe der Drain- Kanalgrenzfläche besteht darin, das Potential am Gate 12 anzuheben. In Fig. 2A wird z. B. eine Spannungsversorgung 40 verwendet, um das Potential des Gateanschlusses 22 anzuheben. Fig. 2B zeigt den Effekt der Zunahme der Gate-Source-Spannung V_gs des MOS-Transistors 10 mit N-Kanal anhand der gategesteuerten Diodendurchbruchs-Spannungskennlinien des Transistors. In Fig. 2B bezeichnet die x-Achse die Drain-Source-Spannung V_ds, und die y- Achse bezeichnet den Drainstrom I_ds, der durch den Drainanschluß 24 fließt. Drei Graphen des Drainstromes als Funktion der Drainspannung sind in Fig. 2B dargestellt, wobei jeder Graph eine andere Gate-Source-Spannung V_gs wiedergibt. Wie man aus Fig. 2B sehen kann, nimmt die Größe der gategesteuerten Diodendurchbruchsspannung BV zu, wenn die Größe der Gate-Source-Spannung V_gs zunimmt (d. h. BV3 ist größer als BV2). Die Zunahme der Gate-Source-Spannung V_gs bewirkt jedoch, daß der Transistor 10 einschaltet, so daß der Transistor 10 als Schalteinrichtung für hohe Spannungen unbrauchbar wird.

Wenn ein herkömmlicher MOS-Transistor mit P-Kanal oder N-Kanal während längerer Zeit einer hohen Spannung ausgesetzt ist, führt dies zu unerwünschten Effekten. Insbesondere be wirkt ein hohes elektrisches Feld in einem Transistorkanalbereich in der Nähe des Drain, das Elektronen aus dem Kanal in das Gateoxid injiziert werden. Dieses Phänomen, das allgemein als "Effekt heißer Elektronen" bekannt ist, führt zu vielen Langzeitproblemen, z. B. einer Verschlechterung der Transistorfunktion und einer geringeren Zuverlässigkeit. Die durch die hohe Spannung verursachten Probleme werden größer, wenn die Abmessungen des Transi stors abnehmen.

Techniken, die entwickelt wurden, um das hohe elektrische Feld in der Nähe der Drain- Kanalgrenzfläche zu reduzieren, um die gategesteuerte Diodendurchbruchsspannung zu erhö hen und den Effekt der heißen Elektronen zu reduzieren, modifizieren üblicherweise die Do tierungskonzentration des Drains, um eine allmählichere und reduzierte Dotierungskonzentra tion an der Drain-Kanalgrenzfläche zu erzeugen. Zwei solche Techniken, die im Stand der Technik verbreitet sind, sind die Technik mit leicht dotiertem Drain (LDD) und die Technik mit doppeldiffundiertem Drain (DDD).

Fig. 3 zeigt einen MOS-Transistor 30 des Standes der Technik, der LDD-Bereiche 12 um faßt und z. B. in "VLSI TECHNOLOGY" von S.M. Sze, veröffentlicht von McGraw-Hill International, 1988, Seiten 482-483 beschrieben ist. Die Dotierungskonzentration in n LDD- Bereichen 12 ist einige Größenordnungen kleiner als die in n+ Bereichen 14. Die Reduktion des elektrischen Feldes in der Nähe des Drain-Kanalbereichs (oder des Source- Kanalbereichs), die sich aufgrund der Reduktion der Dotierungskonzentration in der Nähe der Drain-Kanalgrenzfläche ergibt, führt zu einer Zunahme der gategesteuerten Diodendurch bruchsspannung des Transistors 30.

Ein Nachteil des Transistors 30 ist, daß er zusätzliche Maskierungs- und Implantationsschritte benötigt, um die LDD-Bereiche 12 auszubilden.

Fig. 4 zeigt einen Transistor 40, der ein DDD aufweist, um das elektrische Feld zu senken und dadurch die gategesteuerte Diodendurchbruchsspannung zu erhöhen, wie in der USA 4,851,360 von Haken et al. beschrieben ist. Wie in Fig. 4 gezeigt, umfassen die Source- und Drainbereiche des Transistors 40 zwei Diffusionsbereiche 14 und 18. Um die doppeldiffun dierten Bereiche 14 und 18 zu bilden, wird eine erste Maske verwendet, um in den Bereichen 14 Phosphor zu implantieren. Danach wird unter Verwendung derselben Maske in demselben Bereich Arsen implantiert, und danach wird die Implantation ausgeheizt. Da die Phosphor atome ein größeres Diffusionsvermögen haben als die Arsenatome, diffundieren sie während des Ausheizens der Implantation seitlich und bilden die Bereiche 18, die eine niedrigere Do tierungskonzentration haben als die benachbarten Bereiche 14.

Ein Nachteil des Transistors 40 ist, daß DDD-Bereiche 14 die Kapazitäten des Source/Drain- Übergangs erhöhen. Diese Zunahme der RC-Zeitkonstanten, welche durch die Zunahme der Kapazitäten der Source/Drain-Übergänge verursacht wird, führt zu längeren Laufzeitverzöge rungen und einem langsameren Arbeiten der Schaltungen, welche den Transistor 40 verwen den.

Ein weiterer Nachteil des Transistors 40 ist, daß er einen zusätzlichen Implantationsschritt benötigt, um die DDD-Bereiche zu bilden.

Der Splitgate-MOS-Transistor für hohe Spannungen gemäß der Erfindung weist ein redu ziertes elektrisches Feld in der Nähe des Bereiches der Drain-Kanalgrenzfläche und somit eine erhöhte gategesteuerte Diodendurchbruchsspannung auf. Der Splitgate-Transistor weist zwei getrennte, diskrete, jedoch teilweise überlappende Gates auf. Ein erstes Gate liegt teil weise über dem Source-Bereich und erstreckt sich entlang eines Teils des Kanals in einen Bereich, der über dem Kanalbereich liegt. Ein zweites Gate liegt teilweise über dem Drain- Bereich und erstreckt sich entlang des verbleibenden Teils des Kanalbereichs.

Der Splitgate-MOS-Transistor für hohe Spannungen macht keinen zusätzlichen Herstellungs schritt erforderlich, wenn er mit einem üblichen Doppel-Poly-Herstellungsverfahren aufge baut wird.

Die Erfindung ist dem folgenden anhand bevorzugter Ausführungsformen mit Bezug auf die Zeichnung näher erläutert. In den Figuren zeigt:

Fig. 1 einen MOS-Transistor mit N-Kanal, der so korfiguriert ist, daß er eine an seinen Drainanschluß angelegte hohe Spannung sperrt;

Fig. 2A zeigt einen MOS-Transistor mit N-Kanal, dessen Gate- und Drainanschlüsse mit einer positiven Spannungsversorgung verbunden sind und dessen Source- und Substratanschlüsse mit Masse verbunden sind.

Fig. 2B zeigt den Effekt der Erhöhung der Gate-Source-Spannung des MOS-Transistors mit N-Kanal der Fig. 2A auf die Kennlinie der gategesteuerten Diodendurch bruchsspannung des Transistors;

Fig. 3 zeigt einen MOS-Transistor mit N-Kanal des Standes der Technik mit einem leicht diffundierten Drain; Fig. 4 zeigt einen MOS-Transistor mit N-Kanal des Standes der Technik mit einem doppeldiffundierten Drain;

Fig. 5 zeigt einen Hochspannungs-MOS-Splitgate-Transistor mit N-Kanal gemäß der Erfindung; Fig. 6 zeigt einen Hochspannungs-MOS-Splitgate-Transistor mit P-Kanal gemäß der Erfindung;

Fig. 7 zeigt einen Hochspannungs-MOS-Splitgate-Transistor mit N-Kanal, der so kon figuriert ist, daß er eine an seinen Drainanschluß angelegte hohe Spannung sperrt;

Fig. 8 zeigt einen Hochspannungs-MOS-Splitgate-Transistor mit N-Kanal, der so kon figuriert ist, daß er eine an seinen Drainanschluß angelegte hohe Spannung durchläßt.

Wie in Fig. 5 gezeigt, umfaßt ein MOS-Splitgate-Transistor, der für hohe Spannungen ge eignet ist, oder Hochspannungs-MOS-Splitgate-Transistor 100 mit N-Kanal gemäß der Erfin dung eine N-Source 102, ein N-Drain 104, ein P-Substrat 106, ein Gateoxid 108, einen ersten Kanalbereich 114, einen zweiten Kanalbereich 116, ein erstes Polysiliziumgate 110 und ein zweites Polysiliziumgate 112. Die Polysiliziumgates 110 und 112 überlappen einander teil weise, um einen Überlappungsbereich 138 zu bilden, der mit einem dielektrischen Material gefüllt ist, z. B. mit Siliziumdioxid. Der Überlappungsbereich 138, der durch eine Unterseite des Polysiliziums 112 und einer Oberseite des Polysiliziums 110 eingegrenzt wird, gewährlei stet, daß zwischen der Source 102 und dem Drain 104 ein kontinuierlicher Kanal gebildet wird, wenn er benötigt wird.

Der Transistor 100 benötigt keine zusätzlichen Bearbeitungsschritte, wenn er mit einem übli chen Herstellungsverfahren für nicht flüchtige Speicher hergestellt wird, die aus integrierten Schaltungen (ICs) mit Doppelpolysiliziumgate aufgebaut sind. Die Polysiliziumgates 110 und 112 werden hergestellt und strukturiert, nachdem die erste und die zweite Polysiliziumschicht mit einem Standardherstellungsverfahren für nicht flüchtige Speicher-ICs mit Doppelsilizi umgates aufgebracht wurden. Der Transistor 100 eignet sich daher ideal zur Verwendung als ein Hochspannungsschalter in einem nicht flüchtigen Speicher-IC.

Fig. 6 zeigt einen Hochspannungs-PMOS-Splitgate-Transistor 200 gemäß der Erfindung. Der PMOS-Transistor umfaßt eine P-Source 102, einen P-Drain 104, ein N-Substrat 106, ein Gateoxid 108, einen ersten Kanalbereich 114, einen zweiten Kanalbereich 116, ein erstes Po lysiliziumgate 110 und ein zweites Polysiliziumgate 112. Die Polysiliziumgates 110 und 112 überlappen einander teilweise, um einen überlappungsbereich 138 zu bilden, der von einer Unterseite des Polysiliziums 112 und einer Oberseite des Polysiliziums 110 eingegrenzt wird und mit einem dielektrischen Material gefüllt ist, z. B. mit Siliziumdioxid. Man wird verste hen, daß die folgende Erläuterung für Hochspannungs-Splitgate-MOS-Transistoren sowohl mit N-Kanal als auch mit P-Kanal gilt, so daß hier nur der Betrieb der Transistoren mit N- Kanal erläutert werden muß.

Fig. 7 zeigt die Spannungen, die an den Transistor 110 angelegt werden, wenn er in einem Hochspannungspfad, z. B. einem Programmierpfad, eines Speichertransistors (nicht gezeigt) liegt, der während eines Programmierzyklus nicht programmiert werden soll, so daß der Tran sistor 100 verhindern muß, daß die hohe Spannung an den Speichertransistor angelegt wird. Wenn er so konfiguriert ist, daß er die hohe Spannung sperrt, sind die üblichen Spannungen, welche an die verschiedenen Anschlüsse des Transistors 100 angelegt werden, wie folgt: Die Spannungsversorgung 150, die üblicherweise auf 12 Volt liegt, wird an den Drainanschluß 118 angelegt; die Spannungsversorgung 170, die üblicherweise 0 Volt beträgt, wird an den Sourceanschluß 122, den Substratanschluß 130 und den ersten Gateanschluß 134 angelegt; die Spannungsversorgung 160, die üblicherweise 5 Volt beträgt, wird an den zweiten Gatean schluß 136 angelegt. Die obigen Vorspannungen setzen den Transistor 100 in einen Zustand, der im Stand der Technik üblicherweise als ein Gate-Dioden-Konfigurationsmodus bekannt ist.

Der Transistor 100 sperrt, wie in Fig. 7 gezeigt, die an seinen Drainanschluß 118 angelegte hohe Spannung 150, während der gategesteuerte Diodendurchbruch vorteilhaft verhindert wird. Die an den Gateanschluß 136 angelegte Spannungsversorgung 160 invertiert den Ka nalbereich 114, wodurch das elektrische Feld in der Nähe des Drain-Kanal-Grenzflächen bereichs reduziert wird. Als eine Folge nimmt die gategesteuerte Diodendurchbruchsspan nung zu, so daß der Transistor 100 die hohe Spannung 150 aushalten kann, ohne in den gate gesteuerten Diodendurchbruchsbereich zu kommen. Da das Gate 110 auf 0 Volt gehalten wird, ergibt sich der Vorteil, daß der Kanalbereich 114 nicht invertiert wird, so daß der Tran sistor 100 ausgeschaltet bleibt.

Fig. 8 zeigt die Spannungen, die an den Transistor 100 angelegt werden, wenn er in einem Hochspannungspfad liegt, z. B. in einem Programmierpfad eines Speichertransistors (nicht gezeigt), der während eines Programmierzyklus programmiert werden soll, so daß der Transi stor 100 die hohe Spannung zu dem Speichertransistor durchlassen muß. Wie man in Fig. 8 sieht, sind die Spannungen, welche an die verschiedenen Anschlüsse des Transistors 100 an gelegt werden, wenn er als eine Einrichtung zum Durchlassen einer hohen Spannung arbeitet, wie folgt: Die Spannungsversorgung 150, die üblicherweise auf 12 Volt liegt, wird an den Drainanschluß 118 und an den ersten und den zweiten Gateanschluß 134 und 136 angelegt; die Spannungsversorgung 170, die üblicherweise 0 Volt beträgt, wird an den Substratanschluß 130 angelegt. Der Sourceanschluß 122 ist mit einem Schaltkreis verbunden, der die hohe Spannung an die Speichertransistoren (nicht gezeigt) abgibt.

Wie in Fig. 8 gezeigt, ist der Transistor 100 so konfiguriert, daß er in dem normalen aktiven Modus arbeitet. Die an die Gateanschlüsse 134 und 136 angelegte Spannungsversorgung in vertiert die Kanalbereiche 114 und 116, wodurch ein Leitungspfad zwischen den Source- und Drainanschlüssen des Transistors gebildet wird. Der so konfigurierte Transistor 100 läßt die Hochspannung 100 von seinem Drainanschluß 118 zu seinem Sourceanschluß 122 durch.

Der Splitgate-MOS-Transistor reduziert vorteilhaft das elektrische Feld in der Nähe seines Drain-Kanal-Grenzflächenbereichs, ohne daß er weitere Verarbeitungsschritte benötigt, wenn er mit einem üblichen Doppelpolysilizium-CMOS-Verfahren hergestellt wird, so daß sein Aufbau keine zusätzlichen Kosten verursacht. Die Reduktion des elektrischen Feldes verhin dert, daß der Transistor in den gategesteuerten Diodendurchbruchsbereich läuft, wenn der Transistor als Bauteil zum Schalten hoher Spannungen verwendet wird.

Der Splitgate-MOS-Transistor minimiert vorteilhaft die durch heiße Elektronen verursachten Effekte und genießt somit eine geringere Leistungsverschlechterung und eine größere Zuver lässigkeit.

Claims

1. MOS-Splitgate-Transistor mit
einem Sourcebereich (102);
einem Drainbereich (104);
einem Substratbereich (106), der einen Kanalbereich definiert, der den Sourcebereich und den Drainbereich trennt;
einem ersten Gate (110), das über einem Teil des Sourcebereichs liegt und sich entlang eines Teils des Kanalbereichs erstreckt;
einem zweiten Gate (112), das über einem Teil des Drainbereichs liegt und sich ent lang eines verbleibenden Teils des Kanalbereichs erstreckt, wobei das erste Gate und das zweite Gate sich teilweise überlappen; und
einem dielektrischen Material, das die Gates voneinander und von dem Substrat trennt.

2. MOS-Transistor nach Anspruch 1, bei dem das erste und das zweite Gate (110, 112) Polysilizium aufweisen.

3. MOS-Transistor nach Anspruch 1 oder 2, bei dem der Überlappungsbereich zwischen dem ersten Gate (110) und dem zweiten Gate (112) von einem Abschnitt des zweiten Gates eingegrenzt wird, der auf einer Ebene über dem ersten Gate liegt.

4. MOS-Transistor nach Anspruch 3, bei dem der Kanalbereich unter dem zweiten Gate (112) immer invertiert bleibt.