DE2904812A1 - Halbleiteranordnung - Google Patents

Halbleiteranordnung

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Description

  • Beschreibung
  • Die Erfindung betrifft eine Halbleiteranordnung, insbesondere für eine integrierte Speicherschaltung, in der Isolierschicht-Feldeffekttransistoren (IGFET's) vorgesehen sind.
  • Herkömmliche integrierte Speicherschaltungen, beispielsweise Random-Speicher, die eine integrierte komplementäre Metall-Oxid-Halbleiterschaltung (CMOS-IC) umfassen, sind in der in Fig. 1 dargestellten Weise aufgebaut. Wie Fig. 1 zeigt, sind in einem p-leitenden Trog (der aus einer eindiffundierten Schicht oder einer Epitaxialschicht besteht), und der in einem n-leitenden Siliciumsubstrat ausgebildet ist, eine n-leitende Drain-Schicht 7, eine n-leitende Source-Schicht 8 und eine Gate-Elektrode 16 vorgesehen, so dass ein n-Kanal-NOSFET gebildet wird. Ausserhalb des Trogs 3 sind eine p-leitende Drain-Schicht 5, eine pleitende Source-Schicht 4 und eine Gate-Elektrode 15 vorgesehen, so dass ein p-Kanal-NOSFET gebildet wird.
  • Diese n- und p-Kanal-N0SFETs bilden eine sogenannte komplementäre MOS-Schaltung (CMOS-Inverterschaltung), die als eine Komponente einer peripheren CN0S-IC-Schaltung in Speicherschaltungen (von denen nur eine in Fig. 1 dargestellt ist) verwendet wird. Die Speicherzellen umfassen im p-leitenden Trog 3 n-leitende Schichten 10, 11, 12, 13, Transfergate-Elektroden 17, 20 und Speicherkapazitäten 18, 19, wobei die Elemente 10, 11, 17, 18 eine sogenannte Ein-Transistor-Dynamik-Speicherzelle für ein Bit, und die Elemente 12, 13, 19, 20 eine weitere solche Speicherzelle für einen weiteren Bit bilden (in Fig. 1 sind nur zwei derartiger Speicherzellen dargestellt, obgleich eine grössere Anzahl an Speicherzellen normalerweise vorgesehen sind). Weiterhin sind Datenleitungen 21 und 25, sowie Wortleitungen 22 und 24 vorgesehen. Uber eine p-leitende Schicht 9 liegt der p-leitende Trog 3 spannungsmässig fest an Massepotential V#d.Uber eine nleitende Schicht 6 liegt das Substrat 1 an einer Versorgungsspannung VDD. n-leitende Schichten 14 und 30 bilden zusammen mit einer Gate-Elektrode 26 einen n-Kanal-MOSFET, der in den peripheren NP40S-I C-Schaltungen (von denen nur eine in Fig. 1 dargestellt ist) vorgesehen ist.
  • Ein die periphere Schaltung bildender Abschnitt 100 umfasst die CMOS-Inverterschaltung. Weiterhin ist ein Speicherzellenabschnitt 101 und ein Abschnitt 102 der peripheren NMOS-IC-Schaltung dargestellt.
  • Wenn die zuvor beschriebene Anordnung eine integrierte Speicherschaltung oder eine hochintegrierte Speicherschaltung (LSI) bilden, weil der n-Kanal-flOSFET des die periphere Schaltung bildenden Abschnitts und die Speicherzellen im selben p-leitenden Trog 3 ausgebildet sind, tritt ein schwerwiegendes Problem insofern auf, als ein Rauschen oder Störsignale, das bzw. die in den peripheren Schaltungen, in denen die Signalamplitude gross ist, erzeugt wird, die Speicherzelle nachteilig beeinflussen, in der die Signalamplituden sehr klein sind. Dadurch ergibt sich ein unzuverlässiger, nicht stabiler Speicherbetrieb.
  • Der Erfindung liegt daher die Aufgabe zugrunde, eine Halbleiteranordnung zu schaffen, die einen zuverlässigeren, stabileren Speicherbetrieb als herkömmliche Speicheranordnungen ermöglicht, so dass die Nachteile herkömmlicher Halbleiteranordnungen vermieden werden können.
  • Diese Aufgabe wird erfindungsgemäss mit der in Anspruch 1 angegebenen Halbleiteranordnung gelöst.
  • Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
  • Erfindungsgemäss ist ein Speicherzellenabschnitt, in dem Elemente für die Speicherzellen vorgesehen sind, in einem ersten, in einem Halbleitersubstrat ausgebildeten ersten Trogbereich vorhanden, und ein die periphere Schaltung bildender Abschnitt, in dem Elemente für die peripheren Schaltungen vorgesehen sind, ist ausserhalb des ersten Trogbereichs oder in einem weiteren Trogbereich ausgebildet. Der erste Trogbereich wird auf eine vorgegebene Spannung gelegt.
  • Die vorliegende Erfindung schafft also eine Halbleiteranordnung, insbesondere eine integrierte Speicherschaltung, die Isolierschicht-Feldeffekttransistoren enthält und eine zuverlässige, stabile Speicherwirkung ermöglicht.
  • Ein Speicherzellenabschnitt und ein eine periphere Schaltung bildender Abschnitt sind integral in einem Halbleitersubstrat ausgebildet.
  • Die Erfindung wird nachstehend anhand der Zeichnungen beispielsweise näher erläutert. Es zeigen: Fig. 1 einen Querschnitt durch eine herkömmliche Halbleiteranordnung mit einer komplementären MOSFET-Schaltung als periphere Schaltung, Fig. 2 einen Querschnitt durch eine Ausführungsform der erfindungsgemässen Halbleiteranordnung und Fig. 3 einen Querschnitt durch eine weitere Ausführungsform der erfindungsgemässen Halbleiteranordnung.
  • Fig. 2 zeigt den Aufbau nach einer Ausführungsform der erfindungsgemässen Halbleiteranordn ung. Ein Hauptmerkmal der vorliegenden Erfindung besteht darin, dass ein n-Kanal-MOSFET, der als eine Komponente der peripheren Schaltungen verwendet wird, in einem p-leitenden Trog 2 ausgebildet ist, und Speicherzellen sind in dem davon getrennten Trog 3 ausgebildet, der keine periphere Schaltung enthält. Im Trog 3 sind p-leitende Schichten 51 und 52 ausgebildet, die auf Massepotential VDD oder irgendeiner anderen Spannung Vss spannungsmässig festliegen, welche die entgegengesetzte Polarität zur Spannung VDD hat. Ein Vorteil, der mit der vorliegenden Erfindung erzielt wird, soll nachfolgend beschrieben werden. Wenn ein n-Kanal-#0SFET in den peripheren Schaltungen, der durch die Source-Schicht 8, die Drain-Schicht 7 und die Gate-Elektrode 16 gebildet wird, den Schaltvorgang mit grosser Signalamplitude vornimmt, fliesst ein grosser Strom in den p-leitenden Trog 2 und vergrössert die Spannung des Troges 2. Infolgedessen tritt zwischen dem Trog 2 und den benachbarten n-leitenden Schichten eine sogenannte p-n-p-Lateral-Bipol ar-Tran si storwirkung auf.
  • Wenn dabei ein dem MOSBET benachbartes Element eine Speicherzelle ist, wird die darin gespeicherte Ladung gelöscht Gemäss dem Aufbau der in Fig. 2 dargestellten Erfindung, kann die in der Speicherzelle gespeicherte Ladung nicht gelöscht werden, und ein stabiler Speichervorgang kann erzielt werden, da die Speicherzelle gemäss der vorliegenden Erfindung im getrennten Trog ausgebildet ist, der nicht die periphere Schaltung enthält. In der in Fig. 2 dargestellten Ausführungsform sind nur ein CMOS-Inverter und Speicherzellen für nur zwei Bits dargestellt. Selbstverständlich ist die vorliegende Erfindung nicht auf diese Ausführungsform beschränkt.
  • Während die zuvor beschriebene Ausführungsform der Erfindung, bei der der n-Eanal-MOSFET in der in Fig. 2 dargestellten Weise angeordnet bzw. ausgebildet ist, ein zuvor beschriebenes, vorteilhaftes Merkmal aufweist, kann dieser Vorteil wesentlich dadurch vergrössert werden, dass der Trog auch bezüglich des peripheren Schaltungsabschnitts des NMOS-IC getrennt ist, oder in einen Trog des CMOS-IC's vorgesehen ist.
  • Fig. 3 zeigt eine zweite Ausführungsform der erfindungs- gemässen Halbleiteranordnung, Bei dem in Fig. 3 dargestellten Aufbau ist im Oberflächenbereich eines p-leitenden Substrats 50 ein p-leitender Trog 3 vorgesehen, der sich hinsichtlich der Fremdatomkonzentration gegenüber dem Substrat 50 unterscheidet. Im Trog 3 sind Speicherzellen ausgebildet, wobei p-leitende Schichten 51 und 52 ausgebildet sind, um den Trog auf Massepotential Vss spannungsmässig festzuhalten, wobei dieses Massepotential dasselbe Potential wie das am Substrat 50 anliegende Potential ist. Da die Speich erzellen in dem getrennten Trog ausgebildet sind, der keine periphere Schaltung umfasst, kann ein Rauschen oder Störsignale, das bzw. die in den peripheren Schaltungen, in denen die Signalamplituden grosse sind, hervorgerufen wird bzw. werden, die Speicherzellen nicht nachteilig beeinflussen, in denen die Signalamplitude sehr klein ist. Dadurch wird eine stabile und sichere Funktionsweise der Speicherzelle ermöglicht. Wenn darüberhinaus die Impulse, die Unterschwung- bzw. Einschwingkomponenten aufweisen, welche unter dem Spannungspegel der Spannung Vss liegen, am Eingang 54 in der peripheren Schaltung auftreten, tritt ein npn-Lateral-Bipolar-Transistor, der aus einer nleitenden Schicht 53, dem Substrat 50 und der Schicht 8 besteht, in Funktion, und Elektronen fliessen aus der Schicht 53 in die Schicht 8. Wenn dabei eine Speicherzelle in der Nähe davon liegt, wird die gespeicherte Information dann gelöscht. Gemäss der Anordnung von Speicherzellen nach der Erfindung gelangen die Elektronen, die auf Grund der Wirkung des Lateral-Bipolar-Transistors fliessen, aus dem p-leitenden Trog 3, zur Massespannung Vss, die an den Schichten 51 und 52 anliegt. Auf diese Weise kann die in den Speicherzellen gespeicherte Information nicht gelöscht werden.
  • Gemäss der Erfindung erhält man also Halbleiteranordnungen, die eine zuverlässige stabile Arbeitsweise der Speicher- zellen ermöglicht.
  • Bei den zuvor beschriebenen Beispielen wurden dynamische Transistor-Speicherzellen beschrieben. Die vorliegende Erfindung ist darüberhinaus natürlich auch auf statische Speicherzellen anwendbar. Bei den zuvor beschriebenen Ausführungsformen wurden beispielsweise t#SFETs, bei denen ein Oxid (Siliciumdioxid (SiO2), Aluminiumoxid (Al203) usw.) als Gate-Isolierschichten verwendet wurden, verwendet. Stattdessen kann natürlich auch ein sogenannter IG-FET verwendet werden, um die IC's oder die LSI's gemäss der Erfindung zu bilden.
  • Wie die vorausgegangene Beschreibung zeigt, ist die erfindungsgemässe Halbleiteranordnung im Vergleich zu der herkömmlichen Anordnung einfach im Aufbau und ermöglicht eine sichere, stabile Speicherfunktion, so dass bei der praktischen Verwendung ein grosser Vorteil erzielt wird.

Claims (10)

  1. Halbleiteranordnuiig Patentansprüche Halbleiteranordnung mit einem Halbleitersubstrat, gekennzeichnet durch - einen im Oberflächenbereich des Halbleitersubstrats (1) ausgebildeten ersten Trogbereich (3), an dem eine vorgegebene Spannung anliegt, - einen im ersten Trogbereich (3) vorgesehenen Speicherzellenabschnitt (101), in dem sich Elemente zur Ausbildung von Speicherzellen befinden, und - einen die periphere Schaltung bildenden Abschnitt (100; 102), der ausserhalb des ersten Trogbereichs (3) vorgesehen ist und in dem sich Elemente zur Ausbildung einer peripheren Schaltung befinden.
  2. 2. Halbleiteranordaung nach Anspruch 1, dadurch gekennzeichnet, dass der erste Trogbereich (3) einen dem Halbleitersubstrat (1) entgegengesetzten Leitungstyp aufweist.
  3. 3. Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der die periphere Schaltung bildende Abschnitt (100; 102) eine komplementäre MOSFET-Schaltung umfasst, wobei ein MOSFET (7, 8, 16), der von einem Kanaltyp der komplementären MOSFET-Schaltung ist, in einem zweiten Trogbereich (2) ausgebildet ist, der im Oberflächenbereich des Substrats (1) vorgesehen ist, und der gegenüber dem Substrat (1) vom entgegengesetzten Leitungstyp ist.
  4. 4. Halbleiteranordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass das Halbleitersubstrat (1) n-leitend ist, der erste und zweite Trog (3, 2) p-leitende Bereiche sind, der Speicherzellenabschnitt (101) im wesentlichen aus einem n-Eanal-MOSFET (10, 11, 17; 12, 13, 20) gebildet ist, und der zweite Trogbereich (2) einen n-Kanal-NOSFET (7, 8, 16) der komplementären NOSFET-Schaltung umfasst.
  5. 5. Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der eine periphere Schaltung bildende Abschnitt (100; 102) eine Schaltung umfasst, die von einem MOSFET (7, 8, 16) gebildet wird, der vom selben Kanaltyp wie der MOSFET (10, 11, 17; 12, 13, 20) ist, der im wesentlichen den Speicherzellen abschnitt (101) bildet, und dass der die periphere Schaltung bildende Abschnitt (100; 102) weiterhin einen MOSFET (4, 5, 15) vom selben Kanaltyp aufweist, der in einem dritten Trogbereich ausgebildet ist, der im Oberflächenbereich des Substrats (1) vorgesehen ist, und der einen dem Substrat (1) entgegengesetzten Leitfähigkeitstyp aufweist.
  6. 6. Halbleiteranordnung nach einem der Ansprüche 1, 2 und 5, dadurch gekennzeichnet, dass das Halbleitersubstrat (1) n-leitend, der erste (3) und der dritte Trogbereich p-leitend ist bzw sind, und der die periphere Schaltung bildende Abschnitt (100; 102) und der bSpeicherzellenabschnitt (101) im wesent.lichen aus n-Kanal-MOSTETs gebildet; werden
  7. 7. Halbleiteranordung nach einem der Änspriiche 1 bis G, dadurch gekennzeichnet, dass der erste Trogbereich (3) vom selben leitungstyp wie das Halbleitersubstrat (1) ist.
  8. 8. Halbleiteranordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass das Walbleitersubstrat (1) p-leitend, der erste Trogbereich (#) leitend und der die periphere schaltung bildende Abschnitt (100; 102), sowie der Speicherzellenabschnitt (101) im wesentlichen aus n-Kanal-M0@@@@ gebildet ist.
  9. 9. Halbleiteranordnung nach einem der Ansprüche 1, 2 oder 7, dadurch gekennzeichnet, dass der erste Trogbereich (3) auf Massepotential (Vss) sfannungsmässig festgehalten ist.
  10. 10. Halbleiteranordnung nach einem der Ansprüche 1, 2, 7 oder 9, dadurch gekennzeichnet, dass der erste Trogbereich (3) auf einer vorgegebenen Spannung spannungsmässig festgehalten wird, die eine entgegengesetzte Polarität zur Versorgungsspannung (VDD) aufweist.
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