DE3217493A1 - Halbleiterspeicher - Google Patents

Halbleiterspeicher

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Description

.3 Z I / s j j
Beschreibung
Die Erfindung betrifft einen Halbleiterspeicher, wie er im Oberbegriff des Patentanspruchs 1 näher angegeben ist. Insbesondere betrifft er einen mit MISFET (Metall-Isolator-Halbleiter-Feldeffekttransistoren), inbesondere mit MOSFET (Metall-Oxid-Halbleiter-Feldeffekttransistoren) (im folgenden als MOS-Transistoren bezeichnet) ausgestatteten Halbleiterspeicher.
Im folgenden werden mit "P-MOS" und "N-MOS" ein P-Kanal MOSFET bzw. ein N-Kanal MOSFET bezeichnet, ein Komplementär-MOSFET, bei dem beide Typen von MOSFET kombiniert sind, wird als "CMOS" bezeichnet. Ein Paar von an den Leseverstärkern angeschlossenen Datenleitungen, die parallel zueinander ausgebildet sind, werden als "zusammenverlegte Datenleitungen" (englisch: folded data lines) bezeichnet.
Die sogenannte Ein-Element-Speicherzelle, die aus einem MOSFET und einer Kapazität besteht, besitzt eine kleine Anzahl von Elementen und Verdrahtungsleitungen und hat damit den Vorteil, daß die von der Speicherzelle besetzte Fläche sehr klein ist. Aus diesem Grunde werden Halbleiterspeicher mit Ein-Element-Speicherzellen im weiten Umfang für dynamische RAM-Speicher benutzt, die eine große Speicherkapazität besitzen.
Da die Funktion eines Leseverstärkers bei einem dynamischen RAM großen Einfluß auf den Betriebsspielraum des Speichers hat, ist der Leseverstärker sehr wichtig für den Schaltungsentwurf einer Ein-Element-Speicherzelle. Weiterhin muß der Leseverstärker zusammen mit den Speicherzellen mit Hilfe der Technik der integrierten Schaltkreise auf einem Halbleitersubstrat effizient und so aufgebaut werden, daß er keinen großen Platzbedarf hat.
Andererseits muß bei einem dynamischen RAM die Struktur einer Speicherzelle so ausgelegt sein, daß ein einem Alphateilchen zuzuordnender immaterieller Fehler (soft error) verhütet werden kann. (Als "soft error" wird eine Ver-5 fMischung des· Informationsgehaltes einer Speicherzelle bezeichnet, die beispielsweise dadurch verursacht worden ist,
3217.433
daß ein geladenes Teilchen in die Speicherzelle eingedrungen und einen Ent ladungsstrom hervorgerufen hat. Die gerade in dieser Zelle gespeicherte Information wird zerstört, nicht aber das Speicherelement als solches.) Wenn weiterhin eine Speicherzelle zusammen mit dem Leseverstärker integriert aufgebaut werden soll, so muß die Speicherzelle bezüglich des Auslesens einer Information sehr schnell sein.
Ein wesentliches Ziel der vorliegenden Krfindung besteht darin, die Leistung eines dynamischen.RAM, das aus ein-Element-Speicherzeillen aufgebaut ist, zu steigern, in dem eine spezifische Kombination zwischen der Struktur des Leseverstärkers und der Struktur der Speicherzelle getroffen wird.
Ein weiteres Ziel der vorliegenden Erfindung besteht darin, einen Halbleiterspeicher anzugeben, bei dem die Wahrscheinlichkeit für das Auftreten von "soft errors", die durch alpha-Teilchen verursacht werden, reduziert ist.
Ein weiteres Ziel der Erfindung besteht darin, einen Leseverstärker anzugeben, bei dem dem Ausgangspotentiale, die in der Nähe der jeweiligen, vorgegebenen Versorgungsspannungen liegen, sowohl für das Auslesen einer Information von logisch "1" und das Auslesen einer Information von logisch "0" beim Lesebetrieb in stabilen Zuständen erzeugt werden. Ein weiteres Ziel der Erfindung besteht darin, einen Halbleiterspeicher anzugeben, bei dem der vorerwähnten stabile Leseverstärker und Speicherzellen, bei denen die Möglichkeit für das Auftreten von "soft errors" auf Grund von alpha-Teilchen reduziert ist, mit dem identischen Herstellungsprozeß hergestellt werden können.
Ein weiteres Ziel der Erfindung besteht darin, einen Halbleiterspeicher anzugeben, mit dem die Geschwindigkeit für das Auslesen von Informationen aus den Speicherzellen erhöht und der Leistungsverbrauch reduziert werden kann.
Ein weiteres Ziel der vorliegenden Erfinding besteht darin, einen neuen Halbleiterspeicher anzugeben, bei dem Störpegel reduziert sind und bei dem der erwähnte, stabile
l;
Leseverstärker an zusammenverlegte Datenleitunuen anucschlossen ist.
Ein weiteres Ziel der Erfindung besteht darin, ο inen kleinen Halbleiterspeicher anzugeben, bei dem ein kornplimer.-tärer Leseverstärker an die zusammenverlegten Datenleitungon angeschlossen ist, so daß das lay-out des Chips effizient ist.
Gemäß der grundlegenden Konstruktion dieser Erfindung ist das Speicherfeld oder das Speicher"gewebe" (memory mat), das mit Ein-Element-Speicherzellen aufgebaut ist, in einem Wannengebiet ausgebildet, das in einem Halbleitersubstrat angeordnet ist, und der Leseverstärker ist in Form einer CMOS-Schaltung aufgebaut, wobei einige der Schaltungselemente des Leseverstärkers ebenfalls in dem Wannengebiet ausgebildet sind, in dem das Speicherfeld ausgebildet ist, oder in einem anderen Wannengebiet.
Die charakteristischen Merkmale eines dynamischen RAM der vorliegenden Erfindung bestehen in folgendem:
(1) Gemäß der Erfindung ist ein Halbleiterspeicher vorgesehen, bei dem eine Mehrzahl von N-dotierten Wannengebieten mit einem identischen Herstellungsprozeß in einem P-HaIbleitersubstrat angeordnet werden, und bei dem für Speicherzellen dienende P-Kanal MISFETs und ein Paar von einen komplementär-Leseverstärker bildenden P-Kanal FETs in der Oberfläche der jeweiligen Wannengebieten ausgebildet sind. Dementsprechend erhält man bei Einsatz des konventionellen komplimentär-MOS-IC Prozesses einen Speicher, bei dem gleichzeitig die Anfälligkeit der Speicherzellen gegenüber von durch alpha-Teilchen verursachten "soft errors" reduziert ist und der Leseverstärker eine hohe Betriebsgeschwindigkeit und eine stabile Betriebsweise besitzt.
Allein durch den Aufbau der Speicherzellen mit P-MOS Transistoren und durch das Verändern einer Wort-Spannung in einem Bereich .zwischen der Versorgungssponnung V- und
3Γ. (V - Iv,, I) wird die Auswahl der Information "I" cder cc ' i lip '
3 2 1 7 -4 ü
"O" erlaubt, so daß man einen Speicher erhält, der mit hoher Geschwindigkeit arbeiten kann.
(2) Gemäß der vorliegenden Erfindung wird ein Halbleiterspeicher angegeben, bei dem ein komplimentär-Lcseverstärker an die zusammenverlegten Datenleitungen angeschlossen ist. Bei einem solchen Speicher ist der reale Spielraum für das lay-out etwa doppel so groß wie der beim Stand der Technik, der in Abstandsrichtung der Datenleitungen auftritt, so daß man eine hohe Packungsdichte erzielen kann.
(3) Gemäß der vorliegenden Erfindung wird ein Halbleiterspeicher angegeben, der eine Vorrichtung zum Vorladen der zusammenverlegten Datenleitungen auf ein Potential, das zwischen logisch "1" und "0" der Speicherzelle besitzt.
Dementsprechend bestimmt bei einem solchen Speicher der Wechsel des Potentials einer Datenleitung, der gleich der Hälfte der Potentialdifferenz zwischen logisch "1" und "0" ist, die Auslesezeit, so daß ein Speicher hoher Geschwindigkeit und niedrigen Leistungsverbrauchs erzielt wird.
Weiterhin werden Kopplungsstörungen einer Wortleitung und der Datenleitung unterdruckt, weil plus- und minus-Störungen sich auf den zusammenverlegten Datenleitungen jeweils entwickeln.
Da weiterhin die Datenleitung auf . ein Referenzpotential, das zwischen logisch "1" und "0" der Speicherzelle liegt, vorgeladen wird, kann auf eine Blindzelle verzichtet werden, und ein Speicher mit kleiner Chipfläche wird erzielt.
(4) Gemäß der vorliegenden Erfindung sind die Startzeiten de3: positiven Rückkopplungsoperation des P-Kanal-FET-Paares des Leseverstärkers und der positiven Rückkopplungsoperation dos N-Kanal-FET-Paares des Leseverstärkers unterschiedlich, so daß kein Durchgangstrom fließt und demzufolge der Speicher einen geringen Leistungsverbrauch hat.
3217^O3
(5) Von der vorliegenden Erfindung wird ein Halbleiterspeicher angegeben, bei dem das -P-Kanal-FET-Paar und das N-Kanal-FET-Paar eines komplementären Leseverstärkers an beiden Enden eines Speicherfeldes angeordnet sind. Bei einem solchen Speicher kann das lay-out innerhalb eines Chips in eine Gruppe von P-Kanal-FETs und eine Gruppe von N-Kanal-FETs getrennt werden, so daß eine effiziente Packung ermöglicht wird,
(6) Bei der vorliegenden Erfindung sind die zusarrunenverlegten Datenleitungen aus Aluminium hergestellt, so daß ein sehr geringer Leitungswiderstand auftritt und ein Betrieb hoher Zuverlässigkeit erlaubt wird.
(7) Bei dem Halbleiterspeicher der vorliegenden Erfindung besteht das N-dotierte Wannengebiet, in dem die Speicherzellen ausgebildet werden, aus einer epitaxialen Struktur. Da bei einem solchen Speicher eine gleichförmige Wanne von einer gewünschten Dotierstoffkonzentration erzielt werden kann, kann die Schwellspannung kontroliert und die Grenzschichtkapazität niedriger gemacht werden als im Fall der Diffusion, so daß man einen Speicher von hoher Arbeitsgeschwindigkeit erzielt. Weiterhin kann die Oberflächen-Störstellenkonzentration der Wanne niedriger gemacht werden als im Fall der Diffusion, so daß man einen Speicher mit hoher Durchbruchspannung erhält.
(8) Von der vorliegenden Erfindung wird ein Halbleiterspeicher angegeben, bei dem N-dotierte Wannengebiete mit Wannen-Vorspannungsleitungen versehen sind, welche parallel zu den Datenleitungen verlaufen. Bei einem solchen Speicher sind die Wannenspannungen im wesentlichen gleich und die Wannenwiderstände können klein gemacht werden, so daß man einen Speicher erhält, der wenig durch Störspannungen oder Rauschen beeinflußt wird.
(9) Bei dem Halbleiterspeicher der vorliegenden Erfindung sind das Wannengebiet, in dem die Speicherzellen ausgebildet sind, und das zur Bildung des Leseverstärkers dienende
Wannencjtbiet voneinemder isoliert. Bei einem solchen Sjicichca haben Störungen, die sich in dem Leseverstärker entwickelt haben, keinen Einfluß auf die Speicherzellen, so daß man einen Betrieb hoher Zuverlässigkeit erzielt.
Im folgenden wird die Erfindung anhand von Ausführungsbeispielon eines dynamischen RAM unter Bezugnahme auf die Figuren beschrieben und näher erläutert.
Fig. 1 ist ein Diagramm eines Speichersystems in einem dynamischen RAM (D-RAM) gemäß der Erfindung; Ficj. 2 zeigt ein Blockschaltbild des D-RAM ; Fig. 3A und 3B zeigen Zeitdiagranune des D-RAM ; Fig. 4A zeigt ein Blockschaltbild eines D-RAMs gemäß der Erfindung;
Fig. 4B zeigt ein Zeitdiagraitun des D-RAM gemäß dem
Ausführungsbexspiel nach Fig. 4A; Fig. 4C ist ein Blockschaltbild eines D-RAM gemäß
Fig. 4E zeigt ein Blockschaltbild eines D-RAM gemäß einem weiteren Ausführungsbeispiel der Erfindung;
Fig. 5A zeigt eine Schaltungsanordnung eines zweiteiligen (2-mat-type) 64 Kbit D-RAM gemäß der Erfindung;
Fig. 5B zeigt ein Zeitdiagramm für das zweiteilige 64 Kbit D-RAM nach Fig. 5A; Fig. 6 zeigt ein lay-out Muster für einen zweiteiligen
(2-mat-type) D-RAM IC gemäß der vorliegenden Erfindung;
Fig. 7A und 7B zeigen Ausschnitt lay-out-Muster eines zweiteiligen D-RAM IC gemäß der Erfindung; Fig. 8A zeigt die Elementstruktur einer Speicherzelle
gemäß der Erfindung;
3 2 1 7 4 j
■ ι ->■ ._
Fig. 8B zeigt die Elcsmentstruktur einer Blindzclle gemäß der vorliegenden Erfindung;
Fig. 9A zeigt ein Diagramm für das lay-out Muster eines Speicherfeldes gemäß dor Erfindung; Fig. 9B zeigt das Muster für einen Fo.-ldisolationsfilm
in einem Speicher gemäß der Erfindung;
Fig. 9C zeigt das Elektrodenmuster für einen Speicherkondensator in einer Speicherzelle gemäß der vorliegenden Erfindung; Fig. 9D zeigt das lay-out. Muster eines Speicherfeldes
und eines Blindfeldes gemäß der vorliegenden Erfindung, und
Fig. 10 bis 35 zeigen Querschnitte eines in CMOS
Technik aufgebauten dynamischen RAM und die jeweiligen Schritte des zugehörigen Herstellungs
prozesses.
Unter Bezugnahme auf die Zeichnungen werden im folgenden Ausführungsbeispiele»bei dem die Erfindung auf ein dynamisches RAM mit ein-Element-Speicherzellen angewendet werden, beschrieben.
(Konstruktion und Betriebsweise eines dynamischen Speichersystems gemäß der Erfindung).
Unter Bezugnahme auf die Fig. 1 wird der Aufbau eines dynamischen Speichersystems beschrieben. Der mit MS bezeichnete Schaltungsblock, der mit einer punktierten Linie umgeben ist, bezeichnet ein dynamisches Speichersystem. Dieses System besteht aus einem Anteil mit einem D-RAM IC Feld, in dem eine Mehrzahl von IC-Chips IC....-IC .. eines D-RAM Aufbaus gemäß der vorliegenden Erfindung angeordnet sind (im folgenden als "D-IlAM bezeichnet), einem Anteil für die zentrale Verarbeitungseinheit eines Rechners (nicht dargestellt, sie wird im folgenden als "CPU" bezeichnet), und aus einer Interfaceschaltung IF, die zwischen der CPU und dem D-RAM'angeordnet ist.
Als nächstes werden die Eingangs- und Ausgangssignale,
2 17Λ j3
die zwischen dom dynamischen Speichersystem und der Cl1U ausgetauscht v/erden, erläutert. Adressensignale A .-Α, sind Signale zur Auswahl der Adressen des D-IvAM. REFREQ bezeichnet das Auffrisch- Bewilligungssignal für das Auffrischen der Speicherinformation des D-RAM. WE bezeichnet das Schreib- Freigabesignal, das für die Daten in dem D-RAiI ein Auslese- und ein Schreibbefehlsignal ist. MS bezeichnet ein Speicherstartsignal zum Starten .des Speicherbetriebes dei: D-RAM. D1-D0 bezeichnen Eingangs- Ausgangs-
I ο
daten auf einem Datenbus, der die CPU und das D-RAM koppelt. REFREQ bezeichnet ein Auffrisch- Anforderungssignal für die Speicherinformation des D-RAM.
Im folgenden werden das dynamische Speichersystem, das D-RAM und die Interfaceschaltung (IF) getrennt erläutert.
Das D-RAM besteht aus einem IC-Feld, das gemäß der vorliegenden Erfindung aus einer Matrixanordnung von (η χ m) Worten χ B Bits so aufgebaut ist, daß η χ k Bit integierte Schaltungen, die in den einzelnen IC Paketen enthalten sind, (im folgenden als "nk" bezeichnet) in einer Zahl von
m in jeder Spalte und in einer Zahl B in jeder Reihe angeln ordnet sind (1 k Bit bezeichnet übrigens 2 = 1024 Bits).
Die Interfaceschaltung IF wird zunächst beschrieben. RAR bezeichnet einen Zeilenadressenempfanger, der die Adressensignale A-A. aus den von der CPU übertragenen Adressensignalen A-A, empfängt und sie in Adressensignale mit Zeitteilungen umwandelt, die für den Betrieb des D-RAM angepaßt sind. CAR bezeichnet einen Speicheradressenempfänger, der die Adressensignale A. .. - A, aus den Adressensignalen A--A. empfängt und sie in Adressensignale mit Zeiteinteilungen verwandelt, die für den Betrieb des D-RAM angepaßt sind.
ADR bezeichnet einem Adressenempfänger, der die Adressensignale A. .. - A aus den Adressensignalen A -A empfängt und sie in Adressensignale mit Zeiteinteilungen verwandelt, die für den Betrieb des D-RAM geeignet sind.
DCR bezeichnet ein Decoder, der ein Chip-Auswahlsteuersignal zum Auswählen des Chips des D-RAM überträgt (im
·■: ;": : ' ■': : 32 Ί 74c3
folgenden als "CS-CS." bezeichnet, wobei m = 2 3).
RAS-CT bezeichnet einen RAS-Steuerkreis, der ein Chip-Auswahlsignal und ein Zeilenadresseneingabesignal mit Zeiteinteilungen verwandelt, die für den Betrieb des D-RAM 5. angepaßt sind.
ADM bezeichnet einen Adressenmultiplexer, der Adressensignale AQ-A. und A. j - A. zeitlich hintereinander anordnet und sie dann zu dem D-RAM überträgt.
RSG bezeichnet einen Auffrisch-Synchrongenerator, der die Zeitsteuerung für das Auffrischen der Speicherinformation des D-RAM bestimmt.
RAC bezeichnet einen Auffrisch-Adressenzähler, der die Auffrisch-Adressensignale R0 - R1 für das Auffrischen der Speicherinformation des D-RAM überträgt.
DBD bezeichnet einen Datenbustreiber, dessen Dateneingangs- und ausgangs-Betriebsweisen zwischen der CPU und dem D-RAM durch das WE-Signal geschaltet werden.
C-CT bezeichnet eine Steuerschaltung, die Signale zum Steuern der obenerwähnten Schaltungen RAC, ADM, RAS-CT, DBD und D-RAM dienen.
Es werden nun die Aktionen der Adressensignale in den dynamischen Speichersystem beschrieben.
Die Adressensignale A-. - A, , die von der CPU übertragen werden, werden in zwei Funktionsgruppen von Adressensignalen Aq-A. und Adressensignale A.,- - A, innerhalb des dynamischen Speichersystems aufgeteilt.
Insbesondere werden die Adressensignale A_ - A. als Signale der Speichermatrizen in den jeweiligen Chips des D-RAM verwendet.
Dem gegenüber werden die Adressensignale A. .. - A, das Chip-Auswahlsignal, das, wenn es von dem IC-Chip des D-RAM erfaßt wird, bestimmt, ob der gesamte Chip ausgewählt wird.
Dabei sind konform zu der Matrix innerhalb des IC-Chip des D-RAM die Adressensignale Aft - A. so bezeichnet, daß die Adressensignale A~ - A. der Zeilenauswahl des IC-Chipfeldes zugeteilt sind, während die Adressensignale A . - A.
der Auswahl der Spalten des IC-Chipfeldes zugewiesen sind.
Es werden nun die Betriebsweisen der Schaltkreise innerhalb des dynamischen Speichersystems beschrieben.
RAS Signale oder RAS1 - RAS Signale, ein RAS
I Iu a
Signal und ein RAS, Signal sind Abfragesignale für die Zeilenadresse, während ein CAS Signal das Abfragesignal für die Spaltenadresse ist.
Die Adressensignale A0-A. und A. .. - A. werden an den Adressenmultiplexer ADM über den Zeilenadressenempfanger RAR und den Spaltenadressenempfanger CAR angelegt.
Wenn das RAS, Signal einen bestimmten Pegel erreicht hat, werden Zeilenadressensignale A_ - A. von dem Adressenmultiplexer ADM übertragen und an die Adressenanschlüsse des D-RAM angelegt. Zu dieser Zeit wird eine Übertragung der Spaltenadressensignale A1+1 - A. verhindert.
Wenn das RAS, Signal zu dem obigen Pegel den entgegengesetzten Pegel angenommen hat, werden Spaltenadressensignale A. - A. von dem Adressenmultiplexer ADM übertragen und an die Adressenanschlüsse angelegt. Zu dieser Zeit wird eine Übertragung der Zeilenadressensignale A - A. seitens des Adressenmultiplexers verhindert.
Auf diese Weise werden die Adressensignale A - A. und A . - A. an die Adressenanschlüsse des D-RAM zeitlich hintereinander und nach Maßgabe der Pegel des RAS, Signals angelegt.
Da ein Auffrischsteuersignal R weder an den Adressenmultiplexer ADM noch an den Auffrischadressenzähler RAC angelegt wird, werden die Auffrischadressensignale RQ - R, nicht von dem Adressenmultiplexer ADM übertragen.
Die Chipauswahlsignale A. 1 - A werden durch den Decoder DCR in Chipauswahlsteuersignale CS. - CS (m = 2 J) umgewandelt, die prinzipiell die Chips innerhalb des D-RAM auswählen. Die umgewandelten Signale werden weiterhin in RAS. .- RAS Signale umgewandelt, deren Zeitsteuerung mittels des RAS Signals erfolgt und die als Chipauswahlsignale und Zeilenadresseneingabesignale dienen.
OZI/ ■■; .j j
Im folgenden wird der Vorgang des Setzens von Adressen innerhalb der Chips in jeder Spalte des D-RAM erläutert.
Zuerst werden Zeilenadressensignale A - A. an die Adressenanschlüsse aller IC-Chips des D-RAM angelegt.
Es wird unterstellt, daß dann, wenn danach eines der
Signale RAS. - RASm , beispielsweise das Signal RAS. einen bestimmten Pegel angenommen hat, die ICs mit der Bezifferung B ausgewählt werden, die in der obersten Stufe lokalisiert sind. Zu diesem Zeitpunkt werden die Zeilenadressensignale AQ - A. in die Zeilenadressen der Speichermatrixfelder innerhalb der IC-Chips (IC,., IC.- ... IC1-.) eingeführt. Der Grund dafür, daß die Zeilenadressensignale A0-A. vor dem RAS. Signal an die ICs angelegt werden, liegt darin, daß dann, wenn das RAS. Signal vor den Zeilenadressensignalen A - A. angelegt wird, andere Signale als die Zeilenadressensignale eingeführt werden könnten.
Daran anschließend werden die Spaltenadressensignale A. . - A. an die Adressenanschlüsse von allen IC-Chips des D-RAM angelegt.
Wenn danach das bezüglich des RAS. Signals verzögerte CAS Signal einen bestimmten Pegel erreicht hat, werden die Spaltenadressensignale A. .. - A, in die Spaltenadresse der Speichermatrixfelder innerhalb der B IC-Chips von η χ k Bits, die in der obersten Stufe angeordnet sind, angegeben. Der Grund dafür, daß die Spaltenadressensignale A. . - A. vor dem CAS Signal an die ICs angelegt werden ist dergleiche wie der oben erwähnte Grund.
Wirkung des CAS Signals besteht darin, zu unterscheiden, welche Signale zwischen den Zeilenadressensignalen A0-A.
und den Spaltenadressensignalen A, . - A. ausgesendet wurden.
Durch den obenbeschriebenen Vorgang werden die Adressen innerhalb der B nk Chips in der obersten Stufe des D-RAM gesetzt.
Es werden nur die ICs in der obersten Stufe des D-RAM ausgewählt, weil die Signale RAS - RAS den entgegengesetzten Pegel zu clem Pecje.1 des Signals RAS. haben.
Es werden nun der Einschreibvoi-gang und der /iuslesevorgang für Daten bei den gesetzten Adressen erläutert.
Das D-RAM ist so konstruiert, daß der Einschreibvorgang und der Auslesevorgang der Daten durch den hohen Pegel oder den tiefen Pegel des Schreibfreigabesignals (im folgenden als WE Signal bezeichnet) bestimmt werden.
Der Einschreibvorgang wird in solcher Art und Weise ausgeführt, daß dann, wenn das WE Signal auf einen bestimmten Pegel ist, von der CPU Daten D ,. - DIß angelegt werden um die Adressen zu setzen.
Der Auslesevorgang wird so ausgeführt, daß dann, wenn das WE Signal zu dem obenbeschriebenen Pegel den entgegengesetzten Pegel eingenommen hat, die bei den jeweiligen Adressen eingeschriebenen Daten D-... — DQ ■ bei B Bits abgegeben werden.
(Wirkung der Steuersignale).
Bei der Fig. 1 deuten die Abkürzungen die Tätigkeiten' der Signale an. Eine Abkürzung, über der ein Inversionsymbol (ein Querstrich) angebracht ist, zeigt an, daß die durch die Abkürzung bezeichnete Tätigkeit durchgeführt wird, wenn das Signal auf "0" (Tiefpegel) ist, wohingegen eine nicht mit einer Querstrich versehene Abkürzung anzeigt, daß die Tätigkeit ausgeführt wird, wenn das Signal auf "1" (Hochpegel) ist. Die Steuerschaltung C-CT empfängt die Befehlsignale von der CPU, d.h. das REFGRNT Signal, das WE Signal und das MS Signal, und sie liefert das CAS Signal, das RAS Signal, das RAS, Signal, das WE Signal und das R Signal.
.D O S
Die Wirkungen dieser zur Verfügung gestellten Steuersignale wird nun erläutert.
Das CAS Signal ist das Signal zum Unterscheiden, welches der Zeilenadressensignale A- - A. und der Spaltenadressensignale A 1 - A. zu den jeweiligen Chips innerhalb des D-RAM übertragen wird, und es ist ferner das Signal zum Einführen der Spaltenadressensignale der IC-Chips.
Das RAS Signal dient zum Anpassen der Zeitsteuerung der
CS - CS Signale und um die angepaßten Signale an das IC-Chipfeld innerhalb des D-RAM anzulegen. Das WE Signal ist
'321/.'" "'■ 3
das Signal, mit dem das Auslesen der Daten aus der Speicherzellen innerhalb der IC-Chips des D-RAM und das Einschreiben von Daten in die Speicherzellen festgelegt wird.
Das R Signal ist ein Signal, mit dem der Auffrisch-Vorgang gestartet wird und der Adressenmultiplexer ADM daran gehindert wird, Adressensignale A - A. und A1 A. zu übertragen, und das zugleich dem Adressenmultiplexer erlaubt, die Auffrischadressensignale RQ - R, von dem Auffrischadressenzähler RAC zu übertragen.
Das RAS, Signal ist das Schalt-Zeitsteuersignal zum Umwandeln der Zeilenadressensignale A-A, und der Spaltenadressensignale A. ... - A. des Adressenmultiplexers ADM in die zeitlich aufeinanderfolgenden Multiplexsignale. Weiterhin dient es als ein Signal, mit dem die Zeit zum Umschalten zwischen den Zeilenadressensignalen A-A. und den Spaltenadressensignalen A.,Λ - A. bezüglich des RAS Signals
χ+1 j a
so verzögert wird, daß die Zeilenadressensignale A - A. von dem Adressenmultiplexer ADM geliefert werden konnten, wenn eines der Signale RAS (RAST - RAS ) ausgewählt wird. ' 20 Es wird nun die Beziehung zwischen dem WE Signal und dem Datenbustreiber (DBD) beschrieben.
Das von der Steuerschaltung C-CT übertragene WE Signal wird an das D-RAM und an den Datenbustreiber DBD angelegt. Wenn beispielsweise das WE Signal sich auf hohen Pegel befindet, so ist die Lese-Betriebsweise eingestellt, und die Daten des D-RAM werden angeliefert und über den Datenbustreiber DBD zu der CPU übertragen. Zu diesem Zeitpunkt werden Eingangsdaten durch das WE Signal so gesteuert, daß sie nicht von dem Datenbustreiber DBD in das D-RAM eingeführt werden. Befindet sich das We Signal auf tiefen Pegel, so liegt die Einschreib-Betriebsart vor, und die Eingangsdaten werden von der CPU über den Datenbustreiber DBD zu den Dateneingangsanschlüssen des D-RAM geführt und in die gesetzten Adressen eingeschrieben. Zu dieser Zeit werden die Datenausgänge des D-RAM durch das WE Signal so gesteuert, daß sie nicht von dem Datenbustreiber DBD geliefert werden.
3217433
(Auffrischvorgang)
In einer Speicherzellenschaltung des D-RAM wird eine Information festgehalten, in dem Ladungen in dem MÖS-Kondensator der ein-Element-Speicherzellen angesammelt werden, diese Ladungen verschwinden im Verlauf der Zeit auf Grund von Leckströmen. Hierbei ist problematisch, daß dann, wenn die Ladungen der Information "1" (Hochpegel) verschwunden sind und unter den für die Unterscheidung der Informationen "1" und "0" dienenden Referenzpegel abgesunken sind, die Information "1" als "0" erkannt wird, was zu einer Fehlfunktion führt. Um die Information "1" gespeichert zu behalten, müssen die Ladungen aufgefrischt werden bevor sie unter den Referenzpegel absinken. Die Auffrischoperation muß innerhalb der Informationsspeicherzeit der Speicherzellen ausgeführt werden. Dementsprechend hat der Auffrisch-Mode Vorrang gegenüber den Auslese-Mode und den Einschreib-Mode. Der Auffrischvorgang wird nun unter Bezugnahme auf die Fig. 1 beschrieben.
Der Auffrisch-Synchrongenerator RSG überträgt das Auffrisch-Anforderungssignal REFREQ zu der CPU zu jeder Periode, die durch den Bruch (Informationsspeicherzeit)/(Zahl der Auffrischzyklen) gegeben ist. Die Zahl der Auffrischzyklen ist equivalent zu der Zahl der Wortleitungen, die an eine Spaltendatenleitung angeschlossen sind.
Bei Empfang des Signals REFREQ überträgt die CPU das Auffrisch-Bewilligungssignal REFGRNT. Zu dieser Zeit wird weder das Schreibfreigabesignal WE noch das Speicherstartsignal MS von der CPU übertragen. Wenn das Signal REFGRNT . an die Steuerschaltung C-CT angelegt wird, so wird das Auffrischsteuersignal R , das dessen Ausgangssignal ist, an den Adressenmultiplexer ADM und an den Auffrisch-Adressenzähler RAC angelegt. Der Adressenmultiplexer ADM antwortet auf das R Signal und sendet ausschließlich für das Auffrischen dienende Adressensignale R0 - R, zu dem D-RAM an Stelle von Adressensignalen AQ - A. für wahlfreien Zugriff.
Die Auffrischmethoden für ein D-RAM können grob in zwei
32 17 ^: 3 3
Typen aufgeteilt werden. Eine davon ist eine Methode, bei der die jeweiligen Zeilen des IC-Chip-Feldes (IC. , IC.,
... IC.,,., bilden eine Zeile) der Reihe nach aufgefrischt ι a
werden. Diese Methode hat den Vorteil, daß der für den Auffrischvorgang notwendige Leistungsverbrauch niedrig ist, hat aber den Nachteil, daß die für den Auffrischvorgang notwendige Zeitperiode lang ist.
Die andere Methode ist eine Methode, bei der das ganze IC-Chip-Feld des D-RAM simultan aufgefrischt wird. Bei dieser ^0 Methode wird das· Auffrischen so durchgeführt, daß (in Fig. ist keine entsprechende Darstellung vorhanden) die Adressensignale A.. . - A. des Adressenempfängers ADR an die RAS-
J τ I K
Steuerschaltung RAS-CT angelegt werden ohne daß sie den Dekoder DCR durchlaufen, wobei alle Ausgangssignale RAS. -
α r~ ..,„ ,,..in' ι,
RAS der RAS-Steuerschaltung RAS-CT einen bestimmten Pegel annehmen und die ICs aller Spalten des D-RAM zur gleichen Zeit ausgewählt werden.
Der Vorteil dieser Methode besteht in einer kurzen Zeitperiode für das Auffrischen, wohingegen der Nachteil eines hohen Leistungsverbrauchs besteht.
Es wird nun der Auffrischvorgang in einem Matrixfeld innerhalb des IC eines D-RAM erläutert.
Die Auffrischadressensignale "R - R. werden von dem Adressenmultiplexer ADM an die Adressenanschlüsse des D-RAM angelegt, danach nimmt das RAS Signal einen bestimmten Pegel
«j. ι
ein und die 2 Zeilenadressen des IC-Matrixfeldes werden aufeinanderfolgend ausgewählt. Zu dieser Zeit wird das CAS Signal auf einem zu dem obenangebenen Pegel entgegengesetzten Pegel gehalten. Dementsprechend wird das Auffrischen derart ausgeführt, daß die Information der Speicherzeillen, die an die ausgewählten Zeilenadressen angeschlossen sind, von einem (nicht dargestellten)Leseverstärker verstärkt wird, so daß die Pegeldifferent zwischen "1" und "O" erweitert wird.
Da während des Auffrischvorganges des WE Signal weder
zu dem D-RAM noch zu dem Datenbustreibor DBD übertragen wird, wird kein Eingabevorgang oder Ausgabevorgang von Daten aus
32 I7'Vj3
dom DatcMibuntreibor DBD ausgeführt.
(Wirkung des RAS-Gruppensignale und der CAS-Grupj)cnr.iynale) Die Wirkungen der RAS-Gruppensignale (im folgenden als "RAS-Φ" bezeichnet) und der CAS-Gruppensignale (im folgendden als "CAS- J>" bezeichnet) werden unter Bezugnahme auf die Fig. 2 erläutert, die ein konkreteres Blockschaltbild von einem der IC-Chips zeigt.
(1) RAS-Φ
ί,„ ist ein Adressenpuffersteuersignal, das an einem Adressenpuffer ADB angelegt wird und das bestimmt, ob die Pegel afi, HlI ... und a., a. , welche den in dem Adressenbuffer Aq-A. zwischen gespeicherten Zeilenadressensignalen A-A. entsprechen/ zu einem Zeilen- und Spaltendecoder RC-DCR übertragen werden sollen.
Φ ist ein Wortleitungssteuersignal, das an den Zeilen- und Spaltendecoder RC-DCR angelegt wird und das bestimmt, ob ein ausgewähltes Signal zu einem Speicherfeld M-ARY übertragen wird um die Zeilenadresse des Speicherfeldes M-ARY auszuwählen.
Φ ist ein Leseverstärkersteuersignal, das an den Leseverstärker SA angelegt wird, und den Leseverstärker SA steuert.
(2) CAS-φ
ΦΛΓ, ist ein Adressenpuffersteuersignal, das an den Adressenpuffer ADB angelegt wird .und das bestimmt, ob die
Pegel a. ,., a. + 1 und a., a. , welche den in dem
Adressenpuffer ADB zwischengespeicherten Spaltenadressensignalen A. 1 - A. entsprechen, zu den Zeilen- und Spaltendecoder RC-DCR übertragen werden sollen.
φ ist ein Spaltenschaltersteuersignal, das an den Zeilen- Spaltendecoder RC-DCR angelegt wird, und das einen Spaltenschalter C-SW, der an die Spaltendatenleitung des Speicherfeldes M-ARY angeschlossen ist, mit Hilfe eines ausgewählten Signals auswählt.
Φ ist ein Datenausgangspuffer- und ein Ausgangsverstärkersteursignal, das an den Datenausgangspuffer DOB und an einen Ausgangsverstärker OA angelegt wird und das Auslese-
■-32174Ü3
daten von dem Speicherfeld M-ARY zu einem Ausgangsdatenanschluß D . überträgt,
out v
Φ ist ein Dateneingangspuffersteuersignal, das an den Dateneingangspuffer DIB angelegt wird und Einschreibsignal von einem Eingam
feld M-ARY übertragt.
signal von einem Eingangsdatenanschluß D. zu dem Speicher-
i>w ist ein Datenausgangspuff ersteuersignal, das an den Datenausgangspuffer DOB angelegt wird und das verhindert, daß während des Einschreibvorganges Daten an den Datenausgangsanschluß D geliefert werden.
(Konstruktion und Betriebsweise des D-RAM) Die Konstruktion des D-RAM wird unter Bezugnahme auf die Fig. 2 beschrieben. Der mit der gestrichelten Linie umrahmte Schaltungsblock bezeichnet den integrierten Schaltkreis IC des D-RAM, der gemäß der vorliegenden Erfindung aufgebaut ist, Bei dem IC bezeichnet der mit der Strichpunkierten Linie umrahmte Schaltungsblock ein Taktimpulsgeneratorblock TGB, welche aus einzelne Schaltungen besteht, die die Signale für die Steuerung der Betriebsarten der verschiedenen Schaltungen des D-RAM erzeugen.
Es wird nun die Betriebsweise der verschiedenen Schaltungen des D-RAM unter Bezugnahme auf die Figuren 3A und 3B beschrieben. ■
Wenn die Zeilenadressensignale An-A. in den Adressenpuffer ADB eingeführt und darin zwischengespeichert worden sind, nimmt das RAS Signal den tiefen Pegel später als die Zeilenadressensignale An - A. an. Die Maßnahme , das RAS Signal später als die Zeilenadressensignale A0 - A. eintreten zu lassen, dient dazu; die Zeilenadressensignale An A. zuverlässig als Zeilenadressen in das Speicherfeld einzugeben.
Sodann wird das gegenüber dem RAS Signal verzögerte Signal Φ_ an dem Adressenpuf.fer ADB angelegt, so daß die
Pegel a , an , und a., a., welche den zwischenge-
speicherten Zeilenadressensignalen entsprechen, zu den Zeilen- und Spaltendecoder RC-DCR übertragen werden. Wenn die Signale an, ao und a., ä~ an den Zeilen- und
"·■·■ ■ ο/. I / k- jo
Spaltendecoder RC-DCR angelegt worden sind, leitet dieser Zeilen- und Spaltendecoder RC-DCR den Vorgang, gemäß dein nur die ausgewählten Signale auf hohem Pegel bleiben und die nicht ausgewählten auf niedrigen Pegel gesetzt werden.
Die ausgewählten Signale werden zu dem Speicherfeld M-ARY übertrager», wenn das gegenüber dem Signal ΦΑ15 verzö-
gerte Signal Φ an den Zeilen- und Spaltendecoder RC-DCR χ
angelegt wird. Die Maßnahme, das Signal bezüglich des
Signals Φ zu verzögern, dient dazu, daß der Zeilen- und Spalterdecoder RC-DCR erst nach dem Abschluß des Betriebes des Adressenpuffers ADB in Betrieb gesetzt wird.
Auf diese Weise wird die Zeilenadresse in dem Speicherfeld M-ARY so gesetzt, so, weil eines der 2 Ausgangssignale des Zeilen- und Spaltendecoders RC-DCR einen hohen Pegel annimmt, innerhalb des Speicherfeldes M-ARY eine dementsprechend© Zeilenadressenleitung ausgewählt wird.
Sodann werden die Informationen "1" und "0" der Speicherzelle, die in dem Speicherfeld M-ARY an die ausgewählte Zeilenadressenleitung angeschlossen sind, jeweils durch den in Fig. 2 dargestellten Leseverstärker SA verstärkt. Die Betätigung des Leseverstärkers SA beginnt mit dem Anlegen des Signals $„,.
ir A
Wenn die Spaltenadressensignale A. . - Ä. in den Adressenpuffer ADB eingegeben und darin zwischengespeichert worden sind, so nimmt das CAS Signal nach den Spaltenadressensignalen A. .. - A. den tiefen Pegel an. Diese Maßnahme, das CAS Signal später als die Spaltenadressensignale A. . - A. auftreten zu lassen, dient dazu, die Spaltenadressensignale zuverlässig als Spaltenadressen in das Speicherfeld einzugeben.
Wenn das gegenüber dem CAS Signal verzögerte Signal Φ _ -nachfolgend an den Adressenpuffer ADB angelegt wird, werden die Signalpegel a-+i/ a- + i --·· und a·' ä~-"r die den sPal~ tenadressensignalen entsprechen, zu dem Zeilen- und Spaltendecoder RC-DCR übertragen. Der Zeilen- und Spaltendecoder RC-DCR führt sodann einen Vorgang aus, der dem obenbeschriebenen entspricht. Die ausgewählten Signale werden zu dem in Fig. 2 dargestellten Spaltenschalter C-SW übertragen, wenn
das gegenüber dem Signal Ί nr,, verzögerte Signal 4' an den Zeilen- und Spaltendecoder RC-DCR angelegt wird. Die Spaltenadresse in dem Speicherfeld M-ARY wird somit derart gesetzt,
"i — 1
daß, - da eines der 2J Ausgangssignale des AD-DCR einen hohen Pegel annimmt - ein Spaltenschalter C-SW ausgewählt wird, so daß eine Spaltenadressenleitung oder eine Datenleitung, die an diesen Spaltenschalter C-SW angeschlossen ist, ausgewählt wird.
Auf diese Weise wird innerhalb des Speicherfeldes M-ARY eine Adresse gesetzt.
Es wird nun erläutert, wie die Auslese- und Einschreibvorgänge für die entsprechend der obigen Beschreibung gesetzten Adressen ausgeführt werden.
Während der Betriebsart des Auslesens nimmt das WE Signal einen hohen Pegel an. Dieses WE Signal ist so beschaffen, daß es den hohen Pegel annimmt bevor das CAS Signal auf tiefen Pegel fällt. Der Grund hierfür ist der, daß, weil ein tiefer Pegel des CAS Signals zum Setzen einer Adresse des Speicherfeldes M-ARY führt, das WE Signal vorher auf einen hohen Pegel gebracht wird, wodurch der Auslesevorgang vorbereitet und die Startzeit für das Auslesen verkürzt wird.
Wenn das Signal $Op'des CAS Gruppensignals an den Ausgangsverstärker OA angelegt wird, wird dieser Ausgangsverstärker aktiviert und die Information der gesetzte Adresse wird verstärkt und sodann über den Datenausgangspuffer DOB an dem Datenausgangsansdhluß D . ausgelesen. Das Auslesen wird auf diese Weise vollzogen, und der Auslesevorgang ist abgeschlossen, wenn das CAS Signal einen hohen Pegel erreicht.
Als nächstes nimmt bei der Einschreib-Betriebsweise das WE Signal einen tiefen Pegel an. Wenn das Signal *RW/ das von dem WE Signal mit tiefem Pegel und dem CAS mit tiefem Pegel gebildet wird, einen hohen Pegel annimmt und an den in Fig. 2 dargestellten Dateneingangspuffer DIB angelegt wird, wird dieser Dateneingangspuffer DIB aktiv und von dem Eingangsdatenanschluß D. werden die Einschreibdaten zu der
3217403
gesetzten Adresse des Speicherfeldes M-ARY übertragen, wodurch der Einschreibvorgang ausgeführt, wird.
Unterdessen wird das invertierte Signal des Signals
φ „, d.h. das Signal <l· mit tiefem Pegel, an den Datenausgangspuffer DOB angelegt um das Speicherfeld M-ARY zu steuern und um zuverhindern, daß während des Einschreibvorganges irgendwelche Daten ausgelesen werden.
(Anordnung und Betriebsweise der D-RAM Transistorschaltung) .
Es wird nun ein ausführbarer Schaltungsaufbau für das D-RAM gemäß der vorliegenden Erfindung erläutert.
Fig. 4A zeigt einen Ausführungsbeispiel eines Schaltungsaufbaus eines D-RAM der vorliegenden Erfindung. Folgenden wird die Erfindung auf der Grundlage dieses Ausführungsbeispiels beschrieben.
1. Aufbau der Speicherzelle M-CEL:
Die Speicherzelle M-CEL für 1 Bit besteht aus einem Kondensator Cc zum Speicher einer Information und aus einem · P-MOS Transistor QM zum Auswählen einer Adresse. Die Information von logisch "1" oder "0" ist in Form der Gegenwart oder des Fehlens von Ladungen'in dem Kondensator Cg gespeichert. Die Information von logisch "1" ist mittels einer Spannung V gespeichert, die von logisch "0" durch das
CC
Nullpotential.
Die Gateelektrode des P-MOS Transistors C" ist mit der Wortleitung WL verbunden und die Sourceelektrode oder die Drainelektrode dieses Transistors ist mit der Datenleitung DL verbunden, die andere dieser beiden Elektroden mit der . · Kapazität Cg.
2. Schaltweise der Speicherzelle M-CEL:
Wenn die Gatespannung des P-MOS Transistors QM oder eine Wortspannung unter die Versorgungsspannung +V um eine
CC
Schwellspannung V,. (die Schwellspannung des P-MOS Transistors Q) abgefallen ist, schaltet der P-MOS Transistor Q auf "1" und erlaubt die Auswahl der Speicherzelle M-CEL.
Bei Verwendung eines N-MOS Transistors bei einer (nicht dargestellten) Speicherzelle gemäß dem Stand der Technik
.3217 4J3
schaltet der N-MOS Transistor Q auf "ein" und erlaubt die Auswahl der Speicherzelle, wenn die Wortspannung von 0 (in Worten Null) V auf (Vcc - V., ) gewechselt hat (V , ist die Schwellspannung des N-MOS Transistors Q). Die Schaltgeschwindigkeit des in Fig. 4A dargestellten P-MOS Transistors Q kann höher gemacht werden als die eines N-MOS Transistors in einer Speicherzelle nach dem Stand der Technik/ weil die Information der logischen Größen "1" und "0" bloß mit der Größe zwischen V und Iv.. ! be-
cc ' thp' stimmt werden kann. Eine detaillierte Beschreibung des Schaltvorganges des P-MOS Transistors Q ist in der offengelegten japanischen Patentanmeldung Nr. 56-44189 (Anmeldungsnummer 54-119403) enthalten.
3. Konstruktion des Leseverstärkers:
Die Leseverstärker SA1 und SA_ verstärken die Differenz der Potentialänderungen,, die. sich auf den zusammenverlegten Datenleitungen DL1-1 und DL1-1 während der Adressierung entwickeln, während einer Leseperiode, die durch die Zeitgebersignale fr-- und Φ . (Leseverstärkersteuersignale) bestimmt wird, wobei deren Eingangs- und Ausgangs-Knotenpunkte an das Paar der parallel .angeordneten, zusanunenverlegten Datenleitungen DL1-1 und DL1-1 geschlossen sind.
Die Leseverstärker SA1 und SA2 sind parallel miteinander verbunden und sie können so betrachtet werden, daß sie zusammen einen einzelnen Leseverstärker bilden. Sie unterscheiden sich jedoch darin, daß der Verstärker SA1 aus N-MOS Transistoren Q_7 und 0_8 aufgebaut ist, wohingegen der
Verstärker SA0 aus P-MOS Transistoren QC!- und Q-, des ent- 2. ob Sb
gegengesetzten Leitfähigkeitstyps aufgebaut ist. Jeder Leseverstärker besteht aus einem Paar von kreuzweise verbundenen Feldeffekttransistoren (Q55 ~ Q58) um die Differenzverstärkung mit positiver Rückkopplung zu ermöglichen, und aus einem Feldeffekttransistor (Q5A' ^s9^' der an die SourcGseite der kreuzweise verbundenen Feldeffekttransistoren angeschlossen ist und zur Steuerung der Differenzverstärkung mit positiver Rückkopplung dient.
Die Leseverstärker SA1 und SA2 können auch als ein
3 0 1 '/ /
einzelner komplimentärer Leseverstärker betrachtet werden, die zuvor festgestellt wurde, und daher können sie auch benachbart zueinander angeordnet werden. Können aber auch getrennt voneinander wie in der Fig. 4A (beispielsweise an beiden Enden des Speicherfeldes M-ARY) angeordnet werden, um sie möglichst effizient in Bezug auf die Anordnung und die Konfiguration der Leiterbahnen, der Transistoren, Wannengebiete usw. unterzubringen.
Insbesondere können der Leseverstärker SA„ und das Speicherfeld M-ARY, die aus P-MOS Transistoren·aufgebaut sind, und der Leseverstärker SA1 und eine Vorladungsschaltung BC, welche aus N-MOS Transistoren bestehen, isoliert angeordnet werden. Deshalb kann die Schaltungsanordnung innerhalb des Chip einen P-MOS Teil und einen davon isolierten N-MOS Teil aufweisen,und die Schaltkreise können effizient untergebracht werden.
Die zusammenverlegten Datenleitungen DL.. ,. und DL1-1 sind aus Metall wie zum Beispiel Al, Au, Mo, Ta und W gestellt. Da Metall einen geringen spezifischen Widerstand besitzt, fällt die Spannung während des Betriebes an den Datenleitungen nur wenig ab und es tritt keine Fehlfunktion auf. 4. Konstruktion der Vorladungsschaltungen: Die Vorladungsschaltung PC besteht aus einem Paar von N-MOS Transistoren Q82 und Q33 zum Vorladen der Datenleitungen um die Hälfte (V ) der" Versorgungsspannung V , sowie aus einem N-MOS Transistor Qc1 um eine Unsymmetrie der vorgeladenen Spannungen zwischen den beiden Datenleitungen zu eliminieren. Wie in der Figur mit den Zeichen X angedeutet ist, sind diese N-MOS Transistoren so beschaffen, daß deren Schwellspannungen kleiner sind als jene der anderen N-MOS Transistoren.
Die Zahlen der Speicherzellen, die an die betreffenden, geometrisch parallel zueinander ausgerichteten, zusammenverlegten Datenleitungen DL1-1 und ÖL 1 angeschlossen werden sollen, werden einander gleichgemacht um die Erfassungsgenauigkeit zu erhöhen. Jede Speicherzelle ist zwischen eine Wortleitung WL und eine der zusammenverlegten Datenleitungen
gekoppelt. Jede Wortleitumi WL kreuzt ein angrenzendes Paar von Datenleitungen. Falls also eine StGrkomponentt..·, die sich auf einer Wortleitung WL entwickelt hat, auf Grund elektrostatischer Kopplung auf die Datenleitungen übertragen wird, so erscheinen die induzierten Störkomponenten auf
beiden Datenleitungen in gleicher Höhe und werden durch die Differenz-Leseverstärker SA1 und SA2 unterdrückt. 5. Wirkungsweise der Schaltung: Die Wirkungsweise der Schaltung nach Fig. 4A wird nun unter Bezugnahme auf das Betriebsimpulsdiagramm der Fig. 4B beschrieben.
Vor dem'Auslesen des gespeicherten Signals aus der Speicherzelle werden, wenn das Vorladungssteuersignal i , dessen Spannung höher als die Spannung V„_, ist, hohen Pegel aufweist, die N-MOS Transistoren Q^2 und Q3 leitend, und die Streukapazitäten Cß und Cß der zusainmenverlegten Datenleitungen DLh1 und DL1-1 werden bezüglich der Masse auf etwa 1/2 Vc_, vorgeladen. Zu dieser Zeit wird der N-MOS Transistor Qc1 simultan leitend. Selbst wenn die durch die N-MOS Transistoren Q__ und Q0- vorgeladenen Spannungen unsymmetrisch geworden sind, so werden deshalb die zusainmenverlegten Datenleitungen DL1-1 und DL1-1 kurz geschlossen und auf das gleiche Potential gesetzt. Die N-MOS Transistoren Q1 bis Qg- haben Schwellspannungen V,. , die niedriger sind als die der Transistoren ohne die Stern-Zeichen, damit zwischen den jeweiligen Source-,und Drainelektroden kein Spannungsverlust auftritt. Andererseits hält der Kondensator C_ in der Speicherzelle ein Potential, das in etwa gleich
"0"
0 Volt ist, wenn die geschriebene Information logisch "0 ist, und er besitzt ein Potential, das im wesentlichen gleich V_,_ ist, wenn die Information logisch "1V ist. Die Vorladungsspannung V der Datenleitungen DL und DL ist so gesetzt, daß sie zwischen den beiden gespeicherten Potentialen liegt.
Zufolge wird dann, wenn das Leseleitungsteuersignal i hohen Pegel einnimmt um so die gewünschte Speicherzelle zu adressieren, das Potential V„T von einer an die Speicher-
zelle gekuppelten Dat.enleitung einen höheren Wert als V an, wenn die Information "1" oder die Spannung V^ ausgelesen worden ist, und sie wird kleiner a]s Vnp wenn die Information "0" oder Null-Potential ausgelesen worden ist. Durch Vergleich des Potentials der oben angegebenen Datenleitung und des Potentials auf der anderen Datenleitung, die das Potential VD„ weiterhin führt, kann unterschieden werden, ob die Information der adressierten Speicherzelle "1" oder "0" ist.
Der DifferenzVerstärkungsvorgang mit positiver Rückkopplung der Leseverstärker SA. und SA2 wird gestapelt, wenn die FETs Qgg und Q . begonnen haben, in den "ein"-Zustand auf Grund der zugehörigen Taktsignale (Leseverstärkersteuersignale) φρΑ und φρ. überzugehen. Auf der Basis der bei der Adressierung gegebenen Potentialdifferenz ändern sich das höhere Datenleitungspotential (VxJ und das
tiefere Potential (VT ) in Richtung auf die Spannung V-,,, bzw.
J-i CC
auf das Nullpotential V„.7r,, und die Differenz wird breiter.
GNU
Der aus den N-MOS Transistoren QS7/ Qso und Qgg aufgebaute Leseverstärker SA1 trägt dazu bei, das Potential der Datenleitung auf das Nullpotential VGND zu erniedrigen, während der aus den P-MOS Transistoren Qg/* Qg5 und Qg6 bestehende Leseverstärker SA„ dazu beiträgt, das Potential der Datenleitung auf V anzuheben. Die jeweiligen Leseverstärker SA. und SA2 arbeiten in Source- geerdeter Schaltung.
Wenn in dieser Weise das Potential (vt""vgnd^ gleich
den Schwellspannungen V,, der N-MOS Transistoren Q0-, und
tnn ρ /
Q_o des Leseverstärkers SA1 geworden ist, endet der positive Rückkopplungsbetrieb des Leseverstärkers SA-.. Wenn weiterhin das Potential (V^-Vw) gleich den Schwellspannungen V4, _ der
cc ti tnp
P-MOS Transistoren Q„c und Q-,- des Leseverstärkers SA0
bb bb 4.
geworden ist, so endet der positive Rückkopplungsbetrieb des Leseverstärkers SAn. Schließlich erreicht V_ Nullpotential
Z JU
und V„ die Spannung Vrr,f sie werden in einem Zustand kleiner Impedanz stabil.
Die Leseverstärker SA1 und SA» können für ein gleichzeitiges Arbeiten gestartet werden, der Verstärker SA1 kann
·: :'■:. \: ■ 3217403
vor dem Verstärker SA- in Gang gesetzt worden, der Verstärker SA„ kann auch vor dem Verstärker SA in Betrieb gesetzt werden. Bezüglich der Auslesegeschwindigkeit ist es schneller, wenn die Verstärker SA und SA„ gleichzeitig betrieben werden. Da jedoch ein Durchgangsstrom fließt wird der Leistungsverbrauch größer. Andererseits hat der Ausweg, die in Betriebsetzungszeiten der Verstärker SA und SA? unterschiedlich zu machen, den Vorteil, daß ein Durchgangsstrom vermieden wird und daß der Leistungsverbrauch absinkt.
Bezüglich der Auslesegeschwindigkeit jedoch ist dieser Ausweg nachteiliger. ;
Die Fig. 4C zeigt den Schaltungsaufbau eines anderen Aufführungsbeispiels eines D-RAM nach der vorliegenden Erfindung. Die Teile, die jenen der Fig. 4A entsprechen, sind mit den gleichen Bezugszeichen versehen. Gegenüber dem Ausführungsbeispiel der Fig. 4A besteht ein Unterschied darin, daß die Steuereinrichtung für einen Betrieb positiver Rückkopplung des Leseverstärkers SA1 aus N-MOS Transistoren Q_g und Q_ Λn aufgebaut ist, welche parallel geschaltet sind.
fa I U
Die Arbeitsweise der Leseverstärker SA und SA wird unter Bezugnahme auf die Fig. 4D beschrieben. Es wird angenommen, daß die zusammenverlegten Datenleitungen voraus auf etwa 1/2 Vcc geladen worden sind.
Der Feldeffekttransistor Qs1o der Steuervorrichtung für positiven Rückkopplungsbetrieb des Leseverstärkers SA. wird mittels eines Leseverstärkersteuersignal Φ leitend gemacht, wodurch entweder der FET Qg_ oder der FET « leitend gemacht wird, so daß das tiefere Datenleitungspotential (VT ) ein wenig in Richtung auf. das Nullpotential V-.^- reduziert wird. Zu diesem Zeitpunkt ändert sich das höhere Datenleitungspotential (V„) nicht, weil entweder der FET Q„- oder der FET Q38 nicht leitend ist. Die Leitfähigkeit des FET Qg10 ist so ausgelegt,, daß sie kleiner ist als diejenige des FET Qsg.
Wenn der FET Q__ auf Grund des Leseverstärkersteuer-
&y
signals ψρΆ beginnt, in den "ein"-Zustand zu kippen, startet nachfolgend der Leseverstärker SA1 mit dem positiven Rück-
JZI/ H J J
koppluncjsbetrieb und ändert das Potential V1. in Richtung auf das Nullpotential Vr .
Das heißt, daß, nach dem auf Grund des Leseverstärker-Steuersignals $' Differenz der Potentiale der ζ us aminen verlegten Datenleitungen etwas erweitert worden ist, das LeseversLärkersteuersignal Φ umgelegt, wird um in positiven Rückkopplungsbetrieb des Loscverstcirkers SA1 auszuführen. Wenn also die Potentialdifforenz der zusammenverlegten Datenleitungen klein ist, kann sie doch durch den Leseverstärker SA1 verstärkt werden. Mit anderen Worten verbessert sich die Empfindlichkeit des Leseverstärkers.
Wenn der FET Qq. begonnen hat, in den "ein"-Zustand auf Grund des Leseverstärkersteuersignals Φ Ä oder φ~ zu kippen, wird die Differenzverstärkung mit positiver Rückkopplung des Leseverstärkers SA„ gestartet und das höhere Datenleitungspotential (V„) steigt in Richtung auf V_,_, an.
rl CC
Schließlich erreicht das Potential VT der Datenleitung das Nullpotential und VR erreicht V.-,c, und sie werden in einem Zustand niedriger Impedanz stabil.
Fig. 4E zeigt die Schaltungsanordnung eines D-RAM gemäß einem anderen Ausführungsbeispiel dieser Erfindung. Die Teile, die jenen der Fig. 4A entsprechen, tragen die gleichen Bezugszeichen. Im Unterschied zu dem Ausführungsbeispiel der Fig. 4A sind Leerzellen (Pseudozellen) D-CEL an die zusammenverlegten Datenleitungen angeschlossen.
Die Leerzelle D-CEL besteht aus einer Reihenschaltung aus einem P-MOS Transistor Qn.. und einem P-MOS Transistor Q . Das Gate des P-MOS Q . ist an eine Pseudowortleitung angeschlossen, und die Source- oder die Drainelektrode ist an die Datenleitung angeschlossen und die andere von ihnen mit der Source- oder der Drainelektrode des P-MOS Transistors Q „ verbunden, von dem die andere Elektrode wiederum geerdet ist.
Die Pseudozelle D-CEL benötigt keine Kapazität C, zum Speichern des Referenzpotentials. Der Grund dafür liegt darin, daß das Referenzpotential in den Datenleitungen vorgeladen wird. Die Leerzellen D-CEL werden unter den gleichen
3O IM · ■·, ·■,
Herstellungsbedingungen und mit. den gleichen Konstruktionskonstanten hergestellt wie die Speicherzellen M-CEL.
Die Leerzellen D-CEL dienen dazu, verschiedene Störungen, die sich auf den zusammenverlegten Datenleitungen beispielsweise während des Einschreibens und des Auslesens von Speicherinformationen einstellen.
(Zeitsequentielle Betriebsart des D-RAM Transistorschaltkreises)
Die zeitsequentiellen Betriebsweisen des D-RAM Transistorschaltkreises wird nun unter Bezugnahme auf die Fig. 4A beschrieben.
1. Auslesesignalmenge:
Das Auslesen einer Information wird derart ausgeführt, daß der P-MOS QM EIN-geschaltet wird um die Kapazität C„ an die gemeinsame Spaltendatenleitung DL anzukoppeln und daß abgefragt wird, wie das Potential der Datenleitung DL sich nach Maßgabe der Menge in der Kapazität C0 gespeicherten Ladungen verändert. Es wird unterstellt, daß das Potential, das in den Streukapazitäten C_ der Datenleitung DL zuvor geladen ist, die Hälfte der Versorgungsspannung, d.h. .1/2 V trägt. Ist dann in der Kapazität Cg als Information eine "1" (das Potential V) enthalten, so wird das Potential (V-.-),,.,, der Datenleitung DL zu V„„ . (C^ + C_)/2(C/., + C0), wenn die entsprechende Speicherzelle adressiert ist; im Pail, bei dem die Information "0" (Null V) ist, wird das Potential (V~T ) ,lr,„ der Datenleitung DL zu
UXj U
VCC * 0V2 (C0 + 0S^ Hierbei ergibt sich für die Differenz zwischen logish "1" und logisch "0", also für die festzustellende Signalgröße AVe:
AVS = (VDL)n1" " ^DL*"0"
- vcc'cs/(co + cs)
(cs + co>3·
Weil eine Speicliermatrix hoher Intecjrat ionsdi chte keine Kapazität zeLgt, wenn clio Speicherzellen klein sind und eine große Zahl solcher Speicherzellen an die gemeinsamen Daton-
leitungen angeschlossen sind, gilt C„ << C , d.h. " (Cg/C-J hat einen gegenüber 1 (eins) vernachlässigbaren Wert. Dementsprechend kann die obige Gleichung durch AV„ =V_ .(Co/C_) und ^v5 ist ein sehr kleines Signal. 2. Auslesevorgang:
Vorladungsperiode
Sie ist die gleiche wie bei dem oben beschriebenen Vorladungsbetrieb .
Zeilenadressierungsperiode
Die Zeilenadressensignale AQ bis A,, die von dem Adressenpuffer ADB bei Eintreffen des Taktsignals (Adressenpuffersteuersignal) ΦΑΏ (vergleiche Figuren 3A und 3B) geliefert worden sind, werden durch den Zeilen- und Spaltendecoder RC-DCR decodiert, die Adressierung der Speicherzelle M-CEL wird simulatan mit dem Ansteigen des Wortleitungssteuersignal Φν gestartet.
Als Folge hiervon erscheint eine Spannungsdifferenz, die im wesentlichen gleich AVg ist, zwischen den zusammenverlegten Datenleitungen DL., .. und DL7~T auf der Basis des gespeicherten Inhalts der Speicherzelle, wie dies oben festgestellt wurde.
Abfragen
Zu der gleichen Zeit, zu der N-MOS Qsg auf Grund des Taktsignals Φ (Leseverstärkersteuersignal) begonnen hat, leitend zu werden, datet der Leseverstärker SA1 einen positiven Rückkopplungsbetrieb und verstärkt das Abfragesignal von AVg, das sich bei der Adressierung eingestellt hat. Simultan zu dem Verstärkungsvorgang (nach dem Starten des Verstärkungsvorgangs) startet, der Leseverstärker SA2 den positiven Rückkopplungsbetrieb auf Grund des Zeitsteuersignals Φ_,Λ und stellt den Pegel von logisch "1" auf V zurück.
Patenausgaben
Die Spaltenadressensignale A. * bis A., die synchron zu dem Zeitsteuersignal (Adressenpuffersteuersignal) Φ c von dem Adressenpuffer ADB abgegeben worden sind, werden durch den Zeilen- und Spaltendecoder RC-DCR decodiert. Folgend wird die gespeicherte Information der Speicherzelle M-CEL bei
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derjenigen Spaltenadresse, die durch das Zeitsteuersignal (Spaltenschaltersteuersignal) Φ ausgewählt worden ist, zu den gemeinsamen Eingangs- Ausgangsleitungen CDL1 und CDL1 über den Spaltenschalter C-SW1 übertragen.
Nachfolgend wird der Äusgangsverstärker/Datenausgangspuffer OA & DOB durch das Zeitsteuersignal (Datenausgangspuffer- und Ausgangsverstärker-Steuersignal) Φ in Betrieb gesetzt und die gespeicherte und gelesene Information wird zu dem Ausgangsanschluß D , des Chip übertragen. Während des Einschreibens werden Ausgangsverstärker/Datenausgangspuffer OA & DOB mittels des Zeitsteuersignals (Datenausgangspuffer-Steuersignal) Φ-., im Außerbetriebszustand gehalten. 3. Einschreibvorgang:
Zeilenadressierungsperiode
Vorladungs- Adressierungs- und Abfragebetrieb ist der gleiche wie in dem voranbeschriebenen Auslesebetrieb. Demensprechend wird ohne Rücksicht auf den logischen Wert einer Eingangs- Einschreibinformation W. die gespeicherte Information der Speicherzelle, in welche die Information eingeschrieben werden soll, zwischen den zusammenverlegten Datenleitungen DL1 Λ und DL. Λ ausgelesen. Dieses Auslesen von Information bleibt bei. dem unten behandelten Einschreibvorgang unbeachtet. Daher können die bis zu diesem Zeitpunkt vorliegenden Vorgänge im wesentlichen als.das Auswählen einer Spaltenadresse angesehen werden.
Schreibperiode
Wie beim Auslesevorgang werden die zusammenverlegten Datenleitungen DL1 Λ und DL1 ■... , die an der ausgewählten Spalte anliegen, synchron mit dem Zeitsteuensignal (Spaltenschaltersteuersignal) Φ an die gemeinsamen Eingangs- Ausgangsleitungen CDL1 und CDL1 über den Spaltenschalter C-SW1 angeschlossen.
Darauffolgend werden komplimentärt; Schreibeingangssignale d. und d. , die synchron zu dem Zeitcjebersignal (Dateneingangspuffers·euersignal) Φ w von dem Dateneingangspuffer DI3 geliefert weiden, über den Spaltenschcilter C-SW1 in die Speicherzelle M-''EL eingeschrieben. Mittlerweile arbeitet der
32 17
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Leseverstärker SA. Da aber die -.usgangsiiapedanz des Dateneingangspuffers DIB klein ist, -/ird die an den gemeinsam verlegten Datenleitungen DL1 Λ md DL1 Λ erscheinende In-
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formation durch die Informatior des Eingangs D. bestimmt.
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4. Auffrischvorgang:
Das Auffrischen wird derar . ausgeführt, daß eine Information, die in einer Speicherzelle M-CEL gespeichert ist und im Begriff ist, verloren zu. gehen, einmal auf die gemeinsame Spaltendatenleitung BL ausgelesen wird, daß die ausgelesene Information mittels der Leseverstärker SA1 und SA_ auf einen wiederhergestellten Pegel gebracht wird und dann erneut in die Speicherzelle M-CEL eingeschrieben wird. Dementsprechend ist der Auffrischvorgang ähnlich zu dem Vorgang der Zeilenadressierung oder der zuvor beschriebenen Abfrageperiode bei dem Auslesevorgang. In diesem Fall wird jedoch der Spaltenschalter C-SW1 im Außerbetriebszustand gehalten und alle Spalten werden simultan Zeile für Zeile aufgefrischt.
(Schaltungsaufbau des zweiteiligen (2-mat) 64 K-D-RAM) Fig. 5A zeigt ein Diagramm für den Schaltungsaufbau eine» D-RAM, das gemäß der vorliegenden· Erfindung aufgebaut ist und bei dem Speicherzellen von etwa 64 Kbits" in zwei Speicherzellenmatrizen (Speicherfelder M-ARY und M-ARY ) aufgeteilt und angeordnet sind, wobei jede Speicherzellenmatrize eine Speicherkapazität von 128 Zeilen χ 256 Spalten = 32768 Bits (32 Kbits). Prinzipielle Schaltungsblocks in dieser Figur sind conform zu der tatsächlichen geometrischen Anordnung bezeichnet. Die jeweiligen Blocks haben die gleiche Konstruktion wie sie oben beschrieben wurde, und sie werden mit den gleichen Symbolen bezeichnet. Als Schaltungsaufbau für ein Speicherfeld kann jedes der in den Figuren 4A, 4C und 4E angegebenen Systeme eingesetzt werden.
Die Zeilen-Serienadressenauswahlleitungen (Wortleitungen WL) der jeweiligen Speicherfelder M-ARY und M-ARY werden von Zeilendecodern (die ebenfalls als Worttreiber dienen)
7 R-DCR und R-DCR2 versorgt, welche 2 = 128 Arten von Decodierungsausgangssignalen haben, die auf der Basis der
- 3fr — "
Zeilenadre.'--.sensignale A-A. erzielt werden.
Ein Spaltendecoder C-DCR liefert 128 Arten von Decodierungsausgangssignalen auf der Basis von Spaltenadressensignalen A9-A15. Spaltenauswahl-Decodierungsausc/angssignale sind den rechten und den linken .Speicherfeldern gemeinsam und den oberen und den unten angrenzenden Spalten innerhalb jedes Speicherfeldes, insgesamt 4 Spalten.
Um irgendeine der vier Spalten auszuwählen werden Adressensignale A7 und A8 zugeteilt. Beispielsweise ist das Signal A7 der Auswahl des rechten oder des linken Feldes zugewiesen, das Signal Ag der Auswahl der oberen oder der unteren Spalten.
Ein Signalgenerator Φ ^1.-SG für ein Φ ..-Signal codiert die Adressensignale A7 und Aß in vier Kombinationen,und Spaltenauswahlschalter CSW-S1 und CSW-S3 schalten die Spalten nach Maßgabe der Ausgangssignale Φ 0Q, Φ Q1, Φ 1Q und Φ ^1 der Generatorschaltung.
Auf diese Weise· ist der Decoder zum Auswählen der Spalten der Speicherfelder in die zwei Stufen eines Spaltendecoders C-DCR und von Spaltenauswahlschaltern CSW-S1 sowie CSW-S2 aufgeteilt. Ein erstes Ziel der Aufteilung des Decoders in diese beiden Stufen liegt darin, zu verhindern, daß ein nutzloser leerer Teil in dem IC-Chip auftritt. Es wird also erstrebt, daß der vertikale Feldabstand der NOR-Gatter,
'25 die einem Paar von rechten und linken Ausgangssignalleitungen des Spaltendecoders C-DCR zugeordnet sind und die vergleichsweise große Flächen einnehmen, gleich dem Spaltenfeidabstand der Speicherzellen gemacht wird. Wegen der Aufteilung des Decoders in zwei Stufen ist die Zahl der Transistoren, die das NOR-Gatter bilden, reduziert, und es besitzt eine klejine Fläche.
Das zweite Ziel der Aufteilung des Decoders in zwei Stufen besteht darin, daß die Zahl der an eine Adressonsignalleitung anzuschließenden NOR-Gatter reduziert wird, wodurch die an einer Ädressensignalleitung anliegende Last verringert und die Schaltgeschwindigkeit erhöht wird.
Der Adressenpuffor ADB verarbeitet die acht externen
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Adrcssen-Multiplexsignale A-A7; und A^-A1 r in acht komplementäre I'aare von Adressensignalen (an, a )-(a7, a7) ; und (ag, a8)-(a15, a ). Er überträgt sie zu den Decoderschaltungen während der Takte Φ _ und ΦΛΓ,, die an die Betriebs-
AK AL* weisen innerhalb des IC-Chip angepaßt sind.
(Schaltungsvorgang des zweiteiligen 64-K-D-RAM) Schaltungsvorgang eines Adressensetzprozesses bei einem zweiteiligen 64-K-D-RAM wird unter Bezugnahme auf die Figuren 5A und 5B beschrieben.
Zuerst steigt das Adressenpuffersteuersignal Φ _ der Zeilenserien auf den hohen Pegel, wodurch die sieben komplimentären Paare von Zeilenadressensignalen (a_, äT)-
(ac, a ), welche den Zeilenadressensignalen A-A, entsprechen, ob Ub
von dem Adressenpuffer ADB an die Zeilendecoder R-DCR1 uhd R-DCR über eine Zeilenadressenleitung R-ADL angelegt.
Als nächstes steigt ein Wortleitungsteuersignal Φ
auf einen hohen Pegel an, wodurch die Zeilendecoder R-DCR
und R-DCR aktiv werden, und eine der Wortleitungen WL von jedem der beiden Speicherfelder M-ARY1 und M-ARY3 wird ausgewählt und auf hohen Pegel gesetzt.
Nachfolgend steigt das Adressenpuffersteuersignal ΦΆ_, der Spaltenfolge auf den hohen Pegel, wodurch die sieben kom-
plimentären Paare von Spaltenadressensignalen (an, äT) y y
(a15, a15)/ welche den Spaltenadressensignalen A-A15 entsprechen, an dem Adressenpuffer ADB an den Spaltendecoder C-DCR über eine Spaltenadressenleitung C-ADL angelegt werden.
Demzufolge nimmt ein Paar von Ausgangssignalleitungen unter den 128 Paaren von Ausgangssignalleitungen des Spaltendecoders C-DCR einen hohen Pegel an und die Hochpegelsignale werden an die Spaltenschalterauswahlvorrichtungen CSW-S1 und CSW-S„ angelegt.
Nachfolgend wird, wenn das Spaltenschaltersteuersignal Φ auf hohen Pegel ansteigt, der Generatorschaltkreis Φ .. SG für das Φ ..-Signal in Betrieb gesetzt.
Andererseits sind das komplimentäre Paar der dem Adressensignal A7 entsprechenden Signale (a7, a7) bzw. das
komplementäre Paar der dem Adressensignal Afi entsprechenden Signal (ao, ao) bereits an den Generatorschaltkreis 4 ..-SG für das Φ ,.-Signal angelegt worden, wenn das Adressenpuffersteuersignal Φ den hohen Pegel angenommen hat bzw. wenn das Adressenpuffersteuersignal Φ den hohen Pegel angenommen hat. Wenn dementsprechend das Spaltenschaltersteuer signal Φγ den hohen Pegel angenommen hat, überträgt der Generatorschaltkreis Φ ..-SG für das Φ ..-Signal im wesentlichen gleichzeitig dazu die Signale zu den Spaltenschalterauswahlvorrichtungen CSW-S1 und CSW-S2.
Auf diese Weise wird unter einer Gesamtzahl von Transistorpaaren in den Spaltenschaltern C-SW1 und C-SW ein Paar ausgewählt, und ein Paar von Datenleitungen DL innerhalb des Speicherfeldes wird an die gemeinsame Datenleitung CDL angeschlossen.
(Lay-out Muster für einen D-RAM IC vom 2-mat-Typ)
Das lay-out Muster für einen D-RAM IC vom sogenannten 2-mat Typ (zweiteiligen Typ), bei dem der einzelne IC-Chip mit zwei Speicherfelder aufgeteilt ist, wird unter Bezugnähme auf die Fig. 6 beschrieben.
Die zwei Speicherfelder M-ARY1 und M-ARY , von denen jedes aus einer Vielzahl von Speicherzellen besteht, sind auf dem IC-Chip voneinander getrennt angeordnet.
Im zentralen Teil des IC-Chip findet sich zwischen den Feldern M-ARY1 und M-ARY- der gemeinsame Spaltendecoder C-DCR.
Spaltenschalter C-SW1 für das Feld M-ARY ist zwischen dem Feld M-ARY1 und dem gemeinsamen Spaltendecoder C-DCR angeordnet.
Andererseits ist der Spaltenschalter C-SW für das Feld M-ARY zwischen dem Feld M-ARY^ und dem Spaltendecoder C-DCR angeordnet.
Die Leseverstärker SA1 und SA„ sind jeweils an dem linken bzw. dem rechten Ende des IC-Chip angeordnet um zu .3 5 verhindern, daß die auf Grund von Störungen fehlerhaft arbeiten, beispielsweise! auf Grund von an den Spaltendecoder C-DCR angelegten'Signalen, und um das lay-out für die
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Leiterbahnen zu vereinfachen.
Auf der linken Seite des oberen Teils des IC-Chip sind der Dateneingangspuffer DIB, ein Lose/Schreib-Signalgeneratorschaltkreis R/W-SG, ein KAS-Signalgeneratorschaltkreis RAS-SG und eine RAS-Gruppensignalgeneratorschaltung SG1 angeordnet. In Nachbarschaft zu diesen Schaltkreisen ist ein Anschlußflecken P-RAS für ein RAS-Signal, ein Anschlußflecken P-WE für ein WE-Signal und ein Anschlußflecken P-D. zum Anlegen eines Datensignals angeordnet.
Auf der rechten Seite des oberen Teils des IC-Chip sind Datenausgangspuffer DOB, eine CAS-Signalgeneratorschaltung CAS-SG, ein CAS-Gruppensignalgeneratorschaltkreis SG„ angeordnet. In der Nähe zu diesen Schaltungen sind ein Anschlußflecken p~v ss zum Zuführen einer Spannung V_s, ein Anschlußflecken P-CAS zum Anlegen eines CAS-Signals, Anschlußflecken P-D zum Herausführen eines Datensignals und ein Anschlußflecken P-A, zum Zuführen eines Adressensignals Ae angeordnet.
Ein Hauptverstärker MA ist zwischen der RAS-Gruppensignalgeneratorschaltung SG1 und den CAS-Gruppensignalgeneratorschaltkreis SG2 angeordnet.
Ein V^-Generatorschaltkreis V__-G ist oberhalb eines
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eine Fläche besetzenden Schaltkreises wie dem RAS-Gruppensignalgeneratorschaltkreis SG-, dem CAS-Gruppensignalgeneratorschaltkreis SG2 oder dem Hauptverstärker MA angeordnet. Der Grund hierfür wird nachfolgend angegeben. Der Generator V~-G produziert Minoritätsladungsträger, und es besteht die Gefahr, daß die Speicherzellen, die die Felder M-ARY. ■ und M-ARY bilden, auf Grund der Minoritätsträger eine unerwünschte Inversion der Information erleiden. Um diese Gefahr zu verhindern ist daher der V0 -Generatorschaltkreis V D-G an einer von den Feldern M-ARY1 und M-ARY0 soweit
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wie möglich entfernten Stelle entsprechend der obigen Beschreibung angeordnet. · Auf der linken Seite des unteren Teiles des IC-Chip ist
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der Zeilendecoder R-DCR1 für das Feld M-ARY angeordnet. In der Nachbarschaft zu dem Zeilendecoder R-DCR. sind Anschlußflecken P~AQ, P-A. und P~A- für die Zuführung von Adressensignalen sowie ein Anschlußflecken p~Vcc für die Zuführung der Spannung Vcc angebracht.
Auf der rechten Seite des unteren Teiles des IC-Chip ist der Zeilendecoder R*-DCR2 für das Speicherfeld M-ARY3 angeordnet. In der Nähe des Zeilendecoders R-DCR7 sind Anschlußflecken P-A,, P~A// p~Ac un<^ P-A_ für das Anlegen von Adressensignalen angeordnet.
Der Adressenpuffer ADB ist zwischen den Zeilendecodern R-DCR1 und R-DCR- angeordnet.
(Diagramm des lay-out Musters der Spannungsversorgungsleitungen)
Unter Bezugnahme auf die Fig. 7A wird ein partielles Diagramm eines lay-out Musters beschrieben, das die Speicherfelder M-ARY und die Leseverstärker SA1 und SA„ in einem 64 Kbit D-RAM vereinigt. Die Speicherfelder M-ARY und der Leseverstärker SA2 sind in einzelnen N-kanalartigen, von strich-punktierten Linien umgebenen Wannengebieten ausgebildet. Da die Speicherfelder M-ARY, die Leseverstärker SA_ usw. bezüglich des Spaltendecoders C-DCR mit Spiegelsymmetrie angeordnet sind, sind die Speicherfelder M-ARY und die Leseverstärker SA1 und SA3 innerhalb der Wannengebiete auf der rechten Seite gelassen bzw. nur schematisch angedeutet.
Da die N-kanalartigen Wannen mit der Versorgungsspannung V_ versorgt werden, sind die Versorgungsspannungsleitungen V-L entsprechend der Fig. 7A ausgebildet.
Sei bei der Fig. 7A das Speicherfeld M-ARY1 Λ in der
ι — ι
ersten Zeile, so ist die Spannungsversorgungsleitung jede 32. Zeile des Speicherfelders M-ARY ausgebildet.
Mit zunehmender Größe der Intervalle der Versorgungsspannungsle.i tungen werden die Wannenspannungen zunehmend ungleichmäßiger. Um diesen Nachteil zu verhindern kann die Versorgungsspannungslcsitung bei jeder Zeile des Speicherfeldes M-ARY ausgebildet sein, aber in diesem Fall vergrößert
τ "4.1.-
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sich auch die Chipfläche. Es it;t daher verzuziehen, die Versorgungsspannungsleitungen in gleichen Intervallen zwischen den Speicherfeldern M-ARY anzuordnen, be.· spielsweise mit Intervallen von 8 Zeilen, 16 Zeilen, 32 feilen oder 64 Zeilen.
Um die Wannenspannung gleichförmig zu machen die Versorgungsspannungsleitungen aus einem Metall, in dem fast kein Spannungsverlust auftritt, wie zum Beispiel Al, Au, Mo und Ta. Wenn die aus Metall gebildeten Versorgungsspannungsleitungen in den Wannen angeordnet sind, sollten sie vorzugsweise parallel zu den Datenleitungen angeordnet sein, so daß die aus Aluminium gebildeten Datenleitungen nicht kurz geschlossen werden.
Das N-kanalartige Wannengebiet für die Speicherfeider M-ARY und das für die Leseverstärker SA2 sind aus den folgenden Grund voneinander isoliert.
Zwischen der Versorgungsspannungsleitung innerhalb des Wannengebietes für den Leseverstärker SA2 und der Steuervorrichtung für den Betrieb mit positiver Rückkopplung (Fig. 4A) innerhalb des Leseverstärkers SA0 entwickelt sich ein Spannungsabfall.. Der Spannungsabfall wird größer, wenn der Leseverstärker SA2 weiter von der Versorgungsspannungsleitung entfernt ist, und er führt zu einem Störsignal. Wenn die Speicherfelder M-ARY und die Leseverstärker SA2 innerhalb eines einzelnen N-artigen Wannengebietes ausgebildet sind, erniedrigt der erwähnte Spannungsfall das Potential der Wanne, was zu einer Erniedrigung der Schwellspannung V des P-MOS Transistors QM (Fig. 4A) der Speicherzelle führt. Damit wird der P-MOS Transistor Q leichter in den "ein"-Zustand gelangen, was ein Anlaß für eine Fehlfunktion darstellt.
Die N-kanalartigen Wannengebxete für die Ausbildung der Speicherfelder M-ARY und der Leseverstärker SA2 sind unabhängig voneinander gebildet, wodurch verhütet wird, daß Störsignale, die sich in den Leseverstärkern SA_ ausbilden, dem Betrieb des Speichers beeinflussen können.
Fig. 7B illustriert eine Modifikation des lay-out der Fig. 7A, sie zeigt ein partielles Diagramm eines lay-out-
Musters, das sich auf die Speicherfelder M-ARY und die Leseverstärker SA1 und SA0 in den 64 Kbit-D-RAM richtet.
Teile, die denen der Fig. 7A entsprechen, sind mit den gleichen Symbolen bezeichnet. Im Unterschied zu dem lay-out der Fig. 7A sind die Speicherfelder M-ARY und die Leseverstärker SA„ innerhalb des gleichen Wannengebietes ausgebildet.
Die Modifikation hat den Vorteil, daß die Chipfläche kleiner wird als bei dem lay-out der Fig. 7A. Nachteilig ist jedoch, daß Störsignale, die sich in den Leseverstärkern
SA_ entwickeln, entsprechend der obigen Beschreibung das Arbeiten des Speichers beeinflussen können. (Elementstruktur der Speicherzelle) Fig. 8A zeigt einen perspektivischen Schnitt durch die Elementstruktur einer oben beschriebenen Speicherzelle M-CEL. Dem Bezugszeichen 1 ist ein P-artiges Siliziumhalbleitersubstrat bezeichnet, mit zwei ein vergleichsweise dicker Isolationsfilm wie zum Beispiel ein Siliziumoxidfilm (im folgenden "Feldisolationsfilm" genannt), das Bezugszeichen 3 bezeichnet einen vergleichsweise dünnen Isolationsfilm, zum Beispiel einen Siliziumoxidfilm (im folgenden "Gateisolationsfilm" genannt), die Bezugszeidhen 4 und 5 bezeichnen P -artige Halbleitergebiete, das Bezugszeichen 6 eine erste polykristalline Siliziumschicht, das Bezugszeichen 7 eine P-artige Oberflächeninversionsschicht, das Bezugszeichen 8 eine zweite polykristalline, Siliziumschicht, das Bezugszeichen 9 eine PSG (Phosphorsilikatglas)-Schicht, das Bezugszeichen 10 eine Aluminiumschicht, und das Bezugszeichen 100 ein N~dotiertes Wannengebiet.
Der MOS Transistor Q„ einer Speicherzelle M-CEL besitzt ein Substrat, ein Wannengebiet, ein Draingebiet, ein Sourcegebiet, einen Gateisolationsfilm und eine Elektrode; diese einzelnen Bestandteile sind gegeben durch das P-dotierte Halbleitersubstrat 1, das N-dotierte Wannengebiet 100, das P -dotierte Halbleitergebiet 4, das P -dotierte Halbleitergebiet 5, durch den Gateisolationsfilm und durch die zweite polykristalline Siliziuinschicht 8. Die zweite polykristalline
SiIiziuniHchicht 8 wird beispieJ sweise als die in Fig. 4A dargestellte Wortleitung WL1 „ verwendet. Die Aluminiumschicht 10, die an das P -Halbleitergebiet 5 angeschlossen ist, wird beispielsweise als die in Fig. 4A dargestellte Datenleitung DL1-1 verwendet.
Die Speicherkapazität G der Speicherzelle M-CEL besitzt eine Elektrode, eine dielektrische Schicht und eine andere Elektrode; diese Bestandteile sind gegeben durch die erste polykristalline Siliziumschicht 6, den Gateisolationsfilm 3 und das P-leitende Oberflächeninversionsgebiet 7. Die Gründspannung Vgs wird an die erste polykristalline Siliziumschicht angelegt und sie induziert auf Grund des durch den Gateisölationsfilm 3 hervorgerufenen Feldeffektes in der Oberfläche N-artigen Wannengebietes die P-artige Oberflächeninversionsschicht 7.
Obgleich der MOS Transistor Q der Speicherzelle M-CEL in dem Beispiel als P-Kanal angegeben wurde, kann auch ein N-Kanal-MOS Transistor Q, hergestellt werden, indem alle die zuvor erwähnten Leitfähigkeitstypen in die entgegengesetzten Leitfähigkeitstypen verwandelt werden.
(Elementstruktur der Blindzelle (dummy cell) Die Fig. 8B zeigt einen perspektivischen Querschnitt durch die Elementstruktur einer Blindzelle D-CEL. In die Fig. 8B zeichnen die Bezugszeichen 11, 12 und 14P-artige Halbleitergebiete, die Bezugszeichen 17 und 18 zweite polykristalline Siliziumschichten und das Bezugszeichen 19 eine Aluminiumschicht.
Ein MOS Transistor Q .in einer Blindzelle D-CEL besitzt ein Substrat, ein Wannengebiet, ein Sourcegebiet, ein Draingebiet, einen Gateisölationsfilm und eine Gateelektrode; diese sind gegeben durch ein Γ-artiges Halbleitersubstrat 1, ein N-dotiertes Wannengebiet 100, ein P dotiertes Halbleitergebiet 11, ein P -dotiertes Halbleitergebiet 12, einen Gateisolationsfilm 3 bzw. durch eine polykristalline Siliziumschicht 17. Die zweite polykristalline Siliziumschicht 17 erstreckt sich über das N-Wannengebiet 100 beispielsweise als die in der Fig. 4E dargestellte Blind-(pseudo-)wortleitung DWL1 „.
.:"':'.": ■ 3217/4Ü3
DJe an das P -artige Halbleitergebiet 11 angeschlossene Aluminiumschicht 19 erstreckt sich über das P-artige Halbleitersubstrat 1 beispielsweise als Blind- (pseudo-)daten-
leituhg DL1 Λ, die in Fig. 4E gezeigt ist. ι — i
Der MOS Transistor Q2 in der Blindzelle D-CEL besitzt ein Substrat, ein Wannengebiet, ein Sourcegebiet, ein Draingebiet, einen Gateisolationsfilm und eine Gatelektrode; diese sind jeweils gegeben durch das P-artige Halbleitergebiet 1, das N-artige Wannengebiet 100, durch das P -dotierte HaIbleitergebiet 12, das P -dotierte Halbleitergebiet 14, den Gateisolationsfilm 3 und die zweite polykristalline Siliziumschicht 18. Die polykristalline Siliziumschicht 18 wird mit einem Entladungssignal Φ, versorgt, das bei der Blindzelle D-CEL der Fig. 4E als Beispiel dargestellt ist.
Obgleich die MOS Transistoren Q . und Q „ der Blindzelle D-CEL in dem Beispiel als P-Kanal-MOS Transistoren angegeben wurden, können auch N-Kanal-MOS Transistoren Q1 und Q2 ausgebildet werden, indem die vorerwähnten Leitfähigkeitstypen in die zu ihnen entgegengesetzten Leitfähigkeitstypen umgewandelt werden.
(Lay-out Muster des Speicherfeldes)
Das lay-out Muster des Speicherfeldes M-ARY wird unter Bezugnahme auf die Fig. 9A beschrieben.
Das Speicherfeld M-ARY der Fig. 9A ist so, daß eine 5 Vielzahl von Speicherzellen M-CEL entsprechend der Fig. 8 in dem N-artigen Wannengebiet angeordnet sind.
Das Speicherfeld M-ARY ist zunächst wie folgt aufgebaut.
Um die vielen Speicherzellen M-CEL voneinander zu isolieren, von denen jede aus einem MOS-Transistor Q und der Speicherkapazität C_ in der Oberfläche des N-artigen Wannengebietes 100 aufgebaut ist, ist der Feldisolationsfilm 2 in dem Basismuster nach der Fig. 9B ausgestaltet.
Ein Feldisolationsfilm 2a ist in ungewöhnlicher Weise 5 unter einem Kontaktloch CH0 für das Anlegen der Grundspannung V00 an die erste polykristalline Siliziumschicht 6 angelegt.
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Dementsprechend ist es möglich den Fehler zu verhindern, bei
■-- -45 -
dem eine Aluminium-Siliziumlegierung, die in der Nachbarschaft des Kontaktloches CHn auf Grund der Wechselwirkung zwischen der Alutniniumschicht und der polykristallinen Siliziumschicht auftritt, durch den Isolationsfilm durchdringt, der direkt unter dem Kontaktloch CH0 vorhanden ist und in unerwünschter Weise die Oberfläche des N-artigen Wannengebietes 100 erreicht.
Auf dem Peldisolationsfilm 2 und dem Gateisolationsfilm 3 ist die erste polykristalline Siliziumschicht 6, die als eine Elektrode für die- Speicherkapazität C_ der Speicherzelle M-CEL verwendet wird, in einem Grundmuster gemäß der Fig. 9C ausgebildet.
Auf der ersten polykristallinen Siliziumschicht 6 erstrecken sich in der Fig. 9A in vertikaler Richtung die Wortleitungen WX1-1 - WL- g, von denen jede mit der zweiten polykristallinen Siliziumschicht 8 der Fig. 8A gebildet ist.
Auf der polykristallinen Siliziumschicht 6 als einer Elektrode der Speicherkapazität Cg erstreckt sich in lateraler Richtung der Fig. 9A die Spannungsversorgungsleitung Vgg-L zum Zuführen der Grundspannung V33. Datenleitungen DL. Λ und ÖL., 7, die beide mit der
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Aluminiumschicht 10 der Fig. 8A gebildet sind, erstrecken sich im wesentlichen parallel zu der Versorgungsspannungsleitung V__-L entsprechend der Fig. 9A. Die Datenleitung DL·.·! ist an das Sourcegebiet des MOS Transistors QM einer Speicherzelle M-CEL durch, ein Kontaktloch CH1 verbunden, während die Datenleitung DL1 Λ an das Sourcegebiet eines MOS Transistors Q in einer anderen Speicherzelle M-CEL durch ' ein Kontaktloch CH2 verbunden äst. Weiterhin erstrecken sich die Datenleitungen DL1-9 und DL., „ in der Fig. 9A in lateraler Richtung ähnlich zu den Datenleitungen DL1-1 und DL 1 , und sie sind an das Sourcegiebet des MOS Transistors Q in den Speicherzellen M-CEL Über Kontaktlöcher in vorgegebenen Teilen verbunden.
Um an das M-dotierte Wannengebiet 100 die Versorgungsspannung V anzulegen erstreckt sich die Spannungsversorgungsleitung Vcc-L an dem Ende des Speicherfeldes M-ARY in
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Internier Richtung und im wesentlichen parallel zu den Datenleitungen.
(Lay-out. Muster des Speicherfeldes und des Blindfeldes) Das lay-out Muster eines Speicherfeldes der Fig. 4E, das ein Speicherfeld M-ARY und ein Blindfeld D-ARY einschließt, ist in Fig. 9D dargestellt. Die Teile, die jenen der Fig. 9A entsprechen, sind mit den gleichen Symbolen versehen. Im Unterschied zu dem lay-out Muster der Fig. 9A ist ein Blindfeld D-ARY hinzugefügt.
Eine Blindzelle D-CEL der Fig. 9D ist wie folgt aufgebaut.
Ein Teil der Oberfläche des N-artigen Wannengebietes • 100 ist mit einem Feldisolationsfilm 2 versehen, während ein anderer Teil der Oberfläche des N-artigen Wannengebietes 100 mit einem Gateisolationsfilm 3 versehen ist.
Das P -dotierte Halbleitergebiet 14 wird als gemeinsame Erdleitung für eine Mehrzahl von Blindzellen D-CEL verwendet.
Auf dem Feldisolationsfilm 2 erstreckt sich die Blindwortleitung DWL1-1, die mit der zweiten polykristallinen Siliziumschicht 17 gemäß der Fig. 8B gebildet ist.
Die Blindwortleitung DWL. Λ bildet die Gatelektrode des
ι — ι
MOS Transistors QD1 in der Blinzelle D-CEL. Demgegenüber wird eine Steuersignalleitung Φ, -L1/ die von der zweiten polykristallinen Siliziumschicht .18 der Fig. 8B gebildet wird um 5 das Entladungssteuersignal φ, der Fig. 4E anzulegen, von der Blindwortleitung DWL1 - ferngehalten und erstreckt sich zu ihr parallel. Die Steuersignalleitung Φ, -L1 bildet die Gateelektrode des MOS Transistors Q _ der Blindzelle D-CEL. Gleichfalls verlaufen die Blindwortleitung DWL.- und eine Steuersignalleitung Φ, -L2 parallel zu der Blindwortleitung DWL1-1 und der Steuersignalleitung Φ - -L1.
Die Datenleitungen DL1-1, DLTT ι dli~2 und DL1-7 ver" laufen über das Speicherfeld M-ARY entsprechend der Fig. 9D.
Die Leitung DL1 , ist an das Sourcegebiet des MOS Transistors ι — ι
Q in einer Speicherzelle D-CEL über ein Kontaktloch CH3 angeschlossen, und die Leitung DL, „ ist in ähnlicher Art und Weise an das Sourcegebiet des MOS Transistors Qn1 in
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einer anderen Speicherzelle über ein Kontaktloch CH. angeschlossen.
(Herstellungsverfahren für ein dynamisches C-MOS-RAM)
Der Herstellungsprozess für ein dynamisches RAM vom Komplimentärtyp mit N-MOS und P-MOS Transistoren (im folgenden als "C-MOS" bezeichnet) wird unter die Bezugnahme auf die Figuren 10 bis 35 beschrieben. In jeder der Figuren bezeichnet X eine Abschnitt für das Prozessdiagramm, das den Abschnitt X1-X-, in dem Speicherfeld M-ARY der Fig. 9A betrifft, wohingegen X2 das Prozessdiagramm für den C-MOS Schaltungsteil des in Fig. 4A dargestellten Leseverstärkers SA~ bezeichnet.
(Schritt zum Ausbilden eines Oxidfilms) Entsprechend der Fig. 10 wird auf der Oberfläche eines Halbleitersubstrats 101 ein Oxidfilra 102 ausgebildet. Für das Halbleitersubstrat 101 und für den Oxidfilm 102 werden vorzugsweise ein P-artiges einkristallines Silizium- (Si-) substrat mit einer (100) Kristallfläche sowie ein Siliziumdioxid-(SiO2-)film verwendet.
(Schritt zum selektiven Entfernen des Oxidfilms) Entsprechend der Fig. 11 werden, um die Wannengebiete mit einem zu dem Leitfähigkeitstyp., des Substrates entgegengesetzten Leitfähigkeitstyp herzustellen, diejenigen Teile des SiO2-filmes 102 auf dem. Halbleitersubstrat 101, die den Wannenbildungsgebieten entsprechend, entfernt. Hierzu wird zuerst ein Siliziumnitrid-(Si3N4-)film 103 auf ausgewählten Flächen der Oberfläche des SiO -filmes 102 als Ätzmaske abgeschieden. Danach wird der nicht von dem Si„N.-film 103 bedeckte SiO2-film mit einem Ätzmittel entfernt. (Schritt zum selektiven Entfernen des Substrates) Entsprechend der Fig. 12 wird, um die Wannengebiete mit einem zu dem Halbleitersubstrat 101 entgegengesetzten Leitfähigkeitstyp innerhalb dieses Halbleitersubstrates auszubilden, das Halbleitersubstrat 101 bis in eine gewünschte Tiefe mit einem Nassätzprozess oder mit einem Trockenätzprozess unter Verwendung eines Si_N.-filmes 103 als Ätzmaske
abgeätzt.
(Schritt zum Bilden der N-dotierten Wannengebiete) Entsprechend der Fig. 13 wird ein Einkristall aus Silizium epitaxial in jedem der geätzten Gebiete innerhalb des Halbleitersubstrates 101 aufgewachsen. Zugleich wird der Si-Kristall mit Arsen dotiert., 'In dieser Weise werden N-dotierte Wannengebiete 100
15 - 3 mit einer StorZellenkonzentration von etwa 10 cm auf dem Halbleitersubstrat 101 ausgebildet. Danach werden der Si0„-film 102 und der Si-N.-film 103 von dem Halbleitersubstrat 101 entfernt.
Durch die Ausbildung der N-dotierten Wannengebiete werden die folgenden Vorteile erzielt:
(1) Die Speicherzelle wird innerhalb des N-dotierten Wannengebietes angeordnet, um zu verhindern, daß eine gespeicherte Information durch die Absorption eines alpha-Teilchens in der Kapazität C„ der Speicherzelle invertiert wird; die Löcher, die in und unterhalb des N-dotierten Wannengebietes durch die alpha-Teilchen erzeugt werden, werden an der Schwelle einer PN-Grenze reflektiert und die Löcher haben keinen Einfluß auf die Kapazität C.,.
Mit einer epftäxialen Bildung des Wannengebietes werden gegenüber einer Bildung mittels einer Diffusion die folgenden Vorteile erreicht:
(1) Die Storstellenkonzentration des Wannengebietes
kann leicht gesteuert werden und gleichmäßig gemacht werden.
(2) Die Grenzschichtkapazität an der Wannenoberfläche kann klein gemacht werden und die Geschwindigkeit des Speicherbetriebes wird hoch.
(3) Da die Störstellenkonzentration an der Wannenober-
fläche klein gemacht werden kann steigt die Durchbruchspannung,
(4) Die Steuerung der Schwellspannung wird erleichert.
(5) Die Tiefe der Wanne kann prezise eingestellt werden. Unter Bezugnahme auf die Figuren 14 bis 16 werden nun
die Schritte zum Ausbilden von N-dotierten Wannengebiete gemäß einem anderen Vorfahren beschrieben.
Entsprechend der Fig. 14 läßt man auf der gesamten
-- 49 -
Oberfläche eines Halbleitersubstrates 101 einen Einkristall von Si epitaxial aufwachsen, wobei er mit Arsen dotiert wird.
15 —3 Die Störstellenkonzentration von Arsen ist 10 cm Auf diese Weise wird ein N-dotiertes Wannengebiet mit einer Tiefe von etwa 3 ym gleichmäßig auf dem Halbleitersubstrat 101 gebildet.
Um die gewünschten N-dotierten Wannengebiete auszubilden werden entsprechend der Fig. 15 ein SiO3-FiIm 102 und ein Photoresistfilm 104 auf den die N-Wanne bildenden Gebieten abgeschieden. Danach wird unter Verwendung des SiO films 102 und des Photoresistfilmes 104 als Maske Bor mit einer Störstellenkonzentration von 2 χ 10 cm mittels Ionenimplantation in die Oberfläche der N-Wanne implantiert, woraufhin anschließend eine thermische Diffusion ausgeführt wird um das Bor zu diffundieren und um Gebiete mit der gleichen P-Leitfähigkeit wie das Halbleitersubstrat 101 auszubilden. Entsprechend der Fig. 16 werden der SiO2-FiIm 102 und der Photoresistfilm 104 entfernt um die gewünschten N-artigen Wannengebiete innerhalb des Halblei.tersubstrats 101 zu bilden. .
Natürlich ist der Herstellungsprozess zum Bilden der N-artigen Wannengebiete nicht auf die beiden oben beschriebenen Arten beschränkt, sondern kann auch mit irgendeiner anderen Methode, durchgeführt werden. Natürlich können die Wannengebiete auch durch Diffusion erzeugt werden.
(Schritte zum Bilden des Oxidfilms und des oxidationsbeständigen Films)
Entsprechend der Fig. 17 wird ein SiO2-FiIm 102 und ein Isolationsfilm, der keinen Sauerstoff durchläßt, also ein oxidationsbeständiger Film 103, auf den Oberflächen des Halbleitersubstrates 101 und der N-dotierten Wannen 100 abgeschieden.
Als bevorzugtes Material wird für den oxidationsbeständigen Film 103 ein Siliziumnitrid-Film (Si N) verwendet. Aus dem folgenden Grund wird der SiO-FiIm 102 mit einer Dicke von etwa 500 A (50 nm) durch Oberflächenoxidation des Siziliuinsubstrates gebildet. Würde der Si-N.-Film
\ . i':"'\- _ . 32V/4J3
103 direkt auf der Oberfläche des Siliziumsubstrates 101 abgeschieden, so würde auf Grund der unterschiedlichen Koeffizienten der thermischen Ausdehung des Siliziumsubstrats 101 einerseits und des Siliziumnitridfilms 103 andererseits eine thermische Spannung auf die Oberfläche des Siliziumsubstrates 101 ausgeübt. Demzufolge können Kristalldefekte in der Oberfläche des Siliziumsubstrats 101 verursacht werden. Um diesen Nachteil zu verhindern wird auf der Oberfläche des Siliziumsubstrates 101 vor der Bildung des Si,N4-Filmes 103 der
Siliziumdioxidfilm 102 abgeschieden. Andererseits wird der Siliziumnitridfilm 103 als Maske für die selektive Oxidation des Siliziumsubstrates 101 benutzt, wie weiter unten näher beschrieben wird, und er wird daher mit einer Dicke von etwa 1400 A (140 nm) beispielsweise mit einem CVD-Prozess (ehemisches1Abscheiden aus der Gasphase) abgeschieden.
(Schritt zum Selektiven Entfernen des Oxidationsbeständigen Filmes und Ionenimplantation) Um dem Siliziumnitridfilm 103 selektiv von denjenigen Teilen der Oberfläche des Halbleitersubstrates 101 zu entfernen, an denen ein verhältnismäßig dickerer Isolationsfilm, also ein Feldisolationsfilm,gebildet werden soll, wird zuerst ein Photoresistfilm 104 auf ausgewählten Gebieten der Oberfläche des Siliziumnitridfilmes 103 als Ätzmaske aufgetragen. Bei diesen Gegebenheiten werden die freiliegenden Teile des
Si3N4-FiIItIeS 103 beispielsweise mit einem Plasmaätzprozess entfernt, mit dem ein präzises Ätzen möglich ist.
Um zu verhindern, daß an denjenigen Oberflächenteilen des Siliziumsubstrats 101, an denen der Feldisolationsfilm gebildet wird, oder die sogenannten Inversionsschichten, deren Leitfähigkeitstyp zu dem des Substrates entgegengesetzt ist, ausbilden, wird ein Störstoff mit demgleichen Leitfähigkeitstyp wie der des Substrates, also ein P-Dotierstoff, entsprechend der Fig. 18 an den Stellen, wo der Photoresistfilm 104 fehlt, durch den SiO2-FiIm 102 in das Siliziumsub-
strat 101 eingeführt. Als Prozess zum Einbringen des P-Dotierstoffes wird Ionenimplantation bevorzugt. Beispielsweise werden Borionen als P-Dotierstoff in das Siliziumsub-
strat 101 mit einer Implantationsenergie von 75 keV implan-
12 tiert. Die Dosis der Ionen beträgt hierbei 3 χ 10 Atome/cm (Schritt zum Bilden des Feldisolator:-;)
Auf ausgewählten Gebieten der Oberfläche des Silizium substrates 101 wird ein Feldisolator 105 ausgebildet. Insbesondere wird gemäß der Darstellung von Fig. 19 nach dem Entfernen des Photoresistfilms 104 die Oberfläche des Siliziumsubstrates 101 selektiv durch thermische Oxidation unter Verwendung des Si_N.-Films 103 als Maske selektiv oxidiert, und es wird ein SiQ_~Film 105 mit einer Dicke von etwa
9.500 A (950 nm) (im folgenden als "FeIdSiO2-FiIm" bezeichnet) gebildet. Während der Bildung des FeldSiO2-Filmes 104 wird durch Ausdiffundieren das ionenimplantierte Bor in das Siliziumsubstrat 101 gebracht, so daß P-artige inversionsverhütende Schichten (sie sind nicht dargestellt) mit einer vorgegebenen Dicke unmittelbar unte.r dem FeIdSiO3-FiIm 105 gebildet werden.
(Schritt zum Entfernen des oxidationsbeständigen Films und des Oxidfilms)
Um diejenigen Teile der Oberfläche des Siliziumsubstrates 101, die nicht mit einem FeIdSiO3-FiIm 105 versehen sind, wird der Si3N4-FiIm 103 beispielsweise mit heißer Phosphorsäure (H3PO4) entfernt. Darauffolgend wird der SiO3-FiIm mit beispielsweise Fluorwasserstoffsäure (HF) entfernt um die ausgewählten Flächen der Oberfläche des Siliziumsubstrates 101 entsprechend der Fig. 20 freizulegen.
(Schritt zum Bilden des ersten Gateisolationsfilms) Um die dielektrischen Schichten der Kapazitäten C0 in den Speicherzellen M-CEL zu erhalten, werden die freigelegten Oberflächen des Siliziumsubstrates 101 und der N-dotierten Wannen 100 mit einem ersten Gateisolationsfilm 106 entsprechend der Fig. 21 versehen. D.h. daß die freigelegten Oberflächen des Siliziumsubstrates 101 und der N-Wannen thermisch oxidiert werden, wodurch ein erster Gateisolationsfilm 106 mit einer Dicke von etwa 430 A (43 nm) auf diesen Oberflächen gebildet wird. Folglich besteht der erste Gateisolationsfilm 106 aus SiO„.
32r/^j
(Schritt zum Abscheiden der ersten leitenden Schicht) Eine erste leitende Schicht 107, die als eine Elektrode der Kapazität Cc in jeder Speicherzelle verwendet wird, wird entsprechend der Fig. 22 auf der gesamten Oberfläche des resultierenden Siliziumsubstrates 101 gebildet. Insbesondere wird beispielsweise eine polykristalline Siliziumschicht auf der gesamten Oberfläche des Siliziumsubstrates 101 als erste leitende Schicht 107 mit einem CVD Prozess abgeschieden. Die Dicke,der polykristallinen Siliziumschicht beträgt etwa 4000 A (400 nm). Um den spezifischen Widerstand der polykristallinen Siliziumschicht 107 zu erniedrigen wird nachfolgend N-Dotierstoff, beispielsweise Phosphor, mit einem Diffusionsprozess in die polykristalline Siliziumschicht 107 eingebracht. Als Folge davon wird der Flächenwiderstand der polykristallinen Siliziumschicht 107 etwa 16 Ω pro Quadrat.
(Schritt zum selektiven Entfernen der ersten leitenden Schicht.
Um die erstende leitende Schicht bzw. die erste polykristalline Siliziumschicht 107 auf eine vorgegebene Elektrodengestalt . zu bringen wird die erste polykristalline Siliziumschicht 107 selektiv mit einem Photoätzprozess entfernt, so daß Elektroden 108 entsprechend der Fig. 23 gebildet werden. Als geeigneter Prozess zum selektiven Entfernen der ersten polykristallinen Siliziumschicht 107 eignet sich ein Plasmaätzprozess, mit dem ein präzises Ätzen ermöglicht ist. Daran■anschließend werden die freigelegten Teile des ersten Gate-SiO2~Films 106 ebenfalls geätzt um die Oberflächen der N-artigen Wannen 100 teilweise freizulegen.
(Schritt zum Ausbilden des zweiten Gateisolationsfilms) Für die Bildung der Gateisolationsfilme der MOSFETs in den Speicherzellen M-CEL des Speicherfeldes, den Blindzellen D-CEL des B.lindfeldes und in den peripheren Schaltungsteil werden die freigelegten Oberflächen des Siliziumsubstrats 5 101 und der N-dotierten Wannen 100 mit einem zweiten Gateisolationsfilm 109 entsprechend die Fig. 24 versehen. Hierzu werden die i reigelegten Oberflächen des Siliziumsubstrats
101 und der N-Wannen 100 thermisch oxidiert, wodurch in diesen Oberflächen ein zweiter Cateisolationsfilm 109 mit einer Dicke von etwa 530 K (53 ion) sich bildet. Dementsprechend besteht der zweite Gateisolationsfilm 109 aus SiO_. Gleichzeitig mit der Bildung des zweiten Gateisolationsfilms oder des zweiten GateSiO^-Films 109 werden die Oberflächen der Elektroden 108, die aus polykristallinem Silizium bestehen, mit SiO2-Pilmen 110 überzogen, deren Dicke etwa 2200 A (220 nm) beträgt, Der SiO-FiIm 110 dient als Zwischenschichtisolation zwischen der Elektrode 108 und einer Elektrode aus polykristallinem Silizium, die weiter unten beschrieben wird.
(Schritt für die Ionenimplantation zum Einstellen der Schwellspannung)
Entsprechend der Fig. 25 wird zum Steuern der Schwellspannung des N-MOS Transistors ein P-Dotierstoff in demjenigen Teil der Oberfläche des Siliziumsubstrates 101, an dem der N-MOS Transistor gebildet werden soll, mittels eines Ionenplantationsprozesses und unter Verwendung eines Photoresistfilmes 104 als lonenplantationsmaske auf den Oberflächen der N-Wannen mit einem Ionenimplantationsprozess eingebracht. Beispielsweise wird Bor als P-Dotierstoff verwendet. Die Implantationsenergie beträgt vorzugsweise 30 keV, die Dosis
11 2 der Ionen beträgt etwa 4,5 χ 10 Atome/cm .
(Schritt zum Abscheiden der zweiten Leiterschicht)
Eine zweite Leiterschicht 113 wird auf der gesamten Oberfläche des resultierenden Siliziumsubstrates 101 für die Verwendung als Gateelektroden von allen MOSFETs und als Leiterbahnschichten abgeschieden. Insbesondere wird beispielsweise entsprechend der Fig. 26 eine polykristalline Siliziumschicht auf der gesamten Oberfläche des Siliziumsubstrates 101 als zweite leitende Schicht 113 mit einem CVD Prozess gebildet. Die Dicke der polykristallinen Siliziumschicht
ο
beträgt etwa 3500 A (350 nm). Um den spezifischen Widerstand der polykristallinen Siliziumschicht 113 zu erniedrigen wird nachfolgend ein N-Dotierstoff, zum Beispiel Phosphor, mit einem Diffusionsprozess in diese polykristalline Silizium-
32174;;:
schicht eingebracht. Als Folge davon wird der Flächenwiderstand der polykristallinen Siliziumschicht 113 zu etwa 10 .". pro Quadrat.
(Schritt zum selektiven Entfernen der zweiten Leiterschicht).
Die zweite Leiterschicht, d.h. die zweite polykristalline Siliziumschicht 113 wird mit einem Photoätzprozess selektiv entfernt um sie in die vorgegebene Gestalt einer Elektrode oder einer Leiterbahn zu bringen. Gemäß der Darstellung in Fig. 27 bildet die photogeäztzte Siliziumschicht 113 die Wortleitungen WL, Λ -WL1 -, die Blindwortleitungen DWL, „ und
I — I I — ο Ί — I
DWL1-2, die Steuersxgnalleitungen Φ, -L1 und Φ, -L2, die in Fig. 9D dargestellt sind. Weiterhin wird der freigelegte Teil des zweiten GateSiO3-Films'. 109 entfernt um die Oberflächen des Siliziumsubstrates 101 und der N-dotierten Wannen 100 freizulegen.
(Schritt der Oberflächenpassivierung) Um eine Kontamination derjenigen Oberflächenteile zu verhindern, an denen Sourcegebiete und Draingebiete der MOS-FETs gebildet werden sollen, werden die freigelegten Oberflächenteile des Siliziumsubstrates 101 und der N-dotierten
ο Wannen 100 mit einem SiO3-FiIm 115 -!mit einer Dicke von 100 A (10 nm) durch thermische Oxidation überzogen, was in Fig. 28 dargestellt ist.. Simultan mit der Bildung des SiO3-FiImS 115 werden die Oberflächen der Wortleitungen WL1 --WL1 r , der
I — I I"D
Blindworteilungen DWL1-1 und DWL15, der Steuersignalleitungen Φ, -L1 und·Φ, -L2/ sowie die Gateelektroden der komac de
plimentären MOS-Feldeffekttransistoren, die aus der zweiten polykristallinen Siliziumschicht bestehen, oxidiert mit dem Ergebnis, daß deren Oberflächen mit einem etwa 300 A (30 nm) dicken SiO3-FiIm 116 entsprechend der Fig. 28 überzogen werden.
(Schritt zum Bilden der Source- und der Draingebiete) Um in den ausgewählten Teilen des Siliziumsubstrats 101 die Source- und Draingebiete der N-MOS Transistoren entsprechend der Fig. 29 herzustellen, wird eine Ionenimplantationsmaske, zum Beispiel ein CVD-SiO3-FiIm 119 auf den N-dotierten
3 2 1 74 J :j
Wanricin H1O ausgebildet, danach oin N-Dot ierstof f, zum Beispiel Arsen, durch diejenigen Flächen des SiO„-Films 115, die nicht mit dem CVD-SiO2-FiIm 119 bedeckt sind, in das Siliziumsubstrat 101 eingebracht. Als Prozess zum Einbringen des N-Dotierstoffes wird Ionenimplantation bevorzugt. Beispielsweise werden Arsenionen in das Siliziumsubstrat 101 mit einer Implantationsenergie von 80 keV implantiert. Die
16 2 Dosis der Ionen beträgt dabei 1 χ 10 Atome/cm .Mit einer nachfolgenden Wärmebehandlung wird der ionenimplantierte Arsen-Dotierstoff einer Ausdiffusion unterworfen und es bilden sich N -artige Halbleitergebiete 120 und 121 mit einer vorgegebenen Tiefe. Diese N -artigen Halbleitergebiete 12O und 121 bilden die Source- und Draingebiete.
Sodann wird entsprechend der Fig. 30 zur Bildung der Source- und Draingebiete der P-MOS Transistoren in den ausgewählten Teilen der N-artigen Wannen 100 auf der Oberfläche des resultierenden Siliziumsubstrates mit Ausnahme der N-artigen Wannen 100 eine Ionenimplantionsmaske, zum Beispiel ein CVD-SiO2-FiIm 119 gebildet, und danach ein P-Dotierstoff,
zum Beispiel Bor, in die N-artigen Wannen durch den SiO3-FiIm 115, der auf den N-artigen Wannen 100 liegt, mit einem Ionenimplantationsprozess eingeführt. Beispielsweise werden die Borionen in die N-Wannen mit einer Implantationsenergie von 80 keV implantiert. Die Dosis der Ionen beträgt dabei
3 χ 1015 Atome/cm2.
Mit einer nachfolgenden Wärmebehandlung, wird der ionenimplantierte Bor-Datierstoff einer Ausdiffusion unterworfen, so daß P -artige Halbleitergebiete 122-127 mit einer vorgegebenen Tiefe gebildet werden.
Diese P+-Halbleitergebiete 122-127 bilden die Source- und Draingebiete.
Der Grund dafür, daß die Source- und Draingebiete der P-MOS Transistoren nach den Source- und Draingebieten der · N-MISFETs gebildet werden, besteht darin, daß der Schritt der Wärmebehandlung nur einmal ausgeführt wird, so daß das Bor nicht mehr als notwendig diffundiert wird.
(Schritt zur Bildung der Kontaktlöcher (1) )
3217 4 ■! J
(Schritt zur Bildung der Kontaktlöcher (1) ) Ein Kontaktloch für die Verbindung der ersten Leiterschicht bzw. der ersten polykristallinen Siliziumschicht mit einer dritten Leiterschicht, die später behandelt wird, wird in dem SiO2-FiIm 110 ausgebildet.Entsprechend der Fig. 31 wird ein Kontaktloch CH101 in dem ausgewählten Teil des Siliziumfilms 110 unter Verwendung eines nicht dargestellten' Photoresistfilms als Maske gebildet. Dieses Kontaktloch CH101 entspricht dem Kontaktloch CH , das in der Fig. 9A dargestellt ist.
Der Grund dafür, daß nur das Kontaktloch CH. .. für die Verbindung der ersten polykristallinen Siliziumschicht 108 und der dritten Leiterschicht gebildet wird, besteht in folgendem. Wie zuvor angegeben worden ist, beträgt die Dicke des auf der Oberfläche der ersten polykristallinen
ο Siliziumschicht 108 ausgebildeten Siliziumfilms 110 3OO A
(30 nm). Andererseits beträgt die Dicke des SiO -Films 115, der auf den Oberflächen des Siliziumsubstrats 101 und der
ο N-artigen Wannen 100 gebildet ist, 100 A (10 nm). Wenn also diese Siliziumdioxidfilme 110 und 115 zur gleichen Zeit geätzt werden, so besteht die Gefahr, daß der SiO^-Film 115 überätzt wird bevor der erste polykristalline Siliziumfilm 108 vollständig freigelegt ist.
Um diesen Nachteil zu verhindern, wird das Kontaktloch CH1 1 entsprechend der obigen Beschreibung gesondert ausgebildet»
(Zweiter Schritt zur Ausbildung eines Kontaktloches (2) ) Kontaktlöcher für die Verbindung zwischen Source- und Draingebieten und der dritten Leiterschicht werden in dem SiO2-FiIm 115 gebildel. Entsprechend der Fig. 32 werden
unter Verwendung einer vorgegebenen Maske Kontaktlöcher CH. „-CH1 _ durch selektiver. Ätzen des SiO2-FiImS 115 gebildet. Obgleich die Mas):e auch eine öffnung in dem den Kontaktloch CH. * entsprechenden Teil besitzt, stellt ein überätzen des SiO3-FiImS i10 in dem Kontaktloch CH11 kein tatsächliches Problem daa .
Das Kontaktloch (^102 entspricht dem Kontaktloch CH.
3217/. ü3
in der Fig. 9A.
(Schritt zum Ausbilden des Zwischenschicht-Isolationsfilms)
Auf der gesamten Oberfläche des resultierenden Siliziumsubstrates 101 wird ein Zwischenschicht-Isolationsfilm ausgebildet. Entsprechend der Fig. 33 wird ein Zwischenschicht-Isolationsfilm 118, beispielsweise ein Phosphorsilikatglasfilm (PSG-FiIm) mit einer Dicke von etwa 8000 R (800·nm) auf der gesamten Oberfläche des Siliziumsubstrates 101 abgeschieden. Dieser PSG-FiIm 118 dient ebenfalls als Gettermaterial für Natriumionen, die sich auf die Charakteristika der MOS Transistoren auswirken. ·
(Dritter Schritt zur Bildung von Kontaktlöchern (3) ) Für Verbindungen zwischen der zweiten polykristallinen Siliziumschicht und der dritten Leiterschicht und zwischen den Source- und Draingebieten und der dritten Leiterschicht werden in dem Phosphorsilikatglasfilm .116 Kontaktlöcher ausgebildet. .
Entsprechend der Fig. 34 wird der PSG-FiIm 118 zur BiI-dung von Kontaktlöchern CH101-CH107 selektiv geätzt. Die Maske, die zur Bildung dieser Kontaktlöcher CH101 - CH107 verwendet wird, ist die gleiche Maske, die zur Bildung der Kontaktlöcher CH101-CH107 bei dem Schritt (2) zur Bildung von Kontaktlöchern verwendet wird. Nachfolgend wird der PSG-Film 118 einer Wärmebehandlung bei einer Temperatur von 1000°C unterzogen um ihn abzuflachen.
Es ist ebenfalls möglich, daß die Bildung der Kontaktlöcher in dem SiO3-FiIm 115, die bei dem Schritt (2) zur Bildung der Kontaktlöcher erläutert wurde, gleichzeitig mit der Bildung der Kontaktlöcher in dem PSG-FiIm 118 durchgeführt wird. Wenn aber die Kontaktlöcher in dem SiO2-FiIm gebildet werden, so wird der PSG-FiIm 118 ebenfalls geätzt. Es tritt also ein überätzendes PSG-FiIms 118 auf. Um ein solches Überätzen zu verhindern ist es dementsprechend vorteilhaft, daß die Bildung der Kontaktlöcher in dem PSG-FiIm 118 und die Bildung der Kontaktlöcher in dem SiO2-FiIm 115 getrennt voneinander ausgeführt werden, wie dies oben be-
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schrieben wurde.
(Schicht zum Bilden der dritten Leiterschicht) Zum Ausbilden der Spannungsversorgungsleitung V53-L und
der Datenleitungen DLh1; DL,,« , DL1-2 un<^ DLi~2 ' in Fig. 9A dargestellt sind, wird eine dritte Leiterschicht, insbesondere eine Aluminiumschicht mit einer Dicke von 12000 8 (1200 nm) zunächst auf der gesamten Oberfläche des resultierenden Siliziumsubstrates 101 ausgebildet. Danach wird diese Aluminiumschicht selektiv geätzt, so daß eine Versorgungs spannüngs leitung V55-L, eine Datenleitung DL..« und eine Verdrahtungsschicht 127 entsprechend der Fig. gebildet werden.
Das in soweit beschriebene D-RAM gemäß der vorliegenden Erfindung hat folgende Wirkungen:
(1) Da eine Vielzahl von im identischen Herstellungsprozess gebildeten N-artigen Wannengebieten in einem P-artigen Halbleitersubstrat angeordnet sind, für Speicherzellen dienende.P-Kanal-MISFETs und ein Paar von P-Kanal-FETs eines komplimentär-Leseverstärkers in den Oberflächen der jeweiligen Wannengebiete ausgebildet sind, sind die Speicherzellen immun gegen über alpha-Teilchen, und ein Leseverstärker von hoher Geschwindigkeit und Stabilität wird gleichzeitig erzielt.
Bloß durch das Aufbauen der Speicherzellen aus P-MOS Transistoren und durch das Verändern der Wortspannung innerhalb eines Bereiches zwischen einer Versorgungsspannung V
und (V - IV.. |) wird die Auswahl der Information ."1" oder "0" erlaubt, so daß man einen Speicher erhält, der mit' hoher Geschwindigkeit arbeiten kann.
(2) Da ein komplimentär-Leseverstärker an zusammenverlegte Datenleitungen angeschlossen ist, ergibt sich ein Flächengewinn für das lay-out, der etwa doppelt so groß ist wie beim Stand der Technik, und somit kann eine hohe Packungsdichte erzielt werden.
(3) Da eine Einrichtung zum Vorladen der zusammenverlegten Datenleitungen auf ein Potential zwischen logisch "1" und "0" einer Speicherzelle vorgesehen ist, bestimmt
Q 9 1
- 53
der Wechsel des Potentials von einer Datenleitung, daß die Hälfte der Potentialdifferenz zwischen logisch "1" und "0" beträgt, die Auslesezeit, und somit erhält man einen Speicher hoher Geschwindigkeit und niedrigen Leistungsverbrauchs. ■ Weiterhin wird eine Störkopplung einer Wortleitung und der Datenleitung unterdrückt, weil eine positive und eine negative Störung sich jeweils auf den zusammenverlegten Datenleitungen entwickeln.
Da weiterhin die Datenleitung auf ihr Referenzpotential, das zwischen logisch "1" und "0" der Speicherzelle liegt, vorgeladen wird, kann eine Blindzelle fortgelassen werden und man erhält einen Speicher mit kleiner Chipfläche.
(4) Da die Startzeiten für den positiven Rückkopplungsbetrieb des P-Kanal-Feldeffekttransistorpaars des Leseverstärkers und der positive Rückkopplungsbetrieb des N-Kanal-FET-Paars des Leseverstärkers unterschiedlich sind, kann kein Durchflußstrom fließen und man erhält einen Speicher mit niedrigem Leistungsverbrauch.
(5) Da das P-Kanal-FET-Paar und das N-Kanal-FET-Paar eines komplimentär-Leseverstärkers an den beiden Enden des Speicherfeldes angeordnet sind/ kann das lay-out innerhalb des Chips in Gruppen von P-Kanal*-FETs und Gruppen von N-Kanal-FETs aufgeteilt werden und somit einen effektiven Packungsdichte erzielt werden.
(6) Da die zusammenverlegten Datenleitungen aus Aluminium gewählt werden, ist der Leiterbahnwiderstand sehr klein und man erhält einen Betrieb von hoher Zuverlässigkeit.
(7) Da ein N-artiges Wannengebiet für die Bildung der Speicherzellen aus einer epitaxialen Schicht besteht, kann man eine gleichförmige Wanne mit einer gewünschten Störzellenkonzentration erhalten. Daher kann die Schwellspannung kontrolliert und die Grenzschichtkapazität kann niedriger gemacht werden als im Fall der Diffusion, so daß man einen Speicher hoher Geschwindigkeit erhält. Weiterhin kann die Oberflächen-Störzellenkonzentration der Wanne kleiner als im Fall der Diffusion gemacht werden, so daß man einen Speicher mit großer Durchbruchspannung erhält.
32 TM:; "j
(8) Da eine große Zahl von N-dotierten Wannengebieten gebildet werden, die Wannen-hoher Spannungsleitungen besitzen, die parallel zu den Datenleitungen verlaufen, sind die Wannenspannungen im wesentlichen gleichmäßig und die Wannenwiderstände können klein gemacht werden, so daß man einen Speicher erhält, der wenig von Störungen beeinflußt wird.
(9) Wenn das D-RAM so ausgelegt wird, daß ein Wannengebiet, in dem Speicherzellen gebildet werden, und ein Wannengebiet, in dem ein Leseverstärker gebildet wird, isoliert sind, so können Störungen, die sich in dem Leseverstärker entwickelt haben, keinen Einfluß auf die Speicherzellen nehmen, und somit wird ein Betrieb hoher Zuverlässigkeit ermöglicht.
ABKÜRZÜNGVERZEICHNIS FÜR DIE I· IGUREN-
ADB address buffer
ADR address receiver
ADM address multiplexer
CDL common input /output
data line
C-CT control circuit
CAR column address
receiver
CAS column address signal
CAS-Φ CAS group signal
C-SW column switch
CSW-S column switch
selector
VD8 input/output data
DOB data output buffer
0OUt output data terminal
D-CEL dummy cell
DL folded data line
IF interface
MS memory start
MA main amplifier
OA output amplifier
P pad
PC precharging circuit
RAC refresh address
counter
RAR row address receiver
RAS row address strobe
signal
RAS-CT RAS control circuit
RAS-Φ RAS group signal
RC-DCR row and column
decoder
refresh synchronous generator
Ad iressenpuf f er Adressenempfänger Adressenmultiplexer
gemeinsame Eingangs/ Ausgangsdatenleitung
Steuerschaltung
Spaltenadressenempfänger
Spaltenadressensignal CAS Gruppensignal Spaltenschalter Spaltenauswahlvorrichtung
Eingangs;-/Aus.gangsda ten
Datenausgangspuffer Aus gangsdatenans chluß
Blindzelle
zusammenverlegte Datenleitung
Interface
Start des Speichers Hauptverstärker Ausgangsverstärker Anschlußflecken Vorladungsschaltung Auffrischadressenzähler
Zeilenadressenempfanger
Zeilenadressenabfragesignal
RAS Steuerschaltung RAS Gruppensignal
Zeilen- und Spaltendecoder
Auffrischsynchrongenerator
32 V/493
-a -
REPREQ
SA
WE
TGB
refresh request signal
sense amplifier write enable
timing pulse generator block
address buffer control signal
word line control signal signal
sense amplifier control signal
column switch control signal
data output buffer and output amplifier control signal
data input buffer control signal
data output buffer control signal Auffrischanfordcrungssignal
Leseverstärker Schreibfreigabesignal
Taktimpulsgeneratoreinheit.
Adressenpuffersteuersignal
Wortleitungsteuersignal
Leseverstärkersteuersignal
Spaltenschaltersteuersignal
Datenausgangspuffer- und ausgangsverstärkersteuersignal
Dateneingangspuffersteuersignal
Datenausgangspuffersteuersignal

Claims (11)

3 2 Ί 7 4 D 3 ■ ( ' ■' ί ν !- (.ι: j: . '··■ :.■!·. I ill SCIIiIMM · H C'1 M- I : :! ; I N'O H Λ U : F:irjCK ·.■·■ ..-.At-IILT ti AT.? y Λ, Π. MUNCHF N (IO DS OI Of), D-ΙίΟΠ HITACHI, Ltd. DEA-25 671 HALBLEITERSPEICHER
1. Halbleiterspeicher, der in einer integrierten Schaltung gebildet ist, gekennzeichnet durch
ein Halbleitersubstrat (101) eines ersten Leitfähigkeitstyps, in dem wenigstens ein Wannengebiet (100) eines ;-5 zweiten Leitfähigkeitstyps vorhanden ist,
ein Feld von Speicherzellen (M-CEL), die in dem Wannengebiet angeordnet sind, wobei jede Zelle des Feldes einen MOS-Transistor eines ersten Leitfähigkeitstyps und eine Kapazität (Cg) aufweist,
eine Vielzahl von Datenleitungen, die sich über das Wannengebiet erstrecken,wobei jede von ihnen elektrisch mit ausgewählten Speicherzellen des Feldes verbunden ist,
eine Vielzahl von Wortleitungen (WL), die sich über das V^rjnnengebiet erstrecken ,und von denen jede mit Gateelektroden von MOS-Tran.s ie t or en von ausgewählten Speicherzellen dos
-i-
Feldes verbunden ist,
eine Vielzahl von'Leseverstärkern (SA), von denen jeder an ein Paar voneinander benachbarten Datenleitungen angeschlossen ist,
wobei jeder Leseverstärker (SA) ein Paar von ersten MOS-Transistoren (Qg) des ersten Leitfähigkeitstyps aufweist, die im Halbleitersubstrat angeordneten Wannenge^biet des zweiten Leitfähigkeitstyps gebildet sind, und ein Paar von zweiten MOS-Transistoren des zweiten Leitungstyps aufweist, die in dem Halbleitersubstrat gebildet sind, wobei bei dem Paar der ersten MOS-Transistoren die jeweiligen Gateelektroden kreuzweise an die Drainelektroden des anderen Transistors und die jeweiligen Drainelektroden elektrisch an das Paar von Datenleitungen angeschlossen sind, und wobei bei dem Paar der zweiten MOS-Transistoren die jeweiligen Gateelektroden kreuzweise an die Drainelektroden des jeweils anderen Transistors angeschlossen sind, und die diese Drainelektroden elektrisch mit dem Paar von Datenleitungen verbunden sind.
2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet , daß die ersten MOS-Transistoren eines jeden Leseverstärkers in einem Wannengebiet gebildet sind, das isoliert von dem Wannengebiet ist, in dem die Speicherzellen gebildet sind.
3. H<i Ib] c 11 crape Ich er nach Anspruch 1, urjciui. ch y ο k ο η :.
■ : . ■ · ■ 3 L j 7 ": . ; J
ζ ο i c h i. ·„ t , daß das Paar dor ersten MOS-Thüii-igLoren und das i'aar der zweiten MOS-Transistoren eines jeden Leseverstärker jeweils aneinander gegenüberliegenden Seiten bezüglich derjenigen Flächen angeordnet sind, in eier das Speicherfeld gebildet ist.
4. Halbleiterspeicher nach Anspruch 4, dadurch g e k ο η n- z e i c h η e> t , daß die Datenleitungen entlang den Zeilen und im wesentlichen parallel dazu verlaufen, während die Wortleitungen entlang der Spalte und in einer zu den Datenleitungen im wesentlichen senkrechten Richtung verlaufen.
5. Halbleiterspeicher nach Anspruch 4, dadurch gekennzeichnet , daß das Paar von ersten MOS-Transistoren und das Paar von zweiten MOS-Transistoren eines jeden Leseverstärkers jeweils an den beiden äußeren Teilen des genannten Paars von Datonleitungen angeordnet sind.
6. Halbleiterspeicher nach Anspruch 4, dadurch gekennzeichnet , daß die Wortleitungen aus dem gleichen Material wie die Gateelektroden der MOS-Transistoren des Speicherfeldes bestehen, und daß die Datenleitungen aus Metall bestehen und die Wortleitungen überkreuzen.
7. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet , daß das Wannengebiet ein epitaxiales Gebiet ist.
■■·..:... " · ■" Q Ο 1 '■'.-■'
-Λ -
8. Halbleiterspeicher nach .Anspruch 4, dadurch q e k r.- η :.-zeichnet , daß eine Versorgungsleitung zum Anlegen einer Spannung an das nut dem Spe.i cherfeld versehene Wunnengebiet parallel /u den Daten .1 ei tunncri verläuft.
9. Halbleiterspeicher nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet , daß der erste Leitfähigkeitstyp der P-Typ und der zweite Leitfähigkeitstyp der N-Typ ist.
10. Dynamische Halbleiterspeicher, gekennzeichnet durch
eine Mehrzahl von Paaren von Daten leitungen, an die Speicherzellen angeschlossen sind,
Differenzialverstärker, die eine Differenz zwischen Signalgrößen, die an dem zugehörigen Paar von Datenleitungen auftreten, verstärken, wobei jeder Differenzverstärker ein Paar von P-Kanal-MOSFETs besitzt, bei dem die Drainelektrode und die Gateelektrode des einen kreuzweise mit der Gateelektrode und der Drainelektrode des anderen gekoppelt sind und bei denen die Drainelektroden an das entsprechende Paar der Datenleitungen angeschlossen sind, ferner ein Paar von N-Kanal-MOSFETs, bei denen eine Drainelektrode und eino Gateelektrode des einen überkreuz gekoppelt ist mit der Gateelektrode und der Drainelektrode des anderen und bei denen die Drainelektrode an das entsprechende Paar von Datenleitungen angeschlossen sind, sowie eine Schaltung, die den positiven Rückkopplungsbetrieb der beiden FET-Paaro
ο "ι ρ L
steuert,
durch eine Vielzahl von Wortleitungen, von denen "jode so angeordnet ist, daß sie beide Leitungen, eines Paares von Datenleitungen überkreuzt, und durch eine Vorladungsschaltung, die vor dem Starten der 'Betriebsweisen mit positiver Rückkoppluncj das jeweilige Paar von Datenleitungen auf ein Potential setzt, das zwischen den beiden Potentialen liegt, das die in den Speicherzellen zu speichernden binären Signalen repräsentiert.
11. Dynamische Halbleiterspeicher nach Anspruch 10, dadurch gekennzeichnet r daß die Steuersignale, mit denen der positive Rückkopplungsbetrieb des P-Kanal-FET-Paares und der des N-Kanal-FET-Paares zu verschiedenen Zeiten gestartet werden, an die Steuerschaltung für positiven Rückkopplungsbetrieb angelegt werden.
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