JP4206508B2 - 信号制御回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、例えばCPU等の主処理回路と、例えば記憶回路または入出力回路等の副処理回路との間で、バスを介して、データ、アドレスまたは制御信号等のやり取りを行う回路または装置に用いられる信号制御回路であって、さらに具体的には、データ、アドレスまたは制御信号等が副処理回路に入力されるとき、または、データ、アドレスまたは制御信号等が副処理回路から出力されるときに、その入出力の制御を行う信号制御回路に関する。
【0002】
【従来の技術】
CPU等の主処理回路と、記憶回路または入出力回路等の副処理回路とを設け、両者の間をバスで接続することによって、主処理回路と副処理回路との間で、データ、アドレスまたは制御信号等のバス信号の入出力を行う装置またはシステムは、様々な電子機器または制御機器等に広く用いられている。例えば、CPUと、RAMまたはROM等の記憶回路を基板上に設け、CPUと記憶回路とをアドレスバス、データバスおよび制御信号線によって接続し、CPUと記憶回路の間でデータの記憶等を処理を行うデータ記憶装置は、コンピュータ機器、プリンタ装置等に広く用いられている。このような装置またはシステムで用いられるバス信号は、複数のビットから構成されるデジタル信号である。
【0003】
そして、コンピュータ機器およびプリンタ装置等の高性能化を図るために、主処理回路および副処理回路の動作速度およびデータ処理能力は急速に向上している。例えば、CPU等の動作速度の高速化および記憶回路の大容量化は著しい。
【0004】
【発明が解決しようとする課題】
ところで、主処理回路および副処理回路の動作速度およびデータ処理能力が向上すると、主処理回路と副処理回路との間で入出力するバス信号のビット数が増大すると共に、主処理回路と副処理回路との間のバス信号の入出力速度が増加する。例えば、CPUのデータ処理能力が向上し、記憶回路が大容量化すると、CPUと記憶回路との間のデータおよびアドレスのビット数が増大する。そして、CPUの動作速度および記憶回路の読出しまたは書込み周期が高速になると、CPUと記憶回路との間のデータおよびアドレスの入出力速度が増加する。
【0005】
そして、バス信号のビット数が増大し、バス信号の入出力速度が増加すると、主処理回路および副処理回路が動作しているときには、主処理回路と副処理回路との間で、大きなビット数を有するバス信号の入出力が高速に繰り返されることとなる。従って、主処理回路と副処理回路とを接続するバス上では、大きなビット数を有するバス信号が高速に変化する。
【0006】
このように、大きなビット数を有するバス信号が高速に変化すると、バス信号が変化した瞬間に、バス信号内にノイズが発生する場合がある。特に、大きなビット数を有するバス信号の各ビットが一斉に立ち上がる(立ち下がる)と、バス信号内にノイズが発生しやすい。例えば、10ビットのアドレスバス信号が「0000000000b」から「1111111111b」に変化したときには、変化した直後にアドレスバス信号内にノイズが発生する場合がある。その結果、不安定なアドレス信号が主処理回路または副処理回路に入力され、主処理回路または副処理回路がアドレスバス信号を誤って認識してしまうという問題がある。
【0007】
特に、記憶回路としてダイナミックRAM(以下、これを「DRAM」という)を採用した場合には、上述したような問題が生じる可能性が高くなる。即ち、DRAMは、データの読出しおよび書込みを高速に行うことができる記憶回路であり、さらに、アドレス指定の方式として、いわゆるページモード方式を採用した場合には、データの読出しおよび書込みをより一層高速にすることができる。この結果、DRAMに対してデータの読出しまたは書込みを行うときに、データまたはアドレス信号を構成する各ビットが一斉に変化すると、データまたはアドレス信号内にノイズが発生する場合がある。なお、ページモード方式は、DRAMに向けて一度行アドレスを出力し、その後は、列アドレスのみを連続して出力することにより、同一ページ内のアドレス指定を行う方式である。
【0008】
一方、上述したノイズを抑えるために、主処理回路、副処理回路およびバス等を設ける回路基板を多層基板とし、グランドを強化する方法が考えられる。しかしながら、回路基板を多層基板にすると、コストが上がり、好ましくない。また、主処理回路と副処理回路との間におけるバス信号の入出力速度を低速にすれば、上述したノイズを抑えることができる。しかしながら、バス信号の入出力速度を低速にすると、主処理回路および副処理回路の全体的な処理速度が低下するため、好ましくない。
【0009】
本発明は上述した問題に鑑みなされたものであり、本発明は、バス信号のビット状態が一斉に変化することにより、バス信号内にノイズが発生しても、このノイズの影響によってバス信号が誤って認識されるのを防止でき、正確かつ高速なバス信号の入出力を可能とする信号制御回路を提供することを目的としている。
【0010】
【課題を解決するための手段】
上述した課題を解決するために、請求項1の発明は、主処理回路との間でバスを介してバス信号の入出力を行う副処理回路に対し、当該副処理回路における前記バス信号の入出力を制御するための制御信号を出力する信号制御回路であって、前記主処理回路と副処理回路との間で入出力された前回のバス信号を構成する各ビットのうち少なくとも所定部分のビットと、前記主処理回路と副処理回路との間で入出力される今回のバス信号を構成する各ビットのうち前記所定部分のビットに対応するビットとを相互に比較する比較部と、前記比較部による比較の結果、変化したビットの数が基準値以上で、且つ変化後のビットのビットパターンが基準ビットパターンであるときには、前記制御信号を遅延させる出力制御部とを備えている。
【0011】
即ち、主処理回路と副処理回路とはバスを介して相互に接続されており、主処理回路と副処理回路との間では、バス信号の入出力が行われる。ここで、バス信号は、複数ビットから構成されるデジタル信号である。また、バス信号の入出力とは、主処理回路から副処理回路に向けてバス信号が出力されることと、副処理回路から主処理回路に向けてバス信号が出力されることの双方またはいずれか一方を意味する。さらに、主処理回路は、例えば、CPUまたはMPU等の上位制御回路を例に挙げることができるが、これに限定されず、複数ビットから構成されるデジタル信号を出力する回路のすべてを含む。また、副処理回路は、例えば、記憶回路または入出力回路を例に挙げることができるが、これに限定されず、複数ビットから構成されるデジタル信号を受取りまたは出力を行うすべての回路を含む。さらにまた、バスは、主処理回路から副処理回路との間でバス信号の入出力を行うための信号線である。
【0012】
また、信号制御回路は、副処理回路に向けて、当該副処理回路におけるバス信号の入出力を制御するための制御信号を出力する。この制御信号は、例えば、副処理回路がバス信号を受け取るタイミングを設定するための信号、または、副処理回路がバス信号を内部に記憶させるタイミングを設定するための信号、さらには、副処理回路が主処理回路に向けてバス信号を出力するタイミングを設定するための信号等である。
【0013】
さて、信号制御回路は、少なくとも比較部と出力制御部を備えており、比較部は、主処理回路と副処理回路との間で入出力された前回のバス信号を構成する各ビットのうち少なくとも所定部分のビットと、主処理回路と副処理回路との間で入出力される今回のバス信号を構成する各ビットのうち前記所定部分のビットに対応するビットとを相互に比較する。ここで、「所定部分のビット」とは、バス信号の各ビットのうち一部のビットまたはすべてのビットを意味する。
【0014】
そして、出力制御部は、比較部による比較結果に基づいて、前回のバス信号を構成する各ビットのうち少なくとも所定部分のビットと、今回のバス信号を構成する各ビットのうち所定部分のビットに対応するビットとの間で、変化したビットの数が基準値以上で、且つ変化後のビットのビットパターンが基準ビットパターンであるときに、当該信号制御回路から副処理回路に向けて出力する制御信号を遅延させる。制御信号を遅延させることにより、副処理回路がバス信号を受け取るタイミングまたは副処理回路が主処理回路に向けてバス信号を出力するタイミング等が遅延させることができる。
【0015】
ここで、上述したように、前回のバス信号と、前回のバス信号に続いて出力される今回のバス信号との間で、複数のビットが一斉に変化すると、バス信号内にノイズが発生する。このノイズは、前回のバス信号が今回のバス信号に変化した直後に発生し、副処理回路におけるバス信号の入力周期または出力周期と比較して短い期間が経過したら消失する。従って、副処理回路がバス信号を受け取るタイミングまたは副処理回路が主処理回路に向けてバス信号を出力するタイミング等を遅延させれば、副処理回路は、バス信号内にノイズが発生している期間を経過した後に、バス信号の受取りまたは出力等を行うことができる。即ち、副処理回路は、ノイズの発生している期間を避けて、バス信号の受取りまたは出力等を行うことができる。これにより、バス信号内に発生したノイズによって、誤ったバス信号が副処理回路において入出力されるのを防止できる。
【0016】
【0017】
ここで、上述したように、前回のバス信号と今回のバス信号との間で、複数のビットが一斉に変化すると、バス信号内にノイズが発生する。ところが、このようにノイズが発生するのは、前回のバス信号と今回のバス信号との間で変化したビットの数が基準値以上で、且つ変化したビットのパターンがある限られたパターンのときである。
【0018】
従って、前回のバス信号から今回のバス信号に変化したときにノイズが発生するようなビットの数とビットパターンを予め求め、このビットの数とビットパターンを夫々基準値と基準ビットパターンとする。そして、前回のバス信号と今回のバス信号との間で変化したビットの数とビットパターンが夫々基準値以上且つ基準ビットパターンであるときには、信号制御回路から副処理回路に出力する制御信号を遅延させる。これにより、副処理回路は、ノイズの発生している期間を避けて、バス信号の受取りまたは出力等を行うことができる。なお、基準ビットパターンは単一の場合もあるが、複数の場合もある。
【0019】
【0020】
【0021】
【0022】
【0023】
請求項2の発明は、外部から入力される基準ビットパターン設定信号に基づいて、前記基準ビットパターンを変更する基準ビットパターン変更部を備えたことにある。
【0024】
ここで、信号制御回路を構築した後に、使用するバスの変更する場合や、バスの一部を未使用する場合等が考えられる。また、バス信号が変化したときにノイズが発生しやすいビットパターンは、信号制御回路や副処理回路等を設ける回路基板のグランド強度や、回路基板上におけるバスの配置の仕方等により異なる場合がある。このような観点から、外部からの指示に基づいて、基準ビットパターンを変更することにより、実際の使用に合った基準ビットパターンを設定することができる。
【0025】
【0026】
【0027】
請求項3の発明は、外部から入力される遅延時間設定信号に基づいて、前記制御信号の遅延時間を変更する遅延時間変更部を備えたことにある。
【0028】
上述したように、前記ノイズは、前回のバス信号が今回のバス信号に変化した直後に発生し、副処理回路におけるバス信号の入力周期または出力周期と比較して短い期間が経過したら消失する。ところが、ノイズが発生している期間は、信号制御回路や副処理回路等を設ける回路基板のグランド強度、回路基板上におけるバスの配置の仕方、副処理回路の動作速度等により異なる。このような観点から、外部からの指示に基づいて、制御信号を遅延させる時間(量)を変更することにより、実際の使用に合った遅延時間を設定することができる。
【0029】
請求項4の発明は、外部から入力されるビット設定信号に基づいて、前記前回のバス信号を構成する各ビットのうち、前記比較部において前記今回のバス信号と比較対象となるビット部分を変更すると共に、前記今回のバス信号を構成する各ビットのうち、前記比較部において前記前回のバス信号と比較対象となるビット部分を変更する比較ビット変更部を備えたことにある。
【0030】
上述したように、信号制御回路の比較部は、前回のバス信号を構成する各ビットのうち少なくとも所定部分のビットと、今回のバス信号を構成する各ビットのうち前記所定部分のビットに対応するビットとを相互に比較する。ところが、バス信号のうち、比較対象にすべきビットは、実際の使用によって異なる場合がある。従って、外部からの指示に基づいて、前回のバス信号を構成する各ビットおよび今回のバス信号を構成する各ビットのうち、比較対象にすべき部分、即ち、比較対象にすべきビット番号、さらに言い換えれば、比較対象にすべきビット範囲を変更することにより、実際の使用に合うように、バス信号の比較を行うことができる。
【0031】
請求項5の発明は、アドレスを指定するためのアドレス信号を出力する主処理回路と前記主処理回路から出力されたアドレス信号に基づいて指定されたアドレスに対してデータの読出しまたは書込みを行うためのダイナミックRAMとの間に設けられ、前記アドレス信号を受け取り、当該受け取ったアドレス信号を行アドレスおよび列アドレスに分割し、分割した行アドレスおよび列アドレスを予め設定された順序で前記ダイナミックRAMに出力すると共に、前記行アドレスおよび列アドレスを前記ダイナミックRAMに読み込ませるタイミングを制御する制御信号を前記ダイナミックRAMに出力する信号制御回路であって、前記主処理回路から出力された今回のアドレス信号に含まれる行アドレスを出力した後に続けて当該今回のアドレス信号に含まれる列アドレスを出力するときには、前記今回のアドレス信号に含まれる行アドレスと列アドレスの少なくとも所定部分の各ビットをそれぞれ比較し、一方、前記主処理回路から出力された前回のアドレス信号に含まれる列アドレスを出力した後に続けて前記主処理回路から出力された今回のアドレス信号に含まれる列アドレスを出力するときには、前記前回のアドレス信号に含まれる列アドレスと前記今回のアドレス信号に含まれる列アドレスとの少なくとも所定部分の各ビットをそれぞれ比較する比較部と、前記比較部による比較の結果、変化したビットの数が基準値以上で、且つ変化後のビットのビットパターンが基準ビットパターンであるときには、前記制御信号を遅延させる出力制御部とを備えている。
【0032】
即ち、信号制御回路は、主処理回路から出力されたアドレス信号を行アドレスと列アドレスに分割し、これら行アドレスと列アドレスを予め設定された順序でダイナミックRAMに向けて出力する。例えば、信号制御回路は、行アドレスと列アドレスを交互に出力する。また、信号制御回路は、行アドレスを一度出力した後に、列アドレスのみを連続して出力する場合もある。また、ダイナミックRAMは、信号制御回路から出力された制御信号を受け取ったタイミングで、行アドレスおよび列アドレスを読み込む。
【0033】
さて、信号制御回路が、主処理回路から出力された今回のアドレス信号に含まれる行アドレスを出力した後に続けて当該今回のアドレス信号に含まれる列アドレスを出力するときには、比較部は、今回のアドレス信号に含まれる行アドレスと列アドレスの少なくとも所定部分の各ビットをそれぞれ比較する。そして、出力制御部は、今回のアドレス信号に含まれる行アドレスと列アドレスとの間で、変化したビットの数が基準値以上で、且つ変化後のビットのビットパターンが基準ビットパターンであるときには、信号制御回路からダイナミックRAMに向けて出力する制御信号を遅延させる。
【0034】
一方、信号制御回路が、主処理回路から出力された前回のアドレス信号に含まれる列アドレスを出力した後に続けて主処理回路から出力された今回のアドレス信号に含まれる列アドレスを出力するときには、比較部は、前回のアドレス信号に含まれる列アドレスと今回のアドレス信号に含まれる列アドレスとの少なくとも所定部分の各ビットをそれぞれ比較する。そして、出力制御部は、前回のアドレス信号に含まれる列アドレスと今回のアドレス信号に含まれる列アドレスとの間で、変化したビットの数が基準値以上で、且つ変化後のビットのビットパターンが基準ビットパターンであるときには、信号制御回路からダイナミックRAMに向けて出力する制御信号を遅延させる。
【0035】
このように、信号制御回路からダイナミックRAMに向けて連続して出力される2つのアドレスとの間で比較を行い、制御信号を遅延させる。これにより、ダイナミックRAMは、ノイズの発生している期間を避けて、アドレス信号を読み込むことができる。従って、ダイナミックRAMに対して誤ったアドレスが指定されるのを防止できる。
【0036】
【発明の実施の形態】
1 第1の実施形態
まず、本発明の第1の実施形態を図1ないし図6に従って説明する。
【0037】
図1は、本発明の第1の実施形態として、本発明による信号制御回路をデータ記憶装置に適用した場合を例に挙げて示している。特に、第1の実施形態では、データ記憶装置に設けられる記憶回路としてDRAMを用いた例を示している。
【0038】
図1において、データ記憶装置100は、アドレス信号を出力する主処理回路としてのCPU10と、CPU10から出力されたアドレス信号に基づいて指定されたアドレスに対してデータの読出しまたは書込みを行う記憶回路としてのDRAM20と、CPU10とDRAM20との間に設けられ、CPU10から出力されたアドレス信号に基づいてDRAM20に対しアドレス制御を行う信号制御回路としてのアドレス制御回路30とを備えている。
【0039】
さらに詳しく説明すると、CPU10は、データバス51を介してDRAM20と接続されており、データバス20を介して、DRAM20との間でデータのやり取りを行う。また、CPU10は、アドレス制御回路30に設けられた比較部31、保持部32およびメモリ制御回路33にアドレスバス53を介してそれぞれ接続されている。これにより、CPU10から出力されるアドレス信号は、アドレスバス53を介して、比較部31、保持部32およびメモリ制御回路33にそれぞれ出力される。ここで、CPU10から出力されるアドレス信号は、例えば20ビットのデジタル信号である。
【0040】
さらに、CPU10は、アドレス制御回路30の比較部31に向けて後述の基準値設定信号および基準ビットパターン設定信号を出力すると共に、アドレス制御回路30に向けて後述のAS信号(Address Strobe信号)を出力する。
【0041】
DRAM20は、アドレスマルチプレクサ方式を採用している。従って、CPU10から出力されたアドレス信号は、行アドレスと列アドレスに時分割されてDRAM20に入力される。また、DRAM20はページモード方式を用いてアドレス指定を行うタイプのDRAMである。従って、DRAM20に対し、同一ページのアドレスを連続して指定する場合、即ち、行アドレスが同一で、列アドレスのみが異なるアドレスを連続して指定する場合には、一度行アドレスを入力した後、列アドレスのみを連続してDRAM20に入力すればよい。DRAM20は、初めに入力された行アドレスを保持し、保持している行アドレスと順次入力される列アドレスとを次々に組み合わせて、アドレスを順次特定する。
【0042】
アドレス制御回路30は、比較部31、保持部32およびメモリ制御部33を備えており、例えばASIC(Application Specific Integrated Circuit)として実現されている。
【0043】
比較部31は、アドレスバス53を介してCPU10に接続されており、CPU10から出力されるアドレス信号を受け取る。また、比較部31は、バス56を介して保持部32に接続されており、保持部32に保持されているアドレス信号を受け取る。さらに、比較部31は、メモリ制御部33から出力されるページ制御信号を受け取る。また、比較部31は、制御バス52を介してCPU10と接続されており、CPU10から出力される基準値設定信号および基準ビットパターン設定信号を受け取る。
【0044】
さらに、比較部31はメモリ31Aを有している。メモリ31Aには、後述する基準値および基準ビットパターンテーブルPが記憶されている。
【0045】
このように構成される比較部31は、アドレス信号、ページ制御信号、基準値および基準ビットパターンテーブルP等に基づいて、図2に示すような比較判定処理を行い、その結果に応じて、遅延要求信号をメモリ制御部33に出力する。なお、図2に示す比較判定処理については後述する。
【0046】
保持部32は、アドレスバス53を介してCPU10と接続されており、CPU10から出力されたアドレス信号を一時的に記憶保持する。また、保持部32は、メモリ制御部33から出力されるラッチ信号を受け取り、ラッチ信号を受け取ったタイミングでアドレスバス53上に出力されているアドレス信号を記憶する。さらに詳しく説明すると、ラッチ信号は、比較部31による比較判定処理が終了してから、CPU10において新たなアドレス信号がセットされる直前までの間に出力される。これにより、保持部32は、比較部31による比較判定処理が終了してから、CPU10において新たなアドレス信号がセットされる直前までの間に、アドレスバス53上に出力されているアドレス信号を記憶する。従って、保持部32は、CPU10が新たなアドレス信号を出力したときに、前回のアドレス信号を記憶保持している。
【0047】
メモリ制御部33は、CPU10から出力されるアドレス信号を行アドレスと列アドレスに分割し、これら分割した行アドレスと列アドレスを予め設定された順序でDRAM20に出力する。即ち、メモリ制御部33は、CPU10から出力される20ビットのアドレス信号を、上位10ビットと下位10ビットに分割し、上位10ビットを行アドレスとし、下位10ビットを列アドレスとしてDRAM20に出力する。これにより、DRAM20に対してアドレスマルチプレクサ方式によるアドレス指定を実現している。
【0048】
ここで、メモリ制御部33から出力される行アドレスおよび列アドレスは、アドレスバス54を介してDRAM20に出力される。行アドレスおよび列アドレスは、上述したように、例えば10ビットなので、アドレスバス54は10本の信号線により構成されている。
【0049】
また、メモリ制御部33は、行アドレスおよび列アドレスの読込みタイミングをDRAM20に指示するためのRAS信号(Row Address Strobe 信号)およびCAS信号(Column Address Strobe 信号)等の制御信号を出力する。これら制御信号はバス55を介してDRAM20に出力される。
【0050】
また、メモリ制御部33は、CPU10から出力されるアドレス信号を常に監視している。そして、CPU10から出力された今回のアドレス信号に含まれる行アドレスが、CPU10から出力された前回のアドレス信号に含まれる行アドレスと比べて変化した場合に、メモリ制御部33は、今回のアドレス信号を行アドレスと列アドレスに分割し、これら分割した行アドレスと列アドレスとを順次連続してDRAM20に出力する。一方、CPU10から出力された今回のアドレス信号に含まれる行アドレスが、前回のアドレス信号に含まれる行アドレスと同一の場合には、メモリ制御部33は、今回のアドレス信号を行アドレスと列アドレスに分割し、列アドレスのみをDRAM20に出力する。これにより、DRAM20に対してページモード方式によるアドレス指定を実現している。
【0051】
さらに、メモリ制御部33は、CPU10から出力された今回のアドレス信号に含まれる行アドレスが、前回のアドレス信号に含まれる行アドレスと比べて変化した場合には、ページ制御信号を比較部31に向けて出力する。また、メモリ制御部33は、上述したラッチ信号を保持部32に向けて出力する。
【0052】
次に、データ記憶装置100の動作を説明する。CPU10からアドレス信号が出力されると、そのアドレス信号は、アドレス制御回路30の比較部31、保持部32およびメモリ制御部33にそれぞれ入力される。そして、メモリ制御部33に入力されたアドレス信号は、メモリ制御部33によって行アドレスと列アドレスに分割される。続いて、分割された行アドレスと列アドレスは、上述したように、ページモード方式によってDRAM20に入力される。このとき、メモリ制御部33は、DRAM20に向けてRAS信号およびCAS信号等を出力し、DRAM20に対し、行アドレスおよび列アドレスを読み込むタイミングを指示する。DRAM20は、RAS信号およびCAS信号によって指示されたタイミングで行アドレスおよび列アドレスを読み込み、アドレスを特定する。このように、DRAM20においてアドレスが特定された後、CPU10とDRAM20との間で、データバス51を介してデータの読出しまたは書込みが行われる。
【0053】
一方、CPU10から比較部31に入力されたアドレス信号に対しては、比較部31において図2に示す比較判定処理が施される。そして、比較判定処理の結果に応じて遅延要求信号が比較部31からメモリ制御部33に出力される。メモリ制御部33は、遅延要求信号を受け取ったとき、DRAM20に出力するCAS信号の立ち下げタイミングを遅延させる。また、CPU10から保持部32に入力されたアドレス信号は、前記比較部31による比較判定処理が終了した後に、前記ラッチ信号が出力されるタイミングに従って保持部32に記憶される。
【0054】
次に、比較部31によって実行される比較判定処理について図2に示すフローチャートに沿って説明する。
【0055】
ステップ1では、CPU10から新たなアドレス信号が出力されたか否かを判定する。CPU10に新たなアドレス信号が出力されたか否かは、例えば、CPU10からアドレス制御回路30に向けて出力されるAS信号(Address Strobe信号)を参照することにより認識することができる。ここで、AS信号は、CPU10から出力されるアドレス信号の出力タイミングを示す信号である。そして、ステップ1の判定の結果、新たなアドレス信号が出力されたときには、ステップ2に移行する。一方、新たなアドレス信号がまだ出力されていないときには、新たなアドレス信号が出力されるまでステップ1を繰り返し、新たなアドレス信号が出力されるのを持つ。
【0056】
ステップ2では、比較部31がメモリ制御部33から出力されるページ制御信号を受信したか否かを判定する。上述したように、CPU10から新たに出力された今回のアドレス信号に含まれる行アドレスが、CPU10から出力された前回のアドレス信号に含まれる行アドレスと比べて変化した場合には、メモリ制御部33は、ページ制御信号を比較部31に向けて出力する。従って、ステップ2において比較部31がページ制御信号を受信したときは、CPU10から出力された今回のアドレス信号によって行アドレスが変更されたことを意味する。一方、ステップ2において比較部31がページ制御信号を受信していないときは、CPU10から新たなアドレス信号が出力されたものの、行アドレスについては変更がなかったことを意味する。そして、ステップ2の判定の結果、比較部31がページ制御信号を受信したときには、ステップ3に移行する。
【0057】
ステップ3では、CPU10から出力された今回のアドレス信号の行アドレスと列アドレスを互いに比較する。即ち、20ビットのアドレス信号を上位10ビットと下位10ビットに分離し、両者を各ビット毎にそれぞれ比較する。そして、ステップ4では、ステップ3の比較結果に基づいて、上位10ビットと下位10ビットの間で変化したビットの数を求める。
【0058】
例えば、アドレス信号が「00000000001111111111b」の場合には、これを、上位10ビット「0000000000b」と下位10ビット「1111111111b」に分離し、両者を各ビット毎にそれぞれ比較すると、両者は、すべてのビットが異なっている。従って、上位10ビットと下位10ビットとの間で変化したビットの数は「10」である。また、例えば、アドレス信号が「00000000010000000011b」の場合には、これを、上位10ビット「0000000001b」と下位10ビット「0000000011b」に分離し、両者を各ビット毎にそれぞれ比較すると、第2ビット目が互いに異なっている。しかし、それ以外のビットはすべて同一である。従って、上位10ビットと下位10ビットとの間で変化したビットの数は「1」である。
【0059】
さらに具体的に説明すると、ステップ3およびステップ4では、上位10ビットと下位10ビットとの排他的論理和を求め、排他的論理和を求めることにより得られた値の全ビットのうち、ビット状態が「1」であるビットをカウントする。これにより、上位10ビットと下位10ビットとの間で変化したビットの数を容易に求めることができる。
【0060】
ステップ5では、上位10ビットと下位10ビットとの間で変化したビットの数が基準値以上か否かを判定する。ここで、メモリ制御部33からDRAM20に出力されるアドレスの全ビットのうち、50〜100%のビットが一斉に変化すると、アドレスバス上等にノイズが発生する場合がある。特に、アドレスの全ビットのうち、90〜100%のビットが一斉に変化すると、アドレスバス上等にノイズが発生する可能性が高くなる。本実施形態の場合、メモリ制御部33からDRAM20に出力される行アドレスおよび列アドレスが10ビットであるから、アドレスの9〜10ビットが一斉に変化すると、アドレスバス54にノイズが発生する可能性が高い。このような観点から、上述した比較判定処理に用いられる基準値は「9」に設定されている。なお、基準値を5〜8または10に設定してもよい。また、基準値は比較部31のメモリ31Aに記憶されており、後述するように、CPU10から出力される基準値設定信号に基づいて変更可能である。
【0061】
従って、CPU10から出力されたアドレス信号が、例えば「00000000001111111111b」の場合には、上位10ビットと下位10ビットとの間で変化したビット数は「10」であるので、ステップ5で「YES」と判定され、ステップ6に移行する。
【0062】
ステップ6では、アドレス信号の下位10ビットを基準ビットパターンテーブルPに記録された各基準ビットパターンと比較する。そして、ステップ7では、アドレス信号の下位10ビットが基準ビットパターンテーブルPに記録された基準ビットパターンのいずれかに一致するか否かを判定する。
【0063】
ここで、メモリ制御部33からDRAM20に出力されるアドレスの全ビットのうち、50〜100%のビットが一斉に「0」から「1」へ、または「1」から「0」へ変化すると、アドレスバス上等にノイズが発生する場合がある。特に、アドレスの全ビットのうち、90〜100%のビットが一斉に「0」から「1」へ、または、「0」から「1」へ変化すると、アドレスバス上等にノイズが発生する可能性が高くなる。例えば、「0000000000 b」が「1111111111b」に変化すると、アドレスバス上等にノイズが発生する可能性が高い。このような観点から、図3に示すような複数のビットパターンが基準ビットパターンとして基準ビットパターンテーブルPに記録されている。なお、基準ビットパターンテーブルPは、比較部31のメモリ31Aに記憶されている。また、後述するように、基準ビットパターンテーブルPは、CPU10から出力される基準ビットパターン設定信号に基づいて変更可能であり、基準ビットパターンテーブルPを変更することにより、基準ビットパターンを容易に変更することができる。
【0064】
そして、アドレス信号の下位10ビットが基準ビットパターンテーブルPに記録されたいずれかの基準ビットパターンと一致したときには、ステップ7で「YES」と判定され、ステップ8に移行する。そして、ステップ8において、比較部31からメモリ制御部33に向けて遅延要求信号が出力される。
【0065】
ここで、「遅延要求信号」とは、DRAM20による列アドレスの読込みタイミングを遅延させるために、メモリ制御部33に対して、CAS信号の立ち下げタイミングの遅延を要求する信号である。後述するように、遅延要求信号がメモリ制御部33に入力されると、メモリ制御部33からDRAM20に出力されるCAS信号の立ち下がりのタイミングが一時的に遅延される。DRAM20は、CAS信号の立ち下がりで列アドレスを読み込むため、CAS信号の立ち下がりタイミングが遅延されると、DRAM20における列アドレスの読込みが遅延されることになる。
【0066】
一方、ステップ5において、アドレス信号の上位10ビットと下位10ビットとの間で変化したビットの数が基準値以上でないときには、「NO」と判定され、遅延要求信号は出力されない。例えば、CPU10から出力されたアドレス信号が、「00000000010000000011b」の場合には、上位10ビットと下位10ビットとの間で異なるビット数は「1」であるので、ステップ5で「NO」と判定され、遅延要求信号は出力されない。
【0067】
また、ステップ7において、アドレス信号の下位10ビットが基準ビットパターンテーブルPに記録された基準ビットパターンのいずれにも一致しないときには、「NO」と判定され、遅延要求信号は出力されない。
【0068】
一方、ステップ2の判定の結果、比較部31がページ制御信号を受信していないときには、ステップ9に移行する。
【0069】
ステップ9では、CPU10から出力された今回のアドレス信号に含まれる列アドレスと保持部32に保持されている前回のアドレス信号に含まれる列アドレスを比較する。そして、ステップ10では、ステップ9の比較結果に基づいて、前回の列アドレスと今回の列アドレスとの間で変化したビットの数を求める。
【0070】
例えば、今回のアドレス信号が「01100000000000000000b」であり、前回のアドレス信号が「01100000001111111111b」である場合には、今回のアドレス信号に含まれる列アドレス「0000000000b」と、前回のアドレス信号に含まれる列アドレス「1111111111b」を比較する。この場合、各列アドレスは、すべてのビットが互いに異なっているため、今回の列アドレスと前回の列アドレスとの間で変化したビット数は「10」である。また、例えば、今回のアドレス信号が「01100000000000010111b」であり、前回のアドレス信号が「01100000000000011110b」である場合には、今回のアドレス信号に含まれる列アドレス「0000010111b」と、前回のアドレス信号に含まれる列アドレス「0000011110b」を比較する。この場合、両者の第1ビット目と第4ビット目が異なるので、今回の列アドレスと前回の列アドレスとの間で変化したビット数は「2」である。
【0071】
さらに具体的に説明すると、ステップ9およびステップ10では、前回の列アドレスと今回の列アドレスとの排他的論理和を求め、排他的論理和を求めることにより得られた値の全ビットのうち、ビット状態が「1」であるビットをカウントする。
【0072】
ステップ11では、今回の列アドレスと前回の列アドレスとの間で変化したビットの数が基準値以上か否かを判定する。ここで、基準値は、上述したように、例えば、「9」に設定されている。従って、今回のアドレス信号が「00000000010000000000b」であり、前回のアドレス信号が「00000000011111111111b」である場合には、今回の列アドレスと前回の列アドレスとの間で変化したビット数は「10」であるので、ステップ11で「YES」と判定され、ステップ12に移行する。
【0073】
ステップ12では、今回のアドレス信号に含まれる列アドレスを、図3に示す基準ビットパターンテーブルPに記録された各基準ビットパターンと比較する。そして、ステップ13では、今回の列アドレスが、基準ビットパターンテーブルPに記録された基準ビットパターンのいずれかに一致するか否かを判定する。
【0074】
そして、今回の列アドレスが基準ビットパターンテーブルPに記録されたいずれかの基準ビットパターンと一致したときには、ステップ13で「YES」と判定され、ステップ8に移行する。そして、ステップ8において、比較部31からメモリ制御部33に向けて遅延要求信号が出力される。
【0075】
一方、ステップ11において、前回の列アドレスと今回の列アドレスとの間で変化したビットの数が基準値以上でないときには、「NO」と判定され、遅延要求信号は出力されない。例えば、CPU10から出力された今回のアドレス信号が「00000000000000010111b」であり、前回のアドレス信号が「00000000000000011110b」である場合には、今回の列アドレスと前回の列アドレスとの間で変化したビット数が「2」であるので、ステップ11で「NO」と判定される。この場合には、遅延要求信号は出力されない。
【0076】
また、ステップ13において、今回の列アドレスが基準ビットパターンテーブルPに記録された基準ビットパターンのいずれにも一致しないときには、「NO」と判定され、遅延要求信号は出力されない。
【0077】
次に、比較部31からメモリ制御部33に遅延要求信号が出力されたときのメモリ制御部33の動作について、図4ないし図6を参照しつつ説明する。
【0078】
図4ないし図6は、RAS信号、CAS信号、行アドレス、列アドレス、AS信号およびREADY信号の出力タイミングを示すタイミングチャートである。
【0079】
ここで、RAS信号は、メモリ制御部33からDRAM20に向けて出力され、立ち下がりaによって、行アドレスを読み込むタイミングをDRAM20に指示している。CAS信号は、メモリ制御部33からDRAM20に向けて出力され、立ち下がりbおよびcによって、各列アドレスを読み込むタイミングをDRAM20に指示している。AS信号は、CPU10からアドレス制御部30に出力され、CPU10から出力されるアドレス信号の出力タイミングを示している。このAS信号に基づいて行アドレスおよび列アドレスの出力期間T1およびT2が決定される。READY信号は、各出力期間T1およびT2の終わりを示している。
【0080】
また、図4ないし図6において、メモリ制御部33からDRAM20に向けて行アドレスと列アドレスを順次連続して出力する場合に、1組の行アドレスと列アドレスを出力する期間を「第1出力期間T1」とし、メモリ制御部33からDRAM20に向けて列アドレスのみを出力する場合に、1つの列アドレスを出力する期間を「第2出力期間T2」とする。
【0081】
さて、比較部31から遅延要求信号が出力されていないとき、即ち、通常時には、CAS信号の立ち下がりbおよびcは、図4に示すように、DRAM20が列アドレスを読み込むのに最適なタイミングで発生する。この立ち下がりbおよびcのタイミングは、DRAM20の設計、仕様等に基づいて予め設定されている。
【0082】
一方、第1出力期間T1において、比較部31から遅延要求信号が出力されたときには、図5に示すように、CAS信号の立ち下がりbが遅延時間tだけ遅延されて出力される。即ち、図5中の点線で示す立ち下がりが通常時における立ち下がりであり、実線で示す立ち下がりbが遅延要求信号を受けたことによって遅延時間tだけ遅延したときの立ち下がりである。
【0083】
例えば、CPU10から出力されたアドレス信号が「00000000001111111111b」であり、かつ、このアドレス信号が出力されたことによって行アドレスが変更されたとき、メモリ制御部33は、行アドレス「0000000000b」と列アドレス「1111111111b」をDRAM20に向けて順次連続して出力する。これにより、メモリ制御部33からDRAM20に向けて出力されるアドレスの全ビットが一斉に「0」から「1」に立ち上がる。この結果、図5に示すように、行アドレスから列アドレスに出力が切り換わったときに、ノイズNが発生する場合がある。
【0084】
このような場合、本実施形態における比較部31は、上述した比較判定処理において、行アドレスと列アドレスを比較し、行アドレスと列アドレスとの間で異なるビット数が基準値以上であり、かつ、列アドレスが、基準ビットパターンテーブルPに記録されたいずれかの基準ビットパターンと一致したときには、遅延要求信号をメモリ制御部33に向けて出力する。そして、遅延要求信号を受け取ったメモリ制御部33は、図5に示すように、CAS信号の立ち下がりbを遅延時間tだけ遅延させる。これにより、DRAM20が列アドレスを読み込むタイミングを遅延させることができ、DRAM20が列アドレスを読み込むタイミングとノイズNが発生するタイミングをずらすことができる。従って、DRAM20が列アドレスを読み込むときには、ノイズNが既に消失しているから、DRAM20は、ノイズNの影響を受けずに列アドレスを読み込むことができる。
【0085】
また、第2出力期間T2において、比較部31から遅延要求信号が出力されたときには、図6に示すように、CAS信号の立ち下がりcが遅延時間tだけ遅延されて出力される。即ち、図6中の点線で示す立ち下がりが通常時における立ち下がりであり、実線で示す立ち下がりcが遅延要求信号を受けたことによって遅延時間tだけ遅延したときの立ち下がりである。
【0086】
例えば、CPU10から出力された前回のアドレス信号が「01100000001111111111b」であり、今回のアドレス信号が「01100000000000000000b」である場合には、今回のアドレス信号と前回の信号との間で行アドレスが同一であるため、メモリ制御部33は、前回の列アドレス「0000000000b」と今回の列アドレス「1111111111b」をDRAM20に向けて順次連続して出力する。これにより、メモリ制御部33からDRAM20に向けて出力されるアドレスの全ビットが一斉に「0」から「1」に立ち上がる。この結果、図6に示すように、前回の列アドレスから今回の列アドレスに出力が切り換わったときに、ノイズNが発生する場合がある。
【0087】
このような場合、本実施形態における比較部31は、上述した比較判定処理において、前回の列アドレスと今回の列アドレスを比較し、両者の間で異なるビット数が基準値以上である、かつ、今回の列アドレスが、基準ビットパターンテーブルPに記録されたいずれかの基準ビットパターンと一致したときには、遅延要求信号をメモリ制御部33に向けて出力する。そして、遅延要求信号を受け取ったメモリ制御部33は、図6に示すように、CAS信号の立ち下がりcを遅延時間tだけ遅延させる。これにより、DRAM20が今回の列アドレスを読み込むタイミングを遅延させることができ、DRAM20が今回の列アドレスを読み込むタイミングとノイズNが発生するタイミングをずらすことができる。従って、DRAM20が列アドレスを読み込むときには、ノイズNが既に消失しているから、DRAM20は、ノイズNの影響を受けずに列アドレスを読み込むことができる。
【0088】
次に、前記比較判定処理に用いられる基準値および基準ビットパターンの変更について説明する。
【0089】
本実施形態によるアドレス制御回路30では、前記比較判定処理に用いる基準値をCPU10からの指示に基づいて変更することができる。即ち、アドレス制御回路30の比較部31は、制御バス52を介してCPU10と接続されており、CPU10から出力される基準値設定信号を受け取る。この基準値設定信号は、基準値を変更するための信号である。例えば、基準値を「9」から「7」に変更するときには、CPU10から比較部31に、基準値設定信号として「7」を出力する。これにより、比較部31のメモリ31Aに記憶された基準値は「7」に書き換えられる。
【0090】
また、本実施形態によるアドレス制御回路30では、前記比較判定処理に用いる各基準ビットパターンをCPU10からの指示に基づいて変更することができる。即ち、アドレス制御回路30の比較部31は、制御バス52を介して、CPU10から出力される基準ビットパターン設定信号を受け取る。この基準ビットパターン設定信号は、基準ビットパターンを変更するための信号である。この基準ビットパターン設定信号により、基準ビットパターンテーブルに記録された各基準ビットパターンを書き換えることができる。
【0091】
このように、CPU10から出力される基準値設定信号および基準ビットパターン設定信号に基づいて、基準値および基準ビットパターンを変更可能とすることにより、基準値および基準ビットパターンの変更が非常に容易となる。これにより、例えば、アドレス制御回路30をASICとして構築した後でも、基準値および基準ビットパターンをCPU10からの指示に基づいて容易に変更することができる。従って、アドレス制御回路30をASICとして構築した後でも、基準値および基準ビットパターンを変更することにより、アドレス制御回路30を、CPU10やDRAM20の設定、仕様に適合させることができる。
【0092】
以上より、本実施形態によるアドレス制御回路30は、比較部31から出力される遅延要求信号に基づいて、メモリ制御部33からDRAM20に出力されるCAS信号の立ち下がりを遅延させる。これにより、DRAM20に入力されるアドレス信号の各ビットが一斉に変化することによりノイズが発生するタイミングと、DRAM20が列アドレスを読み込むタイミングとをずらすことができる。従って、DRAM20に入力されるアドレス信号の各ビットが一斉に変化することによって発生するノイズにより、DRAM20に対して誤ったアドレスが指定されるのを防止することができる。この結果、DRAM20に対するアドレス指定を高速化することができ、DRAM20に対するアクセス速度を高めることができる。
【0093】
また、本実施形態によるアドレス制御回路30は、行アドレスが変更され、メモリ制御部33からDRAM20に向けて行アドレスと列アドレスが連続して出力されるときには、CPU10から出力されたアドレス信号の上位10ビットと下位10ビットとを比較する。一方、行アドレスに変更がなく、メモリ制御部33からDRAM20に向けて列アドレスのみが連続して出力されるときには、CPU10から出力された前回のアドレス信号に含まれる列アドレスと、今回のアドレス信号に含まれる列アドレスとを比較する。そして、これらの比較結果に基づいて、遅延要求信号を発生させるタイミングを決定する。これにより、メモリ制御部33からDRAM20に向けて出力するCAS信号の立ち下げを適切に遅延させることができ、DRAM20が列アドレスを読み込むタイミングを適切に遅延されることができる。
【0094】
さらに、行アドレスと列アドレス、または、前回の列アドレスと今回の列アドレスとの間で、変化したビット数を基準値と比較すると共に、今回の列アドレスを各基準ビットパターンと比較する構成としたから、前回のアドレスと今回のアドレスとの間で各ビットが一斉に変化することを確実に認識することができ、適切なタイミングで遅延要求信号をメモリ制御部33に出力することができる。従って、DRAM20が列アドレスを読み込むタイミングを確実に遅延させることができ、アドレス信号内に発生したノイズによって、DRAM20に対して誤ったアドレスが指定されるのを確実に防止できる。
【0095】
なお、DRAM20に入力されるアドレス信号の各ビットが一斉に変化するような事態が生じる頻度は低いため、上述したように、列アドレスの出力を遅延させても、全体的にみれば、アドレス指定の速度が低下することはない。
【0096】
2 第2の実施形態
次に、本発明の第2の実施形態を図7に従って説明する。本実施形態の特徴は、CPUから入力される遅延時間設定信号に基づいて、CAS信号の立ち下がりを遅延させる量(時間)を変更することにある。なお、本実施形態では、上述した第1の実施形態と同一の構成要素に同一の符号を付し、その説明を省略するものとする。
【0097】
図7に示すように、本実施形態におけるデータ記憶装置200は、CPU10と比較部31、CPU10と保持部32、およびCPU10とメモリ制御部33を、それぞれ相互に接続する制御バス61を備えている。そして、CPU10は、遅延時間設定信号を、制御バス61を介してメモリ制御部33に出力する。上述したように、メモリ制御部33は、比較部31から出力される遅延要求信号を受け取ったとき、DRAM20に出力するCAS信号の立ち下げタイミングを遅延時間tだけ遅延させる。遅延時間設定信号は、この遅延時間tを変更するための信号である。即ち、メモリ制御部33は、CPU10から出力される遅延時間信号に基づいて、遅延時間tを変更する。
【0098】
さらに具体的に説明すると、メモリ制御部33は、外部から入力されるクロック信号に基づいて動作する。そして、メモリ制御部33は、入力されるクロック信号のクロック数をカウントすることにより、CAS信号を立ち下げるタイミング等を決定する。このため、メモリ制御部33は、遅延時間tをクロック数として記憶している。従って、CPU10からメモリ制御部33に出力される遅延時間設定信号は、変更すべき新たな遅延時間tに対応するクロック数である。メモリ制御部33は、遅延時間設定信号を受け取ることにより、メモリ制御部33に記憶されているクロック数を新たなクロック数に書き換える。このようにして、メモリ制御部33は、CAS信号の立ち下げタイミングの遅延時間tを変更する。
【0099】
このように構成される本実施形態によれば、CPU10から出力される遅延時間設定信号に基づいて、CAS信号の立ち下げタイミングの遅延時間tを変更することができる。これにより、例えば、アドレス制御回路30をASICとして構築した後であっても、CPU10の指示によって、遅延時間tを容易に変更することができる。従って、データ記憶装置200の設計や仕様が変更されても、変更後の設計や仕様に、アドレス制御回路30を容易に適合させることができる。
【0100】
3 第3の実施形態
次に、本発明の第3の実施形態を図8ないし図10に従って説明する。本実施形態では、記憶回路にスタティックRAM(以下、これを「SRAM」という)を用い、アドレス制御回路によってSRAMに入力するアドレス信号を制御する。なお、本実施形態では、上述した第1の実施形態と同一の構成要素に同一の符号を付し、その説明を省略するものとする。
【0101】
図8に示すように、データ記憶装置300は、主処理回路としてのCPU10と、副処理回路としてのSRAM80と、信号制御回路としてのアドレス制御回路330を備えている。さらに、CPU10とSRAM80は、データバス351により接続されている。これにより、CPU10とSRAM80との間においては、データバス351を介してデータの入出力が行われる。また、CPU10と比較部331、CPU10と保持部332、およびCPU10とメモリ制御部333は、アドレスバス353によってそれぞれ相互に接続されている。これにより、アドレス信号は、CPU10から、アドレスバス353を介して、比較部331、保持部332およびメモリ制御部333にそれぞれ出力される。
【0102】
また、アドレス制御回路330は、比較部331、保持部332およびメモリ制御部333を備えている。比較部331は、上述した第1の実施形態による比較部331とほぼ同様に、アドレス信号について比較判定処理を行う。また、保持部332は、第1の実施形態の保持部32と同様に、CPU10から出力されたアドレス信号を一時的に記憶保持する。
【0103】
即ち、比較部331は、まず、保持部332に保持されている前回のアドレス信号と、CPU10から出力された今回のアドレス信号とを比較する。次に、前回のアドレス信号と今回のアドレス信号との間で変化したビット数を求め、前回のアドレス信号と今回のアドレス信号との間で変化したビット数が基準値以上か否かを判定する。そして、前回のアドレス信号と今回のアドレス信号との間で変化したビット数が基準値以上のときには、今回のアドレス信号と基準ビットパターンテーブルPに記録された各基準ビットパターンとを比較する。そして、今回のアドレス信号が基準ビットパターンテーブルに記録された各基準ビットパターンのいずれかと一致するとき、比較部331は、遅延要求信号をメモリ制御部333に出力する。一方、前回のアドレス信号と今回のアドレス信号との間で変化したビット数が基準値以上でないとき、または、今回のアドレス信号が基準ビットパターンテーブルPに記録された各基準ビットパターンのいずれにも一致しないとき、比較部331は遅延要求信号を出力しない。
【0104】
メモリ制御部333は、CPU10から出力されたアドレス信号を受け取り、そのアドレス信号をアドレスバス354を介してSRAM80に出力する。また、メモリ制御部333は、SRAM80に向けてCS信号(Chip Select 信号)、WE信号(Write Enable 信号)およびOE信号(Output Enable 信号)等を出力する。CS信号は、SRAM80を、CPU10との間でデータのやり取りを行う対象として選択するための信号である。また、WE信号は、SRAM80に対してデータを書き込むときに出力される信号であり、SRAM80に対してデータの読込み(書込み、即ち、記憶)を許可する信号である。さらに、OE信号は、SRAM80からデータを読み出すときに出力される信号であり、SRAM80に対してデータの読出しを許可する信号である。
【0105】
ここで、SRAM80に対してデータを書込むときに、比較部331からメモリ制御部333に遅延要求信号が出力された場合の動作について、図9を参照しつつ説明する。
【0106】
図9上段は、比較部331から遅延要求信号が出力されていないとき、即ち、通常時における、アドレス信号、CS信号、WE信号およびデータの出力タイミングを示すタイミングチャートである。また、図9下段は、比較部331から遅延要求信号が出力されたときの、アドレス信号、CS信号、WE信号およびデータの出力タイミングを示すタイミングチャートである。
【0107】
SRAM80に対してデータを書込むとき、SRAM80は、メモリ制御部333から出力されたアドレス信号を、CS信号が立ち下がった後、WE信号が立ち上がる(この時点で書込まれる)までに所定のセットアップ時間を確保したタイミングで有効とする。即ち、WE信号等がアクティブ(LOW)になっている期間は、このセットアップ時間を確保できるように設定されている。
【0108】
さて、通常時において、CS信号の立ち下がりS1は、図9上段に示すように、SRAM80がアドレス信号を読み込むのに最適なタイミングとなるように設定されている。ところが、遅延要求信号が出力されると、CS信号の立ち下がりS1は、図9下段に示すように、遅延時間tだけ遅延される。また、このとき、WE信号の立ち下がりS2も同様に、遅延時間tだけ遅延される。
【0109】
これにより、前回のアドレス信号ads1と今回のアドレス信号ads2との間で、ビットが一斉に変化したことにより、アドレス信号内にノイズNが発生しても、このノイズNが発生するタイミングと、CS信号の立ち下がりS1が発生するタイミングを、図9下段に示すようにずらすことができる。従って、SRAM80がアドレス信号を読み込むときには、ノイズNが既に消失しているから、SRAM80は、ノイズNの影響を受けずにアドレス信号を正確に読み込むことができる。
【0110】
次に、SRAM80からデータを読み出すときに、比較部331からメモリ制御部333に遅延要求信号が出力された場合の動作について、図10を参照しつつ説明する。
【0111】
図10上段は、比較部331から遅延要求信号が出力されていないとき、即ち、通常時における、アドレス信号、READY信号、CS信号、OE信号およびデータの出力タイミングを示すタイミングチャートである。また、図10下段は、比較部331から遅延要求信号が出力されたときの、アドレス信号、READY信号、CS信号、OE信号およびデータの出力タイミングを示すタイミングチャートである。
【0112】
SRAM80からデータを読み出すとき、メモリ制御部333から出力されたアドレス信号は、このアドレス信号の出力(変化)が一定になり、かつ、CS信号が立ち下がって所定のアクセス時間が確保された時点でSRAM80にとって有効になる(読み込まれる)。そして、OE信号が立ち下がってアクティブ(LOW)になってから所定のアクセス時間の後、SRAM80の指定されたアドレスからデータがバス上に出力される。
【0113】
さて、通常時において、CS信号の立ち下がりS1またはOE信号の立ち下がりS3は、図10上段に示すように、SRAM80がアドレス信号を読み込むのに最適なタイミングとなるように設定されている。ところが、遅延要求信号が出力されると、CS信号の立ち下がりS1およびOE信号の立ち下がりS3は、図10下段に示すように、遅延時間tだけ遅延される。また、これに伴い、READY信号も遅延時間tだけ遅延される。
【0114】
これにより、前回のアドレス信号ads1と今回のアドレス信号ads2との間で、ビットが一斉に変化したことにより、アドレス信号内にノイズNが発生しても、このノイズNが発生するタイミングと、CS信号の立ち下がりS1またはOE信号の立ち下がりS3が発生するタイミングを、図10下段に示すようにずらすことができる。従って、SRAM80がアドレス信号を読み込むときには、ノイズNが既に消失しているから、SRAM80は、ノイズNの影響を受けずにアドレス信号を正確に読み込むことができる。
【0115】
また、本実施形態によるアドレス制御回路330の比較部331は、制御バス352により、CPU10と接続されている。これにより、比較部331は、第1の実施形態とほぼ同様に、CPU10から出力される基準値設定信号および基準ビットパターン設定信号を受け取る。これに加えて、本実施形態による比較部331は、CPU10から出力される比較ビット設定信号をも受け取る。
【0116】
ここで、比較ビット設定信号は、比較部331で比較対象とするアドレス信号のビットを変更するための信号である。即ち、比較部331は、アドレス信号の全ビットを使用してアドレスを指定する場合には、CPU10から出力される前回のアドレス信号の全ビットと今回のアドレス信号の全ビットとを相互に比較する。即ち、比較部331は、アドレス信号の全ビットを使用してアドレスを指定する場合には、アドレス信号の全ビットを比較対象とする。ところが、アドレス信号の一部のビットを使用してアドレスを指定する場合には、比較部331は、アドレス信号の各ビットのうち、アドレス指定に必要な所定部分のビットのみを比較対象とする場合がある。さらに、アドレス制御回路330を構築した後に、アドレス指定に必要なビットが変更された場合には、CPU10から比較部331に向けて、比較ビット設定信号を出力し、比較部で比較対象とするビットを再設定する。これにより、アドレス制御回路330を、実際の使用に合わせて容易に適合させることができる。
【0117】
4 第4の実施形態
次に、本発明の第4の実施形態を図11ないし図13に従って説明する。本実施形態の特徴は、本発明による信号制御回路をSRAMに入力されるデータの制御に適用したことにある。なお、本実施形態では、上述した第1および第3の実施形態と同一の構成要素に同一の符号を付し、その説明を省略するものとする。
【0118】
図11に示すように、データ記憶装置400は、主処理回路としてのCPU10と、副処理回路としてのSRAM80と、信号制御回路としてのデータ制御回路430を備えている。さらに、CPU10とSRAM80は、アドレスバス451により接続されている。これにより、CPU10からSRAM80に向けてアドレス信号が出力される。また、CPU10と比較部431、CPU10と保持部432、CPU10とメモリ制御部433、およびCPU10とSRAM80は、データバス453によってそれぞれ相互に接続されている。
【0119】
また、データ制御回路430は、比較部431、保持部432およびメモリ制御部433を備えている。比較部431は、データについて比較判定処理を行う。また、保持部432は、CPU10から出力されたデータを一時的に記憶保持する。
【0120】
即ち、比較部431は、まず、保持部432に保持されている前回のデータと、CPU10から出力された今回のデータとを比較する。次に、前回のデータと今回のデータとの間で変化したビット数を求め、前回のデータと今回のデータとの間で変化したビット数が基準値以上か否かを判定する。そして、前回のデータと今回のデータとの間で変化したビット数が基準値以上のときには、今回のデータと基準ビットパターンテーブルに記録された各基準ビットパターンとを比較する。そして、今回のデータが基準ビットパターンテーブルに記録された各基準ビットパターンのいずれかと一致するとき、比較部431は、遅延要求信号をメモリ制御部433に出力する。一方、前回のデータと今回のデータとの間で変化したビット数が基準値以上でないとき、または、今回のデータが基準ビットパターンテーブルに記録された各基準ビットパターンのいずれにも一致しないとき、比較部431は遅延要求信号を出力しない。
【0121】
メモリ制御部433は、SRAM80に向けてCS信号(Chip Select 信号)、WE信号(Write Enable 信号)およびOE信号(Output Enable 信号)等を出力する。
【0122】
ここで、SRAM80に対してデータを書込むときに、比較部431からメモリ制御部433に遅延要求信号が出力された場合の動作について、図12を参照しつつ説明する。
【0123】
図12上段は、比較部431から遅延要求信号が出力されていないとき、即ち、通常時における、アドレス信号、CS信号、WE信号およびデータの出力タイミングを示すタイミングチャートである。また、図12下段は、比較部431から遅延要求信号が出力されたときの、アドレス信号、CS信号、WE信号およびデータの出力タイミングを示すタイミングチャートである。
【0124】
SRAM80に対してデータを書込むとき、メモリ制御部433から出力されたデータは、CS信号とWE信号の双方がアクティブ(本実施形態ではLOW)となったときに書込まれ、CS信号の立ち上がりS4およびWE信号の立ち上がりS5によって確定する。
【0125】
さて、通常時において、CS信号の立ち上がりS4およびWE信号の立ち上がりS5は、図12上段に示すように、SRAM80がデータを書込み、確定するのに最適なタイミングとなるように設定されている。ところが、遅延要求信号が出力されると、CS信号の立ち上がりS4およびWE信号の立ち上がりS5は、図12下段に示すように、遅延時間tだけ遅延される。
【0126】
これにより、前回のデータd1と今回のデータd2との間で、ビットが一斉に変化したことにより、データ内にノイズNが発生しても、このノイズNが発生するタイミングと、CS信号の立ち上がりS4およびWE信号の立ち上がりS5が発生するタイミングを、図12下段に示すようにずらすことができる。従って、SRAM80がデータを書込むときには、ノイズNが既に消失しているから、SRAM80は、ノイズNの影響を受けずに、正確なデータを書込むことができる。
【0127】
次に、SRAM80からデータを読み出すときに、比較部431からメモリ制御部433に遅延要求信号が出力された場合の動作について、図13を参照しつつ説明する。
【0128】
図13上段は、比較部431から遅延要求信号が出力されていないとき、即ち、通常時における、アドレス信号、READY信号、CS信号、OE信号およびデータの出力タイミングを示すタイミングチャートである。また、図13下段は、比較部431から遅延要求信号が出力されたときの、アドレス信号、READY信号、CS信号、OE信号およびデータの出力タイミングを示すタイミングチャートである。
【0129】
SRAM80からデータを読み出すとき、少なくとも、CS信号の立ち上がりS6およびOE信号の立ち上がりS7が発生するまでの間、SRAM80は、データをデータバス上に出力し続ける。
【0130】
通常時において、CS信号の立ち上がりS6またはOE信号の立ち上がりS7は、図13上段に示すように、SRAM80からデータを読み出すのに最適なタイミングとなるように設定されている。ところが、遅延要求信号が出力されると、CS信号の立ち上がりS6およびOE信号の立ち上がりS7は、図13下段に示すように、遅延時間tだけ遅延される。
【0131】
これにより、前回のデータd1と今回のデータd2との間で、ビットが一斉に変化したことにより、データ内にノイズNが発生しても、このノイズNが消失して、データが安定した状態になるまで、CS信号の立ち上がりS6およびOE信号の立ち上がりS7を遅らせることができる。従って、ノイズNが完全に消失した後に、SRAM80からデータを読み出すことができ、ノイズNによって、誤ったデータがSRAM80から読み出されるのを防止できる。
【0132】
また、本実施形態によるデータ制御回路430の比較部431は、制御バス452により、CPU10と接続されている。これにより、比較部431は、第1および第3の実施形態とほぼ同様に、CPU10から出力される基準値設定信号、基準ビットパターン設定信号および比較ビット設定信号を受け取る。これにより、実際の使用や変更に合うように、基準値、基準ビットパターンおよび比較部431で比較対象とするデータのビットを容易に変更することができる。
【0133】
なお、前記各実施形態では、記憶回路としてDRAM、SRAMを例に挙げたが、本発明はこれに限らず、ROM等の他の記憶回路を用いた場合にも適用できる。さらに、前記各実施形態では、副処理回路として記憶回路を用いた場合を例に挙げたが、本発明はこれに限らず、副処理回路として入出力回路等を用いた場合にも適用できる。
【0134】
また、前記第1ないし第3の実施形態では、アドレス制御回路によりアドレス信号の出力タイミングを制御する場合を例に挙げ、前記第4の実施形態では、データ制御回路によりデータの入出力タイミングを制御する場合を例に挙げたが、データ記憶装置にアドレス制御回路とデータ制御回路を同時に設け、アドレス信号の出力タイミングと、データの入出力タイミングを同時に制御する構成としてもよい。
【0135】
また、前記各実施形態では、アドレス制御回路30(330)またはデータ制御回路430をASICとして実現した場合を例に挙げて述べたが、本発明はこれに限らず、アドレス制御回路またはデータ制御回路をCPU10内に設けてもよい。具体的には、アドレス制御回路またはデータ制御回路をCPU10に専用回路として組み込んでもよい。また、アドレス制御回路またはデータ制御回路をソフトウエアによって実現してもよい。
【0136】
また、前記第1の実施形態では、ページモード方式のDRAM20に対してアドレス指定をアドレス制御回路30を例に挙げたが、本発明はこれに限らず、通常モード方式またはニブルモード方式のDRAMに対してアドレス指定をするアドレス制御回路にも適用することができる。さらに、前記各実施形態におけるアドレス信号のビット数およびデータ信号のビット数は上述した値に限定されない。
【0137】
また、前記各実施形態では、比較部31(331,431)での比較判定処理においては、前回のバス信号と今回のバス信号を比較し、(1)両者の間で異なるビット数が基準値以上であるか否かと、(2)今回のバス信号の変化が基準ビットパターンテーブルPに記録されたいずれかの基準ビットパターンと一致するか否かを判定し、上記条件(1)および(2)を2つとも満たしたときに、遅延要求信号を比較部31(331,431)から出力するようにした。しかしながら、これに限るものではなく、いずれか一方の条件((1)または(2))を満たす場合に遅延要求信号を出力するようにしてもよい。
【0138】
例えば、図2のフローチャートで説明すると、(1)の条件のみを判定する場合は、ステップ6、7、12および13の処理を行わないようにする。これにより、基準ビットパターンとの比較を行う場合と比べて、遅延要求信号を出力する回数は増えるが、上述したような誤ったアドレスへの書込み等の誤動作を防止できる。また、(2)の条件のみを判定する場合は、ステップ4,5,10および11の処理を行わないようにする。この場合、実装上、基準ビットパターンテーブルPの容量と、比較判定処理に要する時間の制限を考慮しなければならない。そのため、異なるビット数が基準値以上であるか否かを判定する場合と比べて、比較するビットパターンが制限される分、限られたバス信号の変化にしか対応できないが、所定のバス信号の変化に対してのみ、遅延要求信号を出力することができる。
【0139】
また、前記第3の実施形態においては、CS信号等の制御信号をアクティブにするタイミングを遅延させたが、それに限らず、各信号のアクティブとなっている期間を長くすることで遅延させてもよい。
【0140】
例えば、第3の実施形態のSRAM80へのデータの書込みにおいては、CS信号やWE信号といった各制御信号のアクティブ期間を固定にすると、アドレス信号にノイズNが発生している間はアドレス信号は一定にならず、所定のセットアップ時間がデータの書込み(WE信号の立ち上がり)までに確保されない場合がある。そこで、各制御信号のアクティブ期間を長くすれば、セットアップ時間を確保することができ、誤ったアドレスにデータが書込まれるのを防止することができる。
【0141】
【発明の効果】
以上詳述したとおり、請求項1の発明によれば、主処理回路と副処理回路との間で入出力された前回のバス信号を構成する各ビットのうち少なくとも所定部分のビットと、主処理回路と副処理回路との間で入出力される今回のバス信号を構成する各ビットのうち前記所定部分のビットに対応するビットとを相互に比較し、この比較の結果、変化したビットの数が基準値以上で、且つ変化後のビットのビットパターンが基準ビットパターンであるときには、副処理回路に向けて出力する制御信号を遅延させる構成としたから、前回のバス信号が今回のバス信号に変化するときに発生するノイズが消失した後に、制御信号を副処理回路に出力することができる。これにより、副処理回路は、前記ノイズが消失した後に、バス信号の入出力を行うことができる。従って、前記ノイズの発生により誤ったバス信号が副処理回路に入力され、または、誤ったバス信号が副処理回路から出力されるのを防止することができる。これにより、主処理回路と副処理回路との間において、高速かつ正確なバス信号の入出力を実現することができる。また、前回のバス信号から今回のバス信号に変化するときに発生するノイズを避けるために、制御信号を確実に遅延させることができる。これにより、副処理回路は、前記ノイズを避けてバス信号の入出力を行うことができる。
【0142】
【0143】
【0144】
【0145】
請求項2の発明によれば、外部から入力される基準ビットパターン設定信号に基づいて、基準ビットパターンを変更する構成としたから、信号制御回路を構築した後であっても、実際の使用に合わせて、基準ビットパターンを容易に変更できる。
【0146】
【0147】
請求項3の発明によれば、外部から入力される遅延時間設定信号に基づいて、制御信号の遅延時間を変更する構成としたから、信号制御回路を構築した後であっても、実際の使用に合わせて、基準値を容易に変更できる。従って、信号制御回路を様々な主処理回路および副処理回路と共に使用することができる。
【0148】
請求項4の発明は、外部から入力されるビット設定信号に基づいて、前回のバス信号を構成する各ビットのうち、今回のバス信号と比較対象となるビット部分を変更すると共に、今回のバス信号を構成する各ビットのうち、前回のバス信号と比較対象となるビット部分を変更する構成としたから、信号制御回路を構築した後であっても、各バス信号を構成する各ビットのうち、比較対象となるビットのビットパターンを、実際の使用に合わせて設定することができる。これにより、信号制御回路を様々な主処理回路および副処理回路と共に使用することができる。
【0149】
請求項5の発明によれば、信号処理回路からダイナミックRAMに向けて連続して出力される2つのアドレス信号(行アドレスおよび/または列アドレス)を構成する各ビットのうち、所定部分をそれぞれ相互に比較し、各アドレス信号間で、変化したビットの数が基準値以上で、且つ変化後のビットのビットパターンが基準ビットパターンであるときには、信号制御回路からダイナミックRAMに向けて出力する制御信号を遅延させる構成としたから、信号処理回路からダイナミックRAMに向けて連続して出力される2つのアドレス信号間においてビットが一斉に変化し、アドレス信号中にノイズが発生しても、そのノイズが消失した後に、制御信号をダイナミックRAMに向けて出力することができる。これにより、ダイナミックRAMは、ノイズが消失した後に、アドレス信号、即ち、行アドレスおよび列アドレスを読み込むことができる。従って、前記ノイズの発生により、ダイナミックRAMにおいて誤ったアドレスが指定されるのを防止することができる。
【0150】
また、主処理回路から出力された今回のアドレス信号に含まれる行アドレスを出力した後に続けて当該今回のアドレス信号に含まれる列アドレスを出力するときには、今回のアドレス信号に含まれる行アドレスと列アドレスの少なくとも所定部分の各ビットをそれぞれ比較し、一方、主処理回路から出力された前回のアドレス信号に含まれる列アドレスを出力した後に続けて主処理回路から出力された今回のアドレス信号に含まれる列アドレスを出力するときには、前回のアドレス信号に含まれる列アドレスと今回のアドレス信号に含まれる列アドレスとの少なくとも所定部分の各ビットをそれぞれ比較する構成としたから、行アドレスと列アドレスの出力順序に応じて、制御信号の遅延を確実に実行することができる。
【図面の簡単な説明】
【図1】 本発明の第1の実施形態によるデータ記憶装置を示すブロック図である。
【図2】 本発明の第1の実施形態による比較判定処理を示すフローチャートである。
【図3】 本発明の第1の実施形態による基準ビットパターンテーブルを示す説明図である。
【図4】 本発明の第1の実施形態において、RAS信号、CAS信号、アドレス等の出力タイミングを示すタイミングチャートである。
【図5】 本発明の第1の実施形態において、CAS信号の立ち下げタイミングを遅延させた状態を示すタイミングチャートである。
【図6】 本発明の第1の実施形態において、CAS信号の立ち下げタイミングを遅延させた状態を示すタイミングチャートである。
【図7】 本発明の第2の実施形態によるデータ記憶装置を示すブロック図である。
【図8】 本発明の第3の実施形態によるデータ記憶装置を示すブロック図である。
【図9】 本発明の第3の実施形態において、データ書込み時の、アドレス信号、CS信号、WE信号およびデータの出力タイミングを示すタイミングチャートである。
【図10】 本発明の第3の実施形態において、データ読出し時の、アドレス信号、CS信号、WE信号およびデータの出力タイミングを示すタイミングチャートである。
【図11】 本発明の第4の実施形態によるデータ記憶装置を示すブロック図である。
【図12】 本発明の第4の実施形態において、データ書込み時の、アドレス信号、CS信号、WE信号およびデータの出力タイミングを示すタイミングチャートである。
【図13】 本発明の第4の実施形態において、データ読出し時の、アドレス信号、CS信号、WE信号およびデータの出力タイミングを示すタイミングチャートである。
【符号の説明】
10 CPU
20 ダイナミックRAM
30,330 アドレス制御回路
31,331,431 比較部
32,332,432 保持部
33,333,433 メモリ制御部
80 スタティックRAM
100,200,300,400 メモリ記憶装置
430 データ制御回路
Claims (5)
- 主処理回路との間でバスを介してバス信号の入出力を行う副処理回路に対し、当該副処理回路における前記バス信号の入出力を制御するための制御信号を出力する信号制御回路であって、
前記主処理回路と副処理回路との間で入出力された前回のバス信号を構成する各ビットのうち少なくとも所定部分のビットと、前記主処理回路と副処理回路との間で入出力される今回のバス信号を構成する各ビットのうち前記所定部分のビットに対応するビットとを相互に比較する比較部と、
前記比較部による比較の結果、変化したビットの数が基準値以上で、且つ変化後のビットのビットパターンが基準ビットパターンであるときには、前記制御信号を遅延させる出力制御部とを備えてなる信号制御回路。 - 外部から入力される基準ビットパターン設定信号に基づいて、前記基準ビットパターンを変更する基準ビットパターン変更部を備えてなる請求項1に記載の信号制御回路。
- 外部から入力される遅延時間設定信号に基づいて、前記制御信号の遅延時間を変更する遅延時間変更部を備えてなる請求項1または2のいずれかに記載の信号制御回路。
- 外部から入力されるビット設定信号に基づいて、前記前回のバス信号を構成する各ビットのうち、前記比較部において前記今回のバス信号と比較対象となるビット部分を変更すると共に、前記今回のバス信号を構成する各ビットのうち、前記比較部において前記前回のバス信号と比較対象となるビット部分を変更する比較ビット変更部を備えてなる請求項1ないし3のいずれかに記載の信号制御回路。
- アドレスを指定するためのアドレス信号を出力する主処理回路と前記主処理回路から出力されたアドレス信号に基づいて指定されたアドレスに対してデータの読出しまたは書込みを行うためのダイナミックRAMとの間に設けられ、前記アドレス信号を受け取り、当該受け取ったアドレス信号を行アドレスおよび列アドレスに分割し、分割した行アドレスおよび列アドレスを予め設定された順序で前記ダイナミックRAMに出力すると共に、前記行アドレスおよび列アドレスを前記ダイナミックRAMに読み込ませるタイミングを制御する制御信号を前記ダイナミックRAMに出力する信号制御回路であって、
前記主処理回路から出力された今回のアドレス信号に含まれる行アドレスを出力した後に続けて当該今回のアドレス信号に含まれる列アドレスを出力するときには、前記今回のアドレス信号に含まれる行アドレスと列アドレスの少なくとも所定部分の各ビットをそれぞれ比較し、一方、前記主処理回路から出力された前回のアドレス信号に含まれる列アドレスを出力した後に続けて前記主処理回路から出力された今回のアドレス信号に含まれる列アドレスを出力するときには、前記前回のアドレス信号に含まれる列アドレスと前記今回のアドレス信号に含まれる列アドレスとの少なくとも所定部分の各ビットをそれぞれ比較する比較部と、
前記比較部による比較の結果、変化したビットの数が基準値以上で、且つ変化後のビットのビットパターンが基準ビットパターンであるときには、前記制御信号を遅延させる出力制御部と
を備えてなる信号制御回路。
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