JP2005190092A - メモリアクセスコントロール回路 - Google Patents

Abstract

【課題】メモリへのアクセス制御を行うことが可能なメモリアクセスコントロール回路において、メモリへのアクセス元が複数存在する場合は、ＣＰＵのパフォーマンスの低下を低減させることにより、メモリへのアクセスサイクルを低減し、回路規模を削減する。
【解決手段】画像圧縮装置３とメモリアクセスコントロール回路５との間にＣＰＵバス７とは別に独立した画像専用バス８を設け、ＣＰＵ１からのメモリ４へのアクセスとは別に画像圧縮装置３からメモリ４へのアクセスが独立して行うことができる。また、連続アクセス判定やバスサイジング機能を有することでアクセスサイクルの短縮を実現するとともに、外部からの信号入力を利用してメモリ４へのリフレッシュタイミングを生成することにより、回路削減が可能となる。
【選択図】図１

Description

本発明は、メモリアクセスコントロール回路に関するものである。

従来、ＣＰＵに接続されている装置がメモリに対してアクセスを行う際は、通常メモリと同一バスに接続されているＣＰＵを経由してアクセスを行うが、その装置がメモリへアクセスを行っている際中は、ＣＰＵはバスを占有されているため、他の動作が不可能になり、結果的にシステムのパフォーマンスを低下させる可能性がある（例えば、特許文献１参照）。
特開昭６２−９２５８６号公報

上記のように、ＣＰＵまたは他の装置がメモリへのアクセスを行う際は、必ずＣＰＵを介してメモリアクセスを行うため、他の装置がメモリへのアクセスを行っている際中において、ＣＰＵは他の処理が不可能となり、システムのパフォーマンスを低下させてしまうという課題がある。

本発明は上記のような課題を解決し、他の装置がメモリアクセスを行っている場合でも、ＣＰＵのパフォーマンスを低下させることのないメモリアクセスコントロール回路を提供することを目的とする。

本発明のメモリアクセスコントロール回路において、メモリアクセスコントロール回路に第１のバスでＣＰＵと、第２のバスで画像圧縮装置と、第３のバスでメモリと接続し、メモリへのアクセスを行う装置（ＣＰＵまたは画像圧縮装置）からのアクセス要求を受け付け、メモリアクセスコントロール回路でメモリへのアクセス管理を行うようにしたものである。

本発明によれば、画像圧縮装置とメモリ間がＣＰＵバスとは別の専用のデータバスを有しているため、ＣＰＵの動作へ影響を与えることがなく、システムのパフォーマンスを維持したまま、メモリへのアクセスが可能となる。

また、連続アクセス判定機能やバスサイジング機能を有することで、メモリへのアクセスサイクルの短縮を実現するとともに、外部からの信号入力を利用してメモリへのリフレッシュタイミングを生成することにより、新たにリフレッシュタイミング生成回路を設ける必要がないため、回路規模の削減を実現できる。

上記課題を解決するためになされた第１の発明は、第１のバスでＣＰＵと、第２のバスで画像圧縮装置と、第３のバスでメモリと接続されるメモリアクセスコントロール回路であって、メモリへのアクセスを行う装置（ＣＰＵまたは画像圧縮装置）からのアクセス要求を受け付け、メモリへのアクセス管理（アクセスの許可や待機の指示）を行う機能を有するものである。本発明によれば、画像圧縮装置とメモリ間がＣＰＵバスとは別の専用のデータバスを有しているため、ＣＰＵの動作へ影響を与えることがなく、システムのパフォーマンスを維持したまま、メモリへのアクセスが可能となるという作用を有する。

上記課題を解決するためになされた第２の発明は、第１の発明において、画像圧縮装置は、画像撮影装置で撮影した画像の圧縮を行い、メモリは前記画像撮影装置で撮影した画像のデータ、および画像圧縮装置にて圧縮した画像データの一時保管を行うものであり、画像圧縮装置とメモリ間がＣＰＵバスとは別の専用のデータバスを有しているため、ＣＰＵの動作へ影響を与えることがなく、システムのパフォーマンスを維持したまま、メモリへのアクセスが可能となるという作用を有する。

上記課題を解決するためになされた第３の発明は、第１又は第２の発明において、ＣＰＵからのアクセス要求と画像圧縮装置からのアクセス要求とが同時のタイミングで発生した場合、優先順位を付けてメモリへのアクセスの許可を行うものであり、調停動作を行うことにより円滑にメモリへのアクセスが可能となるような作用を有する。

上記課題を解決するためになされた第４の発明は、第１から第３の発明において、ＣＰＵまたは画像圧縮装置のいずれか一方がメモリへアクセスを行っている際中に、アクセスを行っていないもう一方からのアクセス要求が発生した場合、後からアクセス要求を行ったアクセス元に対してウェイト信号を出力することにより、アクセスを待機させるものであり、メモリへのアクセス要求が複数の箇所から発生する場合でも、調停動作を行うことにより円滑にメモリへのアクセスが可能となるような作用を有する。

上記課題を解決するためになされた第５の発明は、第１から第４の発明において、ＣＰＵのデータバスの幅とメモリのデータバスの幅が異なる場合、特にＣＰＵのデータバスが大きい場合は、バス幅を調整して、前記ＣＰＵからメモリへのアクセスを可能にするものであり、バス幅が異なる場合であっても柔軟に対応できる。

上記課題を解決するためになされた第６の発明は、第５の発明において、ＣＰＵからバーストアクセス（複数バイト転送）処理を行うものであり、アクセスサイクルの増加を防ぎ、処理時間の短縮が可能となるような作用を有する。

上記課題を解決するためになされた第７の発明は、第１から第６の発明において、前回アクセス時のアドレスと今回アクセス時のアドレスを比較し、アドレスが一致した場合に、アクセスサイクルの短縮処理を可能にするものであり、アクセスサイクルの増加を防ぎ、処理時間の短縮が可能となるような作用を有する。

上記課題を解決するためになされた第８の発明は、第１から第７の発明において、メモリがＳＤＲＡＭの場合、リフレッシュ動作の実行タイミングの生成を外部から信号の入力に同期させて行うものであり、新たにリフレッシュタイミング生成回路を設ける必要がないため、回路規模の削減を実現できる。

以下、本発明の実施の形態１〜５について、図１〜図８を用いて説明する。

（実施の形態１）
図１は本発明の実施の形態におけるメモリアクセスコントロール回路および周辺接続回路を示す。図１において、１は装置の動作の制御を行うＣＰＵ、２は静止画の撮影を行う事が可能な画像撮影装置、３は画像撮影装置２で撮影された静止画の画像データの圧縮や圧縮後の画像データのメモリへの転送指示を行う画像圧縮装置、４はＣＰＵ１が命令やデータの一時保管、および圧縮を施す前後の画像データの一時保管のための使用用途としてのメモリ、５はメモリ４へのアクセスの管理（メモリへのアクセス許可や待機をアクセス要求元へ指示）を行うメモリアクセスコントロール回路である。６はＣＰＵ１と接続され直接命令を受ける事で、それぞれの回路機能を果たす周辺回路群である。

７はＣＰＵ１とメモリアクセスコントロール回路５および周辺回路群６を接続するために、アドレス／データ／制御信号等で構成されたＣＰＵバス（第１のバス）である。８は画像圧縮装置３とメモリアクセスコントロール回路５を接続するために、アドレス／データ／制御信号等で構成された画像専用バス（第２のバス）である。９はメモリ４とメモリアクセスコントロール回路５を接続するために、アドレス／データ／制御信号等で構成されたメモリバス（第３のバス）である。

以下、本発明の動作について図１を用いて説明を行う。まず、ＣＰＵ１よりメモリ４へアクセスを行う場合は、ＣＰＵバス７を介してメモリアクセスコントロール回路５へアクセス要求を行う。ここで、画像圧縮装置３よりアクセス要求が発生していなければ、メモリアクセスコントロール回路５がアクセスＯＫと判断し、ＣＰＵ１へアクセス許可を行いメモリ４へのアクセスを開始する。

また、画像圧縮装置３よりメモリ４へアクセスを行う場合は、画像専用バス８を介してメモリアクセスコントロール回路５へアクセス要求を行う。ここで、ＣＰＵ１よりアクセス要求が発生していなければ、メモリアクセスコントロール回路５がアクセスＯＫと判断し、画像圧縮装置３へアクセス許可を行いメモリ４へのアクセスを開始する。

従来は、ＣＰＵ１と画像圧縮装置３がバス（図１ではＣＰＵバス）を共有していたため、画像圧縮装置がメモリ４へのアクセスを行っている場合、即ちバスを占有している場合は、ＣＰＵ１はバスを使用不可になるため、画像圧縮装置がバスの使用頻度が多ければ多いほど、ＣＰＵ１のパフォーマンスが低下する。

本発明では、ＣＰＵバス７とは別に、画像圧縮装置３からメモリ４へアクセスを行うための画像専用バス８を設けることで、画像圧縮装置３からメモリ４へのアクセス時にＣＰＵ１を介さずに動作可能なため、画像圧縮装置３よりメモリ４へのアクセスの際中でもＣＰＵ１は動作可能であるため、従来の構成と比較してＣＰＵ１のパフォーマンスの向上させるという作用を有するような構成となる。

（実施の形態２）
次に実施の形態１で示したメモリアクセスコントロール回路５の内部ブロックの構成および動作について、図２を用いて説明する。

図２において、１０１は複数箇所からのメモリ４へのアクセス要求やリフレッシュ要求を調停し、メモリ４へのコマンド指示を行う調停回路、１０２は外部信号に同期させてメモリ４へのリフレッシュ動作を実行するためのタイミング（周期）の生成を行うリフレッシュ要求生成回路。１０３は、アクセス要求元（図１においてＣＰＵ１または画像圧縮装置３）のデータバスの幅は３２ビット／１６ビット／８ビットのいずれかであるのに対して、メモリ４のデータバスの幅は１６ビットであるため、アクセス要求元のデータバス幅をメモリ４のデータバス幅に適合させてメモリへのアクセスを行うバスサイジング回路、１０４は調停回路１０１より設定されたメモリへの動作（リード／ライト／リフレッシュ）に応じて、メモリ４への信号を生成する信号生成回路である。

調停回路１０１において、ＣＰＵ１または画像圧縮装置３からのアクセス要求、もしくはメモリ４へのリフレッシュ要求が発生した場合、それぞれの動作要求の調停を行う。

具体的な動作フローについて、図３および図４のフローチャートを用いて説明する。

図３は、ＣＰＵ１または画像圧縮装置３のいずれかがメモリ４へのアクセス中に、その
他方からのアクセス要求が発生した場合を示す。

まず(1)〜(2)において、メモリ４へのアクセス要求を待機して、アクセス要求が発生すると(3)へ移行し、アクセス要求元（ＣＰＵ１または画像圧縮装置３）へアクセスの許可を行うと同時に、他方からのアクセス要求を監視する。(3)〜(5)の間に、他方からのアクセス要求が発生しなかった場合は、アクセス終了後に(6)を経て再び(1)へ戻る。また、(3)〜(5)の間に他方からのアクセス要求が発生した場合は、その他方のアクセス要求元に対してウェイト信号を出力してウェイト処理を行い、現在メモリ４へアクセスを行っているアクセス要求元がアクセスを終了した際、他方のアクセス要求元に対してアクセス許可を行う（(3)に戻る）。更に(3)〜(5)において他方からのアクセス要求の発生を監視しながら、再び(6)を経て(1)へ戻る。

次に図４は、ＣＰＵ１と画像圧縮装置３が同時にアクセス要求を行った場合を示す。まず(1)〜(2)において、メモリ４へのアクセス要求を待機し、(3)において同時にアクセス要求が発生したか否かを判定する。同時のアクセス要求が無ければ、アクセス要求を許可し(4)〜(7)を経て、アクセスが終了すると、(1)へ戻る。(3)においてＣＰＵ１および画像圧縮装置３から同時にアクセス要求が発生した場合は、優先順位の高いアクセス要求元に対してはアクセス許可を行い、優先順位の低いアクセス要求元に対してはウェイト信号を出力してウェイト処理を行う（(4)）。

ここで優先順位は、調停回路１０１において決定されるが、通常メモリ４へのアクセスの頻度が多い方に、優先順位を高く設定するのが普通であり、その優先順位の設定は調停回路１０１の回路変更により可能となる。優先順位の高いアクセス要求元は、アクセスの許可が成され、優先順位の低いアクセス要求元に対してはウェイト信号を出力してウェイト処理が施され、優先順位の高いアクセス要求元がメモリ４へのアクセスを終了するまで、待機させられ（(5)〜(7)）、その後アクセスの許可が成され（(4)）、メモリ４へのアクセスが開始する（(5)〜(7)）。

以上のような構成・動作フローを持つメモリアクセスコントロール回路により、メモリ４へのアクセス要求が複数の箇所から発生する場合でも、調停動作を行うことにより円滑にメモリ４へのアクセスが可能となるような効果を有する。

次に実施の形態１で示したメモリアクセスコントロール回路５の連続判定機能について、図５を用いて説明する。

メモリ４（ＳＤＲＡＭ）へのアクセスを行う際には、アドレスの設定が必要となるが、このアドレスは「バンクアドレス」「ロウアドレス」「カラムアドレス」に分けることが出来る。アドレスの設定の順番は、ほとんどのメモリにおいて、(1)「バンクアドレス」＋「ロウアドレス」、(2)「バンクアドレス」＋「カラムアドレス」というように、２回に分けて設定することが一般的である。

ここで連続判定機能について説明すると、設定されたアドレスの中で今回アクセス時においてセットされた「バンクアドレス」及び「ロウアドレス」が、前回にてアクセスを行った時にセットされた「バンクアドレス」及び「ロウアドレス」に全て一致した場合に連続アクセスとして判定される。連続アクセスとして判定されると、今回のアクセスにおいてのメモリ４へのアドレス設定は、「カラムアドレス」のみの設定でアクセスが可能となり、「バンクアドレス」及び「ロウアドレス」の設定が不要となる。そのため、通常メモリへアクセスする際は２回に分けてアドレスを設定していたが、連続アクセスとして判定されると、１回のアドレス設定でメモリアクセスが可能となり、その分設定のためのサイクル数が削減され、結果的にメモリ４へのアクセスサイクルの短縮が可能となる。

連続判定機能について図５を用いて具体的に説明すると、パターン１において２０１は前回アクセス時の設定アドレス、２０２は今回アクセス時の設定アドレスであるが、２０１と２０２のバンクアドレスは一致しているが、ロウアドレスは一致していないため連続アクセスにならない。

また、パターン２においては、２０３は前回アクセス時の設定アドレス、２０４は今回アクセス時の設定アドレスであるが、２０３と２０４のバンクアドレスとロウアドレスは一致しているため連続アクセスとなる。この場合は、メモリ４へのアドレス設定は、カラムアドレスのみの設定でアクセスが可能となり、アクセスサイクルの短縮が可能となる。

加えて、図６のフローチャートを用いて動作について更に詳しく説明する。ステップ１にてメモリ４へのアクセスがスタートし、ステップ２にて「バンクアドレス」「ロウアドレス」「カラムアドレス」を含めたアドレスがセットされる。ステップ３で前回セットされたアドレスと今回セットされたアドレスの中で、「バンクアドレス」および「ロウアドレス」を比較し同一であればフローＡの連続アクセス、同一でなければフローＢの非連続アクセスとなる。

フローＢの場合は、メモリ４に対して、ステップ４の「バンクアドレス」の設定、ステップ５の「ロウアドレス」の設定を行った後に、ステップ６の「カラムアドレス」の設定を行う手順をふみ、ステップ７のデータのリードまたはライトの処理を行う。

それに対してフローＡの場合は、メモリ４に対してステップ４およびステップ５の「バンクアドレス」および「ロウアドレス」の設定が必要なく、ステップ６の「カラムアドレス」の設定を行った後に、ステップ７のデータのリードまたはライトの処理を行う。即ち、フローＡの連続アクセスの場合は、フローＢの非連続アクセスの場合と比較して、ステップ４およびステップ５の一部のアドレス設定の手順を削減することが可能であるため、アクセスサイクルの短縮が可能となる。

以上のような構成・機能により、セットされたアドレスを前回分のものと比較することにより、連続アクセス／非連続アクセスの判定を行い、連続アクセスの場合にアクセスサイクルの削減が可能となるような作用を有する。

次に実施の形態１で示したメモリアクセスコントロール回路のバスサイジング機能について、図７を用いて説明する。

ＣＰＵ１からアクセスを行う際のデータバス幅の設定は、８ビット／１６ビット／３２ビットが一般的であるが、それに対してメモリ４（ＳＤＲＡＭ）のデータバス幅は１６ビット（または８ビット）等の３２ビットに満たない可能性があり得る。そのため、ＣＰＵから８ビットアクセスまたは１６ビットアクセスの場合は問題無いが、３２ビットにてアクセスを行う場合は、バス幅の調整を行って、メモリ４にアクセスを行う必要がある。

本発明のバスサイジング機能についての具体的な動作は、図７を用いて説明する。メモリ４のデータバスを１６ビット幅として、ＣＰＵ１からメモリ４へアクセスを行う際、バス幅の情報を示す制御信号がＣＰＵ１より出力されるため、メモリアクセスコントロール回路５においてＣＰＵ１からのアクセスが８ビット／１６ビット／３２ビットのいずれかであるかを判定する。バス幅が８ビットまたは１６ビットの場合は、３０２及び３０３に示すようにメモリ４のデータバス幅と一致もしくは包含されるため、問題無くアクセスが可能となる。

これに対して、３２ビットアクセスと判定された場合は、１６ビットアクセスを２回行うことで対応を可能にする。例えば１回アクセスを行う際に要するアクセスサイクルを仮に１０サイクルとすると、１６ビットアクセスを２回行うとアクセスサイクルが２０サイクルとなり、アクセスサイクルが通常の２倍になってしまうため、必然的にアクセスサイクルは増加する。そのため、メモリ４のバースト長設定を変更（バースト長＝２）しバーストアクセス（複数バイト転送）処理を行うことにより、３０１に示すように３２ビットを１６ビット×２バーストとしてアクセスを実行すると、アクセスサイクルは１１サイクル（＝１０＋１）となり、アクセスサイクルの短縮がされ、結果的に処理時間の短縮が可能となるような作用を有する。

次に実施の形態１で示したメモリアクセスコントロール回路５のリフレッシュタイミング生成回路について、図８を用いて説明する。

その前にメモリ４（ＳＤＲＡＭ）のリフレッシュ条件について説明する。条件についてはメモリ（ＳＤＲＡＭ）の機種により異なるが、今回はひとつの例として、６４msec以内に４０９６回以上のリフレッシュコマンドを実行する必要のあるリフレッシュ条件とする。

この条件を満たすために、リフレッシュタイミング生成回路が必要となるが、画像撮影装置２から画像圧縮装置を経由して送られて来る信号（以下、Ｈｓｙｎｃ信号とする）を利用してタイミング生成を行う。図８に示すように、このＨｓｙｎｃ信号は約６４μsec毎に入力される信号であるため、Ｈｓｙｎｃ信号が入力されるたびにメモリアクセスコントロール回路５へリフレッシュ要求を行い、メモリアクセスコントロール回路５内の調停回路１０１がリフレッシュ実行の許可をし、メモリ４に対してリフレッシュコマンドを実行する。このとき、１回のリフレッシュ要求、即ち１回のＨｓｙｎｃ信号の入力に対してリフレッシュコマンドを５回ずつ実行することにより、６４msecの期間にＨｓｙｎｃ信号は１０００回入力されるため、結果的に６４msecの期間に合計５０００回のリフレッシュコマンドが実行されるため、このメモリ４へのリフレッシュ実行条件を満足することが可能となる。

ここで、リフレッシュコマンドの実行タイミングの生成において、Ｈｓｙｎｃ信号を使用する理由について説明する。Ｈｓｙｎｃ信号は、画像撮影装置２から送られてくる信号であるが、画像撮影装置２において画像の撮影を開始するするタイミングで、Ｈｓｙｎｃ信号が出力される。画像の撮影が終了すると、画像圧縮装置３より撮影された画像データの取り込みが行われ、メモリ４への書き込みがスタートする。画像の撮影が行われている時間、即ちＨｓｙｎｃ信号が入力されてから任意の時間までは、画像圧縮装置３より画像データの一時保管のためのメモリ４へのアクセスが発生しない。そのため、Ｈｓｙｎｃ信号が入力されるタイミングでは、画像圧縮装置からメモリ４）へのアクセス頻度が減少するために、メモリ４へのリフレッシュメント動作との競合・調停の状態になる頻度も減ることになる。

以上の理由より、Ｈｓｙｎｃ信号が入力されるタイミングはメモリ４へのリフレッシュメントを行うには最適なタイミングと言うことができる。

このようにＨｓｙｎｃ信号のように定期的に入力される外部信号に同期させて、リフレッシュタイミングを生成し、リフレッシュコマンドを実行することにより、メモリ４へのリフレッシュが実現でき、その上内部でリフレッシュコマンドのタイミング生成回路を必要としないため、回路削減が可能となる作用を有する。

本発明は、ＣＰＵの動作へ影響を与えることがなく、システムのパフォーマンスを維持したまま、メモリへのアクセスが可能となるメモリアクセスコントロール回路、特に画像撮影装置として有用である。

本発明の実施の形態におけるメモリアクセスコントロール回路および周辺回路の構成図 本発明のメモリアクセスコントロール回路の内部構成図 本発明の調停回路の動作を示すフローチャート 本発明の調停回路の動作を示すフローチャート 本発明の連続判定機能を示す説明図 本発明の連続判定機能を示すフローチャート 本発明のバスサイジング機能を示す説明図 本発明のリフレッシュタイミング生成を示す説明図

符号の説明

１ ＣＰＵ
２ 画像撮影装置
３ 画像圧縮装置
４ メモリ
５ メモリアクセスコントロール回路
６ 周辺回路群
７ ＣＰＵバス
８ 画像専用バス
９ メモリバス
１０１ 調停回路
１０２ リフレッシュタイミング生成回路
１０３ バスサイジング回路
１０４ ＳＤＲＡＭ信号生成回路
２０１ パターン１：前回設定アドレス
２０２ パターン１：今回設定アドレス
２０３ パターン２：前回設定アドレス
２０４ パターン２：今回設定アドレス
３０１ ３２ビットアクセス
３０２ １６ビットアクセス
３０３ ８ビットアクセス

Claims (8)

1. 第１のバスでＣＰＵと、第２のバスで画像圧縮装置と、第３のバスでメモリと接続されるメモリアクセスコントロール回路であって、前記ＣＰＵおよび前記画像圧縮装置からのアクセス要求を受付け、メモリへのアクセス管理を行うことを特徴とするメモリアクセスコントロール回路。
2. 前記画像圧縮装置は、画像撮影装置で撮影した画像の圧縮を行い、前記メモリは前記画像撮影装置で撮影した画像のデータ、および前記画像圧縮装置にて圧縮した画像データを一時保管を行うことを特徴とする請求項１記載のメモリアクセスコントロール回路。
3. メモリアクセスコントロール回路において、前記ＣＰＵからのアクセス要求と前記画像圧縮装置からのアクセス要求とが同時のタイミングで発生した場合、優先順位を付けて前記メモリへのアクセスの許可を行うことを特徴とする請求項１又は請求項２記載のメモリアクセスコントロール回路。
4. メモリアクセスコントロール回路において、前記ＣＰＵまたは前記画像圧縮装置のいずれか一方が前記メモリへアクセスを行っている際中に、アクセスを行っていないもう一方からのアクセス要求が発生した場合、後からアクセス要求を行ったアクセス元に対してウェイト信号を出力することにより、アクセスを待機させることを特徴とする請求項１から請求項３のいずれかに記載のメモリアクセスコントロール回路。
5. メモリアクセスコントロール回路において、前記ＣＰＵのデータバスの幅と前記メモリのデータバスの幅が異なる場合、特に前記ＣＰＵのデータバスが大きい場合は、バス幅を調整して、前記ＣＰＵから前記メモリへのアクセスを可能にすることを特徴とする請求項１から請求項４のいずれかに記載のメモリアクセスコントロール回路。
6. 前記ＣＰＵからバーストアクセス処理を行うことを特徴とする請求項５記載のメモリアクセスコントロール回路。
7. 前回アクセス時のアドレスと今回アクセス時のアドレスを比較し、アドレスが一致した場合に、アクセスサイクルの短縮処理を可能にすることを特徴とする請求項１から請求項６に記載のメモリアクセスコントロール回路。
8. 前記メモリがＳＤＲＡＭの場合、リフレッシュ動作の実行タイミングの生成を外部から信号の入力に同期させて行うことを特徴とする請求項１から請求項７に記載のメモリアクセスコントロール回路。

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